KR100968632B1 - 자가보정 감지 증폭기 스트로브 - Google Patents

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Abstract

RAM 어레이의 감지 증폭기들의 스트로브 타이밍을 자기보정하기 위한 시스템 및 방법에 관한 것이다. 일 예시의 방법에 있어서, RAM 어레이의 비트 라인을 판독하는데 사용된 2개의 감지 증폭기들(110, 120)의 타이밍은 DLL(Delay Locked Loop 회로)(150)에 의해 제어된다. 제1 감지 증폭기 스트로브의 타이밍은 감지 증폭기(110)가 패일할 때까지 감소된다. 그러나 제2 감지 증폭기(120)는 적절한 타이밍 마진을 가져서, RAM 비트 라인을 실제적으로 판독하는데 사용된다. 일단 RAM 판독이 제1 감지 증폭기(110)로 실패하면, DLL(150)은 스트로브 타이밍을 늘인다. 최소 임계가 설정되면, 제1 감지 증폭기(110)와 제2 감지 증폭기(120) 사이의 내장된 타이밍 마진으로 인해, 제2 감지 증폭기(120)는 항상 올바른 데이터를 판독할 것이다. 따라서, 시스템은 최소 시간이 변한다 하더라도, 각각의 판독 사이클을 가지고 RAM 어레이 판독 타이밍을 항상 최적화한다.
Figure R1020047021170
감지 증폭기 스트로브 시스템, 비교 회로, DLL 회로, RAM 어레이

Description

자가보정 감지 증폭기 스트로브{SELF-CALIBRATING SENSE AMPLIFIER STROBE}
본 명세서는 메모리 기술에 관한 것으로, 특히 감지 증폭기 인에이블, 또는 스트로브, 신호들을 보정(calibrating)하는 시스템 및 방법에 관한 것이다.
컴퓨터 메모리 시스템에 있어서, RAM으로부터 데이터를 판독하는데 필요한 시간을 최소화하는 것이 중요하다. 자체 보유의 판독 증폭기 스트로브 타이밍을 갖는 RAM 어레이를 사용하는 경우에, 요즈음의 방법들은 회로 시뮬레이션으로부터 얻은 보수적인 타이밍 추정을 사용한다. 이것은 보수적인(conservative) 추정방법이기 때문에, 타이밍이 이상적으로 사용되는 것보다 느리다. 다른 방법은 RAM 성능을 측정하고, 퓨즈를 사용하여 타이밍을 한번 설정하는 것이다. 이러한 접근방법은 프로세스 변경을 처리하지만, 일단 타이밍이 설정되면, RAM 어레이는 전압, 온도 또는 노이즈의 변동에 따라 필요할 때에 그것의 타이밍을 동적으로 변경하는 기능을 갖지 않는다. 따라서, 스트로브 타이밍은 전압, 온도 및 노이즈의 변화를 설명하기 위해 보수적으로 설정되어야만 한다. 필요한 것은, 프로세스, 전압, 온도 및 노이즈의 변화에 적응하면서도, 메모리 사이클을 가능한 한 많이 감소시키는 스트로브 타이밍을 설정하기 위한 시스템 및 방법이다.
본 명세서는 RAM 어레이의 감지 증폭기들의 스트로브 타이밍을 자기보정하기 위한 시스템 및 방법을 논의한다. 일 예시의 방법에 있어서, RAM 어레이의 비트 라인들을 판독하는데 사용된 2개의 감지 증폭기들의 타이밍은 DLL(Delayed Locked Loop) 회로에 의해 제어된다. 제1 감지 감지 증폭기 스트로브의 타이밍은 감지 증폭기가 실패(fail)할 때까지 감소된다. 그러나, 제2 감지 증폭기는 적절한 타이밍 마진(margin)를 가져서, RAM 비트 라인을 실제적으로 판독하는데 사용된다. 일단 RAM 판독이 제1 감지 증폭기(110)를 가지고 실패하면, DLL은 스트로브 타이밍을 늘인다. 최소 임계가 설정되면, 제1 감지 증폭기(110)와 제2 감지 증폭기(120) 사이의 내장된(built-in) 타이밍 마진으로 인해, 제2 감지 증폭기(120)는 항상 올바른 데이터를 판독할 것이다. 따라서, 시스템은 최소 시간이 변한다 하더라도, 각각의 판독 사이클을 가지고 RAM 어레이 판독 타이밍을 항상 최적화한다.
도면에서는, 유사한 참조 부호는 몇개의 도면들에 걸쳐서 유사한 컴포넌트를 지칭한다.
도 1은 자가보정 감지 증폭기 스트로브 회로의 컴포넌트들의 블록도.
도 2는 타이밍 신호들의 관계를 도시한 도면.
도 3은 DLL의 상세한 예시를 갖는 시스템 레벨 블록도.
도 4는 글리치 검출 회로의 일 실시예를 도시한 도면.
이하의 상세한 설명에서는, 이 명세서의 일부분을 형성하는 첨부 도면들을 참조하며, 본 발명이 구현될 수 있는 예시의 특정 실시예들에 의해 설명된다. 그외의 실시예들이 사용될 수 있고 본 발명의 범주로부터 벗어나지 않으면서 구조적인 변경을 행할 수 있음을 이해할 수 있다.
도 1은 RAM 비트 라인(160)으로부터 데이터를 판독하는데 사용된 2개의 감지 증폭기들(110, 120)을 도시한다. 지연 회로(130)는 제1 감지 증폭기(110)와 제2 감지 증폭기(120) 사이의 고정된 타이밍 마진을 만들어서 제1 감지 증폭기(110)가 제2 감지 증폭기(120)보다 더 일찍 스트로브되도록 한다. 비교 회로, 또는 비교기(360)는 감지 증폭기들(110, 120)에 의해 판독된 데이터의 값들을 비교한다. DLL(Delayed Locked Loop) 회로(150)는 제1 감지 증폭기 스트로브 신호(180)의 타이밍을, 증폭기들(110, 120)의 출력에 따라 기준 클럭 신호(170)에 대해 보다 빠르게 또는 보다 늦게 조절한다. 일 실시예에서, 초기 감지 증폭기(110)의 출력에서 비교 회로(360)에 의해 글리치(glitch)가 검출되지 않거나 또는 2개 증폭기들(110, 120)의 출력들이 매치하면, DLL(150)은 기준 클럭 신호(170)와 제1 감지 증폭기 스트로브 신호(180) 사이의 시간 간격을 감소시킨다. 본 예에서, 글리치는 차동 감지 증폭기(110)가 비트 라인(160)의 전이(transition)에 너무 가깝게 스트로브되는 경우에 발생할 것이다. 이것은 감지 증폭기(110)가 차동 비트 라인 신호를 분해하는 것을 방해하여 그 신호가 메타스테이블 상태로 들어가게 한다.
초기 증폭기(110)의 출력에서 비교 회로(360)에 의해 글리치를 검출하거나, 또는 2개 증폭기들(110, 120)의 출력들이 매치하지 않으면, 판독을 실패한다. 그 다음에 DLL(150)은 기준 클럭 신호(170)와 제1 감지 증폭기 스트로브 신호(180) 사 이의 시간 간격을 증가시킨다. 일단 판독을 실패하면, 최소 스트로브 지연이 발견된다. 판독을 실패하였더라도, 감지 증폭기들(110, 120) 사이에 부가된 타이밍 마진으로 인해 후기 감지 증폭기(120)가 올바른 데이터를 판독한다. 일 실시예에서, 지연(130)은 2개의 논리 인버터들을 직렬로 연결시킴으로서 형성된다.
도 2는 신호들의 관계를 보여주는 타이밍도이다. 제1 감지 증폭기(110)의 스트로브의 타이밍은 제2 감지 증폭기(120)의 스트로브보다 고정된 지연(210) 또는 타이밍 마진 만큼 빠르다. DLL(150)은 기준 클럭 신호로부터 제1 감지 증폭기(110)의 스트로브까지의 간격(220)을 줄이거나 늘린다. 제1 감지 증폭기 스트로브 신호의 시간이 비트(Bit) 신호 전이 시간에 접근함에 따라, 제1 감지 증폭기의 출력은 글리치하거나 또는 제2 감지 증폭기의 출력과 매치하지 않아, 판독이 실패할 것이다. 고정된 지연(fixed delay)(210)은, 제1 감지 증폭기의 판독을 실패하는 경우에 제2 감지 증폭기에 의해 데이터를 신뢰성있게 판독할 수 있는 것을 보장할 수 있을 만큼 충분히 길다.
도 3은 본 발명에 따른 메모리 디바이스(300)의 일 실시예를 도시한다. 메모리 디바이스(300)에서, 비교 회로(360)는 초기 감지 증폭기(110) 및 후기 감지 증폭기(120)에 의해 RAM 어레이(330)로부터 판독된 데이터를 모니터하고, 기준 클럭 신호(170)와 제1 감지 증폭기 스트로브 신호(180) 사이의 시간 간격을 슬로우 다운(slow down)하거나, 유지(hold)하거나, 또는 스피드업(speed up)한다. 본 실시예에서, 슬로우다운하고, 홀드하고, 스피드업하는 출력 라인들은 업/다운 시프트 레지스터(350)의 카운트를 증가시키거나, 유지하거나, 감소시키기 위해 사용된다. 본 예에서, 시프트 레지스터는 4비트들로 구성된다. 업/다운 시프트 레지스터(350)는 멀티플렉서(390)를 사용하여 제1 감지 증폭기 스트로브 신호 타이밍 간격에 대한 클럭 기준을 위한 4개 타이밍 설정 중의 하나를 선택한다. 일 실시예에 있어서, 타이밍 설정은 유닛-지연 회로들로 구성된 지연 라인(340)으로 구현된다. 한정이 아니라, 예시로서, 유닛-지연 회로들은 2개의 논리 인버터들로부터 2개의 유닛 게이트 지연들로서 구현될 수 있다. 이것은 타이밍 간격을 50 내지 60 피코초씩 증분함으로써 조절할 수 있게 한다.
본 예에서, 업/다운 시프트 레지스터(350)는 초기에 가장 긴 시간 간격을 선택하도록 설정된다. 초기 감지 증폭기(110)의 출력은 글리치가 없으며(glitch-free), 감지 증폭기들(110, 120)에 의해 판독된 데이터는 매치한다. 업/다운 시프트 레지스터(350)는, 초기 감지 증폭기(110)의 출력이 글리치하거나 또는 초기 감지 증폭기의 출력이 후기 감지 증폭기(120)의 출력과 매치하지 않아, 판독이 실패할 때까지 각 판독 사이클의 시간 간격을 점차적으로 감소시킨다. 그리고 나서 후기 감지 증폭기(120)의 출력은 데이터를 결정하는데 사용된다.
RAM 판독 사이클 동안에 컬럼이 선택되지 않으면, 초기 감지 증폭기는 인에이블되지 않고 시프트 레지스터 출력은 일정하게 유지된다.
판독을 실패하면, 업/다운 시프트 레지스터(350)는, 초기 감지 증폭기(110)의 출력이 글리치가 없고 감지 증폭기들(110, 120)에 의해 판독된 데이터가 매치할 때까지, 그 다음의 판독 사이클 및 후속하는 판독 사이클들에 대한 시간 간격을 증가시킨다. 이 포인트에서 업/다운 시프트 레지스터(350)는 다시 시간 간격을 감소 시키기 시작한다. 따라서 본 예에서, 메모리 디바이스(300)는 최소 스트로브 지연에 도달하도록 그 자신을 조절한다. 조절은 계속적이며 동적이다.
다른 실시예에서, 비교 회로(360)는 소정의 간격에서 감지 증폭기들(110, 120)의 출력들을 샘플링하도록 동작한다. 이러한 실시예에서, 스트로브 지연은 이들 소정의 간격들에서만 조절된다.
다른 예에서, 4-비트 업/다운 시프트 레지스터(350) 대신에 2-비트 카운터가 사용되어 4개 타이밍 설정 중의 하나를 선택한다. 타이밍 설정의 양은 카운터 또는 시프트 레지스터의 크기를 증가시키거나 또는 감소시킴으로써 용이하게 변경될 수 있다. 한정이 아니라, 예로서, 8-비트 업/다운 시프트 레지스터 또는 3 비트 카운터를 사용하여 8개 타이밍 설정 중 하나를 선택할 수 있다.
도 4는 도 3의 메모리 디바이스에 사용할 수 있는 비교 회로(360)의 일 실시예를 도시한다. 도시된 실시예에서는, 비트 라인들(160)이 차동 초기 감지 증폭기(110)에 연결되어 있다. 초기 감지 증폭기(110)의 출력은 글리치 검출 회로(440)의 입력에 연결되어 있다. 초기 감지 증폭기 스트로브 신호(180)의 시간이 비트 신호(160) 전이 시간에 가까와짐에 따라, 초기 감지 증폭기의 출력들이 둘다 차동 출력을 매니페스트하는(manifest) 대신에 하이로 전이하기 시작한다. 이것은 감지 증폭기의 출력에서 글리치 또는 런트 펄스(runt pulse)를 발생시킨다. 글리치가 발생하는 경우에, 시프트다운(shiftdown) 신호(410)가 액티브되어 클럭 기준(170) 신호의 초기 감지 증폭기 스트로브(180)에 대한 타이밍 간격을 늘인다.
마찬가지로, 2개 감지 증폭기 출력이 매치하고 글리치가 검출되지 않음에 따 라, 시프트업(shiftup) 신호(420)가 액티브되어, 클럭 기준(170) 신호의 초기 감지 증폭기 스트로브(180)에 대한 타이밍 간격을 줄인다. 최종적으로, 비트 라인들(160)이 선택되지 않으면, 2개의 감지 증폭기 출력들이 액티브하지 않게되고 지속 신호(430)가 액티브되어, 클럭 기준(170) 신호의 초기 감지 증폭기 스트로브(180)에 대한 타이밍 간격을 이전의 RAM 판독 사이클에서와 동일하게 유지한다.
여기에서 특정한 예를 예시하고 기술하였지만, 당업자들은 동일한 목적을 달성하기 위해 의도되는 임의의 구성이, 예시된 특정 예들을 대체할 수 있음을 이해할 수 있을 것이다. 본 출원은 본 발명의 임의의 변경 및 변화를 포함하는 것을 의도한다. 따라서, 본 발명은 첨부되는 청구항들 및 그의 등가물에 의해서만 한정되는 것을 의도한다.

Claims (9)

  1. 감지 증폭기 스트로브 시스템(sense amplifier strobe system)으로서,
    메모리 디바이스의 비트 라인들에 연결된 제1 및 제2 감지 증폭기 - 각각의 감지 증폭기는 스트로브 입력 및 데이터 출력을 포함함 - ;
    상기 제1 및 제2 감지 증폭기의 상기 데이터 출력에 연결된 비교 회로 - 상기 비교 회로는 상기 제2 감지 증폭기의 상기 데이터 출력 상의 데이터를 상기 제1 감지 증폭기의 상기 데이터 출력 상의 데이터와 비교함 - ; 및
    상기 비교 회로의 상기 출력 및 상기 제1 감지 증폭기의 상기 스트로브 입력에 연결되어 있는 DLL(delay-locked-loop) 회로 - 상기 DLL 회로는, 상기 제1 감지 증폭기의 상기 데이터 출력 상의 상기 데이터가 상기 제2 감지 증폭기의 상기 데이터 출력 상의 상기 데이터와 다르면, 기준 클럭 신호에 대하여 상기 제1 감지 증폭기 스트로브 신호의 타이밍을 조절함 -
    를 포함하는 감지 증폭기 스트로브 시스템.
  2. 제1항에 있어서,
    상기 메모리 디바이스는 RAM 어레이인 감지 증폭기 스트로브 시스템.
  3. 제1항에 있어서,
    상기 비교 회로는,
    상기 제1 및 제2 감지 증폭기들의 상기 출력에 연결되어 있는 글리치(glitch) 검출 회로를 포함하며, 상기 글리치 검출 회로는 제1, 제2, 및 제3 글리치 검출 출력을 포함하는 감지 증폭기 스트로브 시스템.
  4. 제3항에 있어서,
    업/다운 시프트 레지스터의 출력 및 멀리플렉서 출력을 통한 상기 글리치 검출은 상기 감지 증폭기 스트로브들의 타이밍을 조절하는 감지 증폭기 스트로브 시스템.
  5. 제1항에 있어서,
    상기 DLL은,
    시프트 레지스터 출력, 및 글리치 검출 회로의 출력들에 연결된 제1, 제2, 및 제3 시프트 레지스터 입력을 포함하는 업/다운 시프트 레지스터;
    지연 타이밍 체인(chain) 입력 및 지연 타이밍 체인 출력을 포함하는 지연들의 캐스케이드(cascade of delays)를 포함하는 지연 타이밍 체인 - 상기 타이밍 체인 입력은 기준 클럭 신호에 의해 클럭킹됨 -; 및
    상기 시프트 레지스터 출력 및 상기 지연 타이밍 체인 출력에 연결된 멀티플렉서
    를 포함하는 감지 증폭기 스트로브 시스템.
  6. 제1항에 있어서,
    제1 글리치 검출 출력을 갖는 글리치 검출 회로를 더 포함하며, 상기 제1 글리치 검출 출력은, 상기 제1 감지 증폭기 출력이 글리치이거나 또는 상기 제2 감지 증폭기가 상기 제1 감지 증폭기와는 상이한 데이터를 감지했던 경우에는, 상기 감지 증폭기 스트로브들의 타이밍을 상기 기준 클럭 신호에 대하여 더 늦게 조절하도록 구성되는 감지 증폭기 스트로브 시스템.
  7. 제1항에 있어서,
    제2 글리치 검출 출력을 갖는 글리치 검출 회로를 더 포함하며, 상기 제2 글리치 검출 출력은, 상기 제1 감지 증폭기 출력이 글리치되지 않거나 또는 상기 제2 감지 증폭기가 상기 제1 감지 증폭기와 동일한 데이터를 감지한 경우에는, 상기 감지 증폭기 스트로브들의 타이밍을 상기 기준 클럭 신호에 대하여 더 빠르게 조절하도록 구성되는 감지 증폭기 스트로브 시스템.
  8. 제1항에 있어서,
    제3 글리치 검출 출력을 갖는 글리치 검출 회로를 더 포함하며, 상기 제3 글리치 검출 출력은, RAM 어레이의 비트 라인들이 RAM 판독 사이클 동안에 선택되지 않는 경우에는, 상기 감지 증폭기 스트로브들의 타이밍을 상기 기준 클럭 신호에 대하여 유지하도록 구성되는 감지 증폭기 스트로브 시스템.
  9. 제1 감지 증폭기 및 제2 감지 증폭기를 갖는 메모리 디바이스에서, 감지 증폭기 스트로브 신호들을 동적으로 조절하는 방법으로서,
    상기 제1 감지 증폭기를 제1 감지 증폭기 스트로브로 구동하는 단계;
    상기 제1 감지 증폭기 스트로브를 지연시키는 단계;
    상기 제2 감지 증폭기를 상기 지연된 제1 감지 증폭기 스트로브로 구동하는 단계;
    상기 제1 감지 증폭기의 출력과 상기 제2 감지 증폭기의 출력을 비교하는 단계; 및
    상기 출력들이 매치(match)되지 않으면, 상기 제1 감지 증폭기 스트로브의 타이밍을 기준 클럭에 관하여 조절하는 단계
    를 포함하는 신호 조절 방법.
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