JP4678541B2 - 進歩した位相等化を用いたｄｌｌ位相検出 - Google Patents

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Description

本発明は、概して同期回路に関しており、より詳細には、同期回路の初期化の間にクロックシフトモードを開始及び終了するシステム及び方法に関する。
集積回路で実装されるデジタルロジックの大半は、クロック同期式シーケンシャルロジック(clocked synchronous sequential logic)である。同期式ダイナミックランダムアクセスメモリ(ＳＤＲＡＭ)、マイクロプロセッサ、デジタルシグナルプロセッサのような電子デバイスにおいて、情報の処理、格納及び検索は、クロック信号を用いて調整又は同期されている。クロック信号の速度及び安定性は、回路が機能するデータレートに大きく影響する。ＳＤＲＡＭやマイクロプロセッサのような高速の集積回路デバイスの多くは、クロック信号に頼って、そのデバイスに出入りするコマンド、データやアドレスの流れを制御する。
ＳＤＲＡＭやその他の半導体デバイスでは、メモリからの出力を、マイクロプロセッサにも作用するシステムクロックと同期させるのが望まれる。遅延ロックドループ(ＤＬＬ)は、ＳＤＲＡＭに使用されて、外部クロック(例えば、マイクロプロセッサに作用するシステムクロック)と内部クロック(例えば、様々なメモリセル上で読出/書込動作を実行するために、ＳＤＲＡＭ内部で使用されるクロック)を互いに同期させる同期回路である。通常、ＤＬＬは、位相差に関する信号をフィードバックして遅延ラインを制御する動作を行うフィードバック回路であって、あるクロック信号(例えば、システムクロック)の立ち上がりエッジが、第２のクロック信号(例えば、メモリ内部クロック)の立ち上がりエッジと一致する(即ち「ロックされる」)まで、あるクロック信号のタイミングは、進められ、又は遅くされる。
米国公開特許公報第２００２/００３６５２７号は、ＤＬＬ回路を開示しており、該ＤＬＬ回路は、エッジ検出/位相比較部２を有している。該エッジ検出/位相比較部は、フィードバッククロック(ＦＢＣＬＫ)の立ち上がりがリファレンスクロック(ＲＣＬＫ)の立ち上がりよりも前であるとロジック「１」が設定され、フィードバッククロック(ＦＢＣＬＫ)の立ち上がりがリファレンスクロック(ＲＣＬＫ)の立ち上がりの後であるとロジック「０」が設定される独特の比較信号を生成し、その後の位相比較結果(ＣＭＰＲ)として、リファレンスクロック(ＲＣＬＫ)のレベルと、フィードバッククロック(ＦＢＣＬＫ)のレベルとが、時間Ｔ０内で同じ向きに変化することが検出された場合、独特の比較信号を出力し、その後の位相比較結果(ＣＭＰＲ)として、リファレンスクロック(ＲＣＬＫ)のレベルと、フィードバッククロック(ＦＢＣＬＫ)のレベルとが、時間Ｔ０内で反対向きに変化することが検出された場合、位相比較結果(ＣＭＰＲ)の出力ロジックレベルを維持し、それを出力する。
米国公開特許公報第２００２/００４３９９６号は、遅延ラインを含むＤＬＬ回路を開示しており、該遅延ラインは、交互に生じ相補的なクロック信号ＥＣＫ及び/ＥＣＫを受信する遅延段を有している。それら信号の位相差は調整される。キャパシタが使用されて、信号ＥＣＫ及び/ＥＣＫの間の位相差が合わせられて、細かく変化する遅延量が遅延ラインに与えられる。好ましくは、速いクロックについて、シフトレジスタが、中間の遅延量を与える初期値である際に遅延調整が開始され、遅いクロックについて、シフトレジスタが、小さい遅延量を与える初期値である際に遅延調整が開始される。ジッタが低減された速いクロックに対処するＤＬＬ回路が設けられた半導体デバイスが得られる。
米国特許第６,８０７,８６８号は、改良されたエッジトリガ式の全デジタル遅延のロックドループ(ＤＬＬ)を開示している。該ロップドループは、クロックジッタに拘わらずに、スタートアップから確実な同期を維持する。内部クロック信号は、リファレンスクロック信号を可変デジタル遅延パスに通すことでリファレンスクロック信号と同期する。広い位相検出領域は、内部クロック信号の選択された立ち上がりエッジを取り囲む。内部クロック信号と、リファレンスクロック信号のターゲットエッジとが位相検出領域内に同時に存在しない限り、ＤＬＬループはオープンになる。ＤＬＬのロック状態を得るために、位相検出領域のエッジが、やがてリファレンスクロックのターゲットエッジをちょうど過ぎてシフトするまで、可変遅延は増加する。ＤＬＬループが閉じると、クロックジッタフィルタが、ＤＬＬロック状態のリファレンスクロックのジッタ効果を排除可能となる。デジタル位相検出器は、遅延ラインを伝播する遅延を制御して、内部クロックとリファレンスクロックの間の同期を達成する。可変遅延パス内で使用されていない要素は、非アクティブにされて、電力がセーブされる。
欧州特許出願第ＥＰ１２７６２４０号は、最小の遅延でＤＬＬロックを可能とする方法及び装置を開示している。ある実施例では、ＤＬＬ回路は、位相検出器、カウンタ、プログラマブル遅延ライン及びカウンタ制御回路を含んでいる。ＤＬＬ回路の初期化の際、カウンタ制御回路は、リファレンスクロック信号と出力クロック信号の間の位相関係に拘わらずに、カウンタをインクリメントさせるように構成されている。カウンタはインクリメントを継続し、それによって、プログラマブル遅延ライで調整される、リファレンスクロック信号と出力クロック信号の位相関係が変化する。最終的に、これによって、リファレンスクロック信号と出力クロック信号の位相ロックが、最小の遅延で達成される。ＤＬＬが、リファレンスクロック信号と出力クロック信号の位相ロックを達成すると、カウンタは、カウントを増加又は減少させて、ロックを維持又は再び得る。
図１は、メモリチップ、即ちメモリデバイス(12)示す模式的なブロック図である。メモリチップ(12)は、多数のメモリチップを含むＤＩＭＭ(デュアルインラインメモリモジュール)やＰＣＢ(プリント回路基板)(図１に図示せず)の一部であってよい。メモリチップ(12)は、その外側に配置された複数のピン(14)を含んでよく、それらのピン(14)は、その他のシステムデバイスにチップを電気的に接続する。それらのピン(14)の幾つかは、アドレスピン即ちアドレスバス(17)、データピン即ちデータバス(18)、制御ピン即ち制御バス(19)であってよい。符号(17-19)の各々は、対応するバスにおける１を超えるピンを示すことは明らかである。さらに、図１の模式図は、単に説明を目的としていることは理解されるべきである。つまり、一般的なメモリチップのピンの配置又は構成は、図１に示す形態でなくともよい。
プロセッサ又はメモリコントローラ(図示せず)が、チップ(12)と通信して、メモリの読出/書込を実行してよい。プロセッサ及びチップ(12)は、アドレスライン即ちアドレスバス(17)上のアドレス信号、データライン即ちデータバス(18)上のデータ信号、制御ライン即ち制御バス(19)上の制御信号(例えば、行アドレスストローブ(ＲＡＳ)信号や列アドレスストローブ(ＣＡＳ)信号など(図示せず))を用いて通信してよい。アドレス、データ及び制御バスの「幅」(即ち、ピン数)は、メモリ構成に応じて異なり得る。
当該技術分野の通常の知識を有する者には、図１のメモリチップ(12)は、メモリチップの一実施例を説明するために模式化されており、典型的なメモリチップの全ての特徴に係る詳細な説明を意図したものでないことは容易に理解されるだろう。メモリセル(20)でデータを読み書きするために、メモリチップ(12)と共に多数の周辺デバイス又は回路が通常設けられる。しかしながら、これらの周辺デバイス又は回路は、簡単化のために図１には示されていない。
メモリチップ(12)は、概ね列状及び行状に配置された複数のメモリセル(20)を含んでよく、それらメモリセル(20)は、列状及び行状にデータを格納する。各メモリセル(20)は、１ビットのデータを格納する。行デコード回路(22)及び列デコード回路(24)は、アドレスバス(17)に与えられたアドレスをデコードして、メモリセル(20)の行及び列を選択する。また、メモリセル(20)へのデータ、又はメモリセル(20)からのデータは、センスアンプ及びデータ出力パス(図示せず)を介して、データバス(18)に亘って伝送される。メモリコントローラ(図示せず)は、適切な制御信号(図示せず)を制御バス上に与えて、Ｉ/Ｏ(入力/出力)ユニット(26)を介してメモリに出入りするデータ通信を制御する。Ｉ/Ｏユニット(26)は、多数のデータ出力バッファを含んでよく、それらバッファは、メモリセル(20)からのデータビットを受信して、データバス(18)における対応するデータラインに、それらのデータビット即ちデータ信号を与える。Ｉ/Ｏユニット(26)は、さらに、クロック同期ユニット、即ち遅延ロックドループ(ＤＬＬ)(28)を含んでよく、外部システムクロック(例えば、そのクロックは、メモリコントローラ(図示せず)で使用されて、メモリチップ(12)とコントローラ間のアドレス、データ及び制御信号を発生する)と、メモリで使用される内部クロックとをＤＬＬ(28)が同期させて、メモリセル(20)でデータの読出/書込動作が実行される。
メモリコントローラ(図示せず)は、メモリチップ(12)の動作モードを決定してよい。制御バス(19)上の入力信号、即ち制御信号の例の幾つか(図１に図示せず)には、外部クロック信号、チップ選択信号、行アクセスストローブ信号、列アクセスストローブ信号、ライトイネーブル信号などがある。メモリチップ(12)は、そのメモリチップ(12)にあるピン(14)を介して接続された他のデバイスと通信する。上述したようにそれらのピンは、適切なアドレス、データ及び制御ラインに接続されて、データ伝送(例えば、データの送信及び受信)動作が実行される。
図２は、図１に示す遅延ロックドループ(ＤＬＬ)(28)の単純化されたブロック図である。ＤＬＬ(28)は、入力としてリファレンスクロック(ＣｌｋＲＥＦ)を受信し、出力クロック、即ちＣｌｋＯＵＴ信号(32)を生成して出力する。ＣｌｋＯＵＴ信号(32)は、次に、後述するようにフィードバッククロック(ＣｌｋＦＢ)(34)としてフィードバックされる。リファレンスクロック(30)は、本明細書では、「ＣｌｋＲＥＦ」、「ＣｌｋＲＥＦ信号」、「Ｒｅｆクロック信号」又は「Ｒｅｆクロック」と同義的に用いられる。一方で、フィードバッククロック(34)は、本明細書では、「ＣｌｋＦＢ」、「ＣｌｋＦＢ信号」、「ＦＢクロック信号」又は「ＦＢクロック」と同義的に用いられる。リファレンスクロック(30)は、通常、マイクロプロセッサに作用する外部クロック、又はそれが遅延/バッファリングされたものである。図２の実施例に示されたシステムクロック(36)は、クロックバッファ(37)でバッファリングされている。つまり、クロックバッファ(37)の出力、即ち、Ｒｅｆクロック(30)は、システムクロック(36)がバッファリングされたものである。レジスタ制御ＤＤＬでは、図２に示すように、Ｒｅｆクロック(30)は、複数のレジスタ及び遅延ラインのバンク(38)に入力される。バンク(38)内のレジスタは、後述するように、位相検出器(40)から得られる位相差情報を用いて遅延ラインを制御する。説明の簡単化のために、図２に示すレジスタ及び遅延ラインのバンク(38)は、以後「遅延ラインブロック」と称する。
遅延ラインブロック(38)のクロック出力、ＣｌｋＯＵＴ信号(32)は、内部クロック(図示せず)を与えるためにＳＤＲＡＭ(12)によって使用され、該ＳＤＲＡＭ(12)は、メモリセル(20)への読出/書込動作を実行し、ＳＤＲＡＭから出されたデータは、そのデータを要求しているデバイス(例えば、マイクロプロセッサ(図示せず))に送られる。故に、図２に示すように、ＣｌｋＯＵＴ信号(32)は、クロック分配網に、即ちデータツリー回路(42)に送られる。その回路(42)の出力は、Ｉ/Ｏユニット(26)内のＳＤＲＡＭクロックドライバ及びデータ出力ステージ(図示せず)に結合されて、データ取得動作及び転送動作がクロックされてよい。図２から理解されるように、ＣｌｋＯＵＴ信号(32)(故に、ＦＢクロック(34))は、遅延ラインブロック(38)内の遅延ラインを用いて生成されており、遅延ラインブロック(38)が、入力されたＲｅｆクロック(30)に特定の遅延を導入して、「ロック」状態が得られる。
先に述べたように、ＤＬＬ(28)の目的は、メモリ(12)の内部クロック(図示せず)をシステムの外部クロック(例えば、システムクロック(36))に合わせる、即ちロックすることである。位相検出器(ＰＤ)(40)は、ロック状態を確立するために、システムクロック(36)のエッジとメモリ内部クロック(図示せず)のエッジの相対的なタイミングを比較する。これは、それら個々を代表する信号、即ちシステムクロックに関するＲｅｆクロック(30)と、メモリ内部クロックに関するＦＢクロック信号(34)との相対的なタイミングを比較するころで行われる。図２に示すように、Ｉ/Ｏ遅延モデル回路(44)がＤＬＬ(28)の一部であって、ＣｌｋＯＵＴ信号(32)がＦＢクロック(34)として位相検出器(40)に供給される前に、ＣｌｋＯＵＴ信号(32)に対するバッファ又はダミー遅延回路として働いてよい。ＣｌｋＯＵＴ信号(32)は、Ｉ/Ｏ遅延モデル回路(44)への入力として示されているが、幾つかの実用用途では、ＣｌｋＯＵＴ信号(32)は、クロック分配網(42)への入力のままであるが、クロック分配網(42)から受け取った別のクロック信号(図示せず)が、ＣｌｋＯＵＴ信号(32)の代わりにＩ/Ｏ遅延モデル回路(44)に入力されてもよいことに注意すべきである。何れにしても、Ｉ/Ｏ遅延モデル回路(44)の出力(即ち、ＦＢクロック(34))は、メモリ内部クロックを効果的に代表する。メモリ内部クロックは、Ｉ/Ｏユニット(26)内のクロックドライバ及びデータ出力ステージ(図示せず)を介して与えられてよい。Ｉ/Ｏ遅延モデル回路(44)は、クロックフィードバックパス固有の遅延を複製する。その遅延は、システムクロック入力バッファ(37)の遅延「Ａ」と、メモリ内部クロック(図示せず)の出力より前に、メモリ(12)の出力データパス(図示せず)においてＣｌｋＯＵＴ信号(32)に起こる遅延を含む遅延「Ｂ」とを含んでいる。故に、Ｉ/Ｏ遅延モデル回路(44)は、外部クロックバッファ(37)を含むシステムクロック受信回路(図示せず)と、クロック及びデータ出力パス(図示せず)との複製であって、これらのステージでシステムクロック(36)とＣｌｋＯＵＴ信号(32)に与えられる各々の遅延をマッチさせて、Ｒｅｆクロック(30)及びＦＢクロック(34)を、夫々システムクロック(36)及びメモリ内部クロック(図示せず)に可能な限り近づける。従って、Ｉ/Ｏ遅延モデル回路(44)は、Ｒｅｆクロック(30)とＦＢクロック(34)の間の位相関係が、システムクロック(36)とメモリ内部クロック(図示せず)の間にある位相関係にできるだけ近づいた状態を維持することを試みる。
Ｒｅｆクロック(30)及びＦＢクロック(34)は、位相比較のために位相検出器に入力として供給される。ＰＤ(40)の出力、即ちシフトレフト(ＳＬ)/シフトライト(ＳＲ)信号(45)は、遅延ラインブロック(38)によってＣｌｋＲＥＦ(30)に与えられる遅延量を制御する。ＳＬ/ＳＲ信号(45)は、Ｒｅｆクロック(30)とＦＢクロック(34)を一致させてロック状態を確立するために、遅延ラインブロック(38)の適切な遅延ユニットを介して、Ｒｅｆクロック(30)を左にシフトさせるべきか(ＳＬ)、右にシフトさせるべきか(ＳＲ)を決定する。ＳＬ/ＳＲ信号(45)は、遅延制御ユニット(46)を介して遅延ラインブロック(38)に供給される。遅延制御ユニット(46)は、遅延調整信号(47)を生成して、ＳＬ/ＳＲ信号(45)を与えるタイミングを制御する。遅延調整信号(47)は、実質的にはＳＬ/ＳＲ信号(45)と同じ目的で使用されるが、その遅延ラインブロック(38)への供給が、遅延制御ユニット(46)で制御される。遅延ラインブロック(38)でＲｅｆクロック(30)に与えられる遅延は、出力クロック(即ち、ＦＢクロック(34))と、入力されたＲｅｆクロック(30)との間の時間差を、それらが合わせられるまで調整するように働く。位相検出器(40)は、当該技術分野で知られているように、Ｒｅｆクロック(30)とＦＢクロック(34)の間における検出された位相差、即ちタイミング差に基づいてシフトレフト信号及びシフトライト信号を生成する。
図３は、図２に示す位相検出器(40)に作用するＣｌｋＲＥＦ(30)及びＣｌｋＦＢ信号(34)の間のタイミングのミスマッチを示している。図３に示すように、位相検出器(40)によってＣｌｋＲＥＦ(30)の最初の立ち上がりエッジが受信されてからｔID秒の固有遅延(即ち、図２の遅延Ａと遅延Ｂの和)が経過した後、ＣｌｋＦＢ信号(34)が生成される。ＣｌｋＲＥＦ(30)とＣｌｋＦＢ(34)の間のタイミングのミスマッチは、位相検出器(40)によって修正される。これは、適切な左シフト(ＳＬ)又は右シフト(ＳＲ)の指示(45)を遅延ラインブロック(38)に指示して、ｍ＊ｔDに等しい遅延を与えることで行われる。ここで、「ｍ」は、遅延ラインブロック(38)における遅延要素又は遅延ラインの数であり(ｍ＝０，１，２，３，・・・)、「ｔD」は、単一の遅延要素又は遅延ラインで与えられる遅延である。例えば、Ｒｅｆクロック(30)のクロック周期(tCK)が１２ｎｓであり、ｔID＝１０ｎｓであるならば、ＤＬＬ(28)は、２ｎｓ(ｔCK−ｔID＝２ｎｓ)だけ、ＣｌｋＦＢ信号(34)の立ち上がりエッジを押し出し、又はＣｌｋＲＥＦ(30)を左にシフトさせて、「ロック」を達成する(即ち、Ｒｅｆクロック(30)及びＦＢクロック(34)の立ち上がりエッジは、ほぼ「一致」、「同期」又はほとんど「同相」になる)。この例では、ｔD＝２００ｐｓならば、ｍ＝１０である。周知のように、ＣｌｋＲｅｆ(30)及びＣｌｋＦＢ(34)のクロック周期は等しいままであるが、それら２つのクロック間の位相差、即ちタイミングの不一致(「ラグ」又は「リード(lead)」)は存在し得る。これは、位相検出器(40)によって検出され、位相検出器(40)のＳＬ/ＳＲ信号(45)を用いて遅延ラインブロック(38)で調整される。
図４は、図２の位相検出器(40)の主たる回路要素をブロック図で示している。位相検出器(40)は、２つの位相検出ユニット(40)、つまりコース(coarse)位相検出器(50)とファイン(fine)位相検出器(52)とを含んでよい。コース(coarse)位相検出器(50)とファイン(fine)位相検出器(52)の出力(53-54)は、夫々、別個のＳＬ/ＳＲ信号(45)として、遅延制御ユニット(46)に供給される。故に、図４の実施例において、図２のＳＬ/ＳＲ信号(45)は、２つの別個のＳＬ/ＳＲ信号、つまり、各々がコース位相検出器(50)とファイン位相検出器(52)の一方から出された信号から構成される。コース位相検出器(50)が、ＣｌｋＲＥＦ(30)及びＣｌｋＦＢ(34)に最初に働いて、ＣｌｋＲＥＦ(30)に粗い(coarse)遅延を与えるように遅延ラインブロック(38)に指示することで、ＣｌｋＲＥＦ(30)及びＣｌｋＦＢ(34)の間の粗い位相調整が達成される。そして、ファイン位相検出器(52)が、これら２つのクロックの「微調整(fine turning)」即ち精密な位相調整を、引き継いで実行することで、完全なロック状態が確立される。コース位相検出器(50)の動作中、遅延制御ユニット(52)は、ファイン位相検出器(50)の出力(53)が、(完全なロックと比較して不完全又はそれ未満であっても)ＣｌｋＲＥＦ(30)及びＣｌｋＦＢ(34)の間における最初の「ロック」を示すまで、ファイン位相検出器(50)の如何なる出力(54)も無視してよい。そして、遅延制御ユニット(46)は、ファイン位相検出器(52)の出力(54)を受け取って、ＣｌｋＲＥＦ(30)及びＣｌｋＦＢ(34)の間の精密なロックが達成されるまで、ＣｌｋＦＢ(34)に粗い(coarse)遅延を与えるように遅延ラインブロック(38)に指示してもよい。
図５は、図４に示したコース位相検出器(50)を含む様々な回路要素を表した典型的なブロック図である。コース位相検出器(50)は、コース遅延検出(ＰＤ)ウインドウ(56)を含んでおり、該ウインドウ(56)は、初期遅延「ｔPDW」をＣｌｋＦＢ(34)に与えて、遅延フィードバッククロック信号(ＣｌｋＦＢ２ｄ)(57)を出力する。遅延量ｔPDWは、固定又は既定されてよい。もう一つの遅延要素(58)は、ｔPDW/２の遅延(即ち、コースＰＤウインドウ(56)で与えられる遅延の半分)をＣｌｋＲＥＦ(30)に与えて、遅延リファレンスクロック信号(ＣｌｋＲＥＦｄ)(59)を生成して出力する。ＣｌｋＲＥＦｄ信号(59)は、サンプラ回路(ここでは、Ｄフリップフロップの形態である)(60)(62)をクロックし、図５に示すようにフィードバッククロック(ＣｌｋＦＢ)(34)及び遅延フィードバッククロック(ＣｌｋＦＢ２ｄ)(57)をサンプリングする(sample)。Ｄフリップフロップ(62)の出力ＰＨ１(64)及びＤフリップフロップ(61)の出力ＰＨ２(65)は、ＣｌｋＲＥＦｄ(59)の立ち上がりエッジでサンプリングされたそれらの個々のＤ入力(ＣｌｋＦＢ(34)又はＣｌｋＦＢ２ｄ(57))の値を示す。与えられた任意の瞬間におけるＰＨ１(64)及びＰＨ２(65)は、ＣｌｋＲＥＦ(30)の位相に対するＣｌｋＦＢ(34)の位相を(即ち、以下に述べるように、ＣｌｋＦＢ(34)が、ＣｌｋＲＥＦ(30)に対して同位相、又は１８０°ずれた位相であるか否かを)決定する。ＰＨ１(64)及びＰＨ２(65)の位相の間の関係は、以下で詳細に述べるように、リファレンスクロック(30)を左に又は右にシフトさせるかを決定する。多数決フィルタ(66)が設けられて、ＰＨ１(64)、ＰＨ２(65)及び計数クロック信号(図示せず)を入力として受信し、それらに応答して、コース位相検出器(50)の出力(53)として適切なＳＬ/ＳＲ信号を生成する。多数決フィルタ(66)の構成は示されていないが、多数決フィルタ(66)が、(計数クロック信号(図示せず)でクロックされる)バイナリアップ/ダウンカウンタを含んでおり、該カウンタは、ＰＨ１信号(64)及びＰＨ２信号(65)によってインクリメント又はデクリメントされることは、当該技術分野で知られている。計数クロックは、システムクロック(36)又はリファレンスクロック(30)と同じであってよい。しかしながら、一定数の入力クロックパルス(即ち、計数クロックパルス(図示せず)のクロックパルス)の計数が、ＳＬ又はＳＲ信号が出力できるまでに多数決フィルタ(66)のカウンタで要求されてよいことに留意のこと。例えば、多数決フィルタ(66)は、ＳＬ又はＳＲの指示を生成する前に、常に、４つの入力信号(ｃ＝４)をカウントアップする。このような計数は、時間を費やし、ＲＥＦ信号(30)のシフトを送らせ、故に、以下で詳細を述べるようにロックの達成を送らせる。
図６は、図５のコース位相検出器(50)で生成されたＰＨ１信号(64)とＰＨ２信号(65)の位相関係を示す。図６に示すように、ＰＨ１とＰＨ２の間の位相関係が利用されて、ＣｌｋＲＥＦ(30)に対するＣｌｋＦＢ信号(34)の位相が特定される。図６では、用語「ＤＰ」(位相差)は、ＣｌｋＲＥＦ(30)に対するＣｌｋＦＢ信号(34)の相対位相を意味する。故に、例えば、ＰＨ１及びＰＨ２の両方が、それらの各々の立ち上がりエッジの後に「ハイ」即ちロジック値「１」に達する場合、それは、図６に示すように、ＣｌｋＦＢ(34)の位相が、ＣｌｋＲＥＦ(30)に対し、１８０度より大きく３６０度未満でずれていることを示す。ＣｌｋＦＢ(34)とＣｌｋＲＥＦ(30)の間にこの位相関係がある場合、シフトレフト(ＳＬ)信号が、(図７Ａに示すように)コース位相検出器(50)で生成されてよい。同様に、図６に示すように、ＰＨ１とＰＨ２の間に適切な関係が起こる場合には、シフトライト(ＳＲ)信号が生成される。図６に示すように、ＰＨ１とＰＨ２の間にてある関係が存在する場合には、コース位相検出器(50)の出力(53)は、等位相状態(phase equal condition)(ＰＨＥＱ)を示す。ＰＨＥＱ状態は、ＣｌｋＲＥＦ(30)に対して、ＣｌｋＦＢ信号(34)がほぼ同位相(ほぼ０度の位相差)であるか、ほぼ３６０度ずれているかを意味する。ＣｌｋＦＢ(34)とＣｌｋＲＥＦ(30)の間におけるその他の位相関係と、それらに対応して図６に示した機能記号は自明であるので、説明しない。
図７Ａ乃至７Ｃは、図５のコース位相検出器(50)の様々な波形の間におけるタイミング関係を示しており、ロックを確立するために、リファレンスクロックが左にシフトされるべきか右にシフトされるべきかも示している。図７Ａでは、ＣｌｋＦＢ(34)は、ＣｌｋＲＥＦ(30)に対して１８０度を超える(しかし３６０度未満である)位相のずれ(１８０＜ＤＰ＜３６０)があって、ＰＨ１信号(64)及びＰＨ２信号(65)の両方にハイ(ロジック「１」）の値が生じているので、コース位相検出器(50)は、シフトレフト(ＳＬ)モードにある。ＳＬモードの間、ＤＬＬ(28)は、ＣｌｋＲＥＦ(30)に加わる遅延を増加する。図７Ｂは、ＰＨＥＱモードにおける典型的な信号波形を示している。図７Ｂに(及び図６でも)示されているように、ＰＨＥＱモードにおいて、ＰＨ１の値は「ハイ」即ちロジック「１」であるのに対し、ＰＨ２の値は「ロー」即ちロジック「０」である。これらの値は、ＣｌｋＦＢ(34)の位相がＣｌｋＲＥＦ(30)の位相に近い場合(約０度又は約３６０度の位相差)に生じる。コース位相検出器(50)がＰＨＥＱモードに入ると、遅延調節ユニット(46)はファイン位相検出器(52)の出力(54)の受信を始める。故に、ＰＨＥＱモードの間、ファイン位相検出器(52)がアクティブとなって、幾つかの連続的なＰＨＥＱモードの後、ＣｌｋＲＥＦ(30)とＣｌｋＦＢ(34)の間に、安定したロックが確立される。一方、図７Ｃは、コース位相検出器(50)のシフトライト(ＳＲ)モードを示している。ＣｌｋＦＢ(34)とＣｌｋＲＥＦ(30)の間の位相のずれが、０度より大きく１８０度未満であるために、ＰＨ１信号及びＰＨ２信号の値の両方が、図示されているように「ロー」即ちロジック「０」となるからである。ＳＲモードの間、ＤＬＬ(28)は、ＣｌｋＲＥＦ(30)に加わる遅延を減少させる。位相のずれが１８０度である場合(図６に機能記号‘Ｐ１８０’と記載)の波形は、図７Ａ乃至図７Ｃに示されていないが、ＣｌｋＦＢ(34)の位相が、ＣｌｋＲＥＦ(30)に対して約１８０度ずれる場合には、コース位相検出器(50)は、図６に示すようにＳＬモードになることに留意のこと。
図８は、遅延ラインブロック(38)における典型的なレジスタ及び遅延ラインを、簡略化して示しており、ＤＬＬ(28)の初期化の間に、遅延ラインを介してリファレンスクロック(30)がどのようにシフトするかを示している。図８は、ブロック(38)の遅延ラインにおける６１個のレジスタ制御された遅延ラインを図示している。図８に示す遅延ライン及びレジスタの数は、単に説明を目的としていることに留意のこと。ＤＬＬ(28)の機能を簡単にするために、ＤＬＬ(28)の初期化の際に、レジスタ＃０(Ｒ０)は、オン、即ちアクティブになると仮定する。これは、リファレンスクロック(30)が、最初にブロック(38)の遅延ラインをバイパスすることを意味する。図３と共に上述された例では、ｔCK＝１２ｎｓ、ｔID＝１０ｎｓ及びｔD＝２００ｐｓである場合、ＤＬＬ(28)は、ｍ＝１０を要していたこと、即ち、ＤＬＬ(28)は、１０本の遅延ラインを介して遅延を加えていたことに留意のこと。故に、この例では、最初の入口ポート(Ｒ０)から、１０のレフトシフト(ＳＬｓ)がＣｌｋＲＥＦ(30)に加えられて、レジスタ＃１０(Ｒ１０)は、ロックポイントを示すであろう。レフトシフトは遅延を加える一方でライトシフトは遅延を減少させることは、以前に述べた。
たとえＤＬＬ(28)がＳＲの範囲にあり得たとしても(例えば、様々なクロック波形の間のタイミング関係は、図７Ｃに示す関係と似ている)、図８のレジスタ＃０(Ｒ０)の右側にレジスタが存在しないことから、ＤＬＬ(28)の初期化中、ＳＲ(シフトライト)モードが許されないことが分かる。
図９は、図１のＤＬＬ(28)が初期化される際における、リファレンスクロック(30)及びフィードバッククロック(34)の典型的な波形の組を図示している。(図９でバツ印の部分で示すように)ＤＬＬ(28)がシフトライト(ＳＲ)モードにあっても、図９の波形は、リファレンスクロック(30)の強制レフトシフト(ＦｏｒｃｅＳＬ又はＦｏｒｃｅ Ｓｈｉｆｔ Ｌｅｆｔ)が実行される状況を示している。例えば、図９の波形において、仮にｔck＝８ｎｓ、ｔid＝１０ｎｓ及びｔd＝２００ｐｓであれば、図９では、６ｎｓ＝２ｔCK−ｔID＝ｍ*ｔDであるから、ＤＬＬ(28)の初期化に際してロックを確立するために、６ｎｓの追加の遅延(強制レフトシフト)が必要とされる。上述の値の場合、ロックを確立するために必要な「ｍ」の値(即ち、遅延ライン即ち遅延要素の数)は、ｍ＝３０である。図１０の例と共に以下で述べられてるように、ＤＬＬの初期化中に多数決フィルタ(66)が使用される場合は特に、このような「ｍ」の比較的高い値が、ロックに要する時間を延ばし得る。ＰＨ１信号が「１」になる、つまりロジック「１」の値となると、ＦｏｒｃｅＳＬモードは終了することに留意のこと。
図１０は、図１のＤＬＬ(28)が初期化される際における、リファレンスクロック(30)及びフィードバッククロック(34)のもう一つの典型的な波形の組を示している。図１０に示すタイミング関係では、ＤＬＬ(28)は、初期化の際にシフトライト(ＳＬ)モードにあるだろう。しかしながら、図９で説明したように、ＤＬＬ(28)の初期化中は、シフトライトモード(ＦｏｒｃｅＳＬモード)に入るように強制されるだろう。図１０の波形では、ｔCK＝９.８ｎｓ、ｔID＝１０ｎｓ及びｔD＝２００ｐｓである場合、９.６ｎｓ＝２＊ｔCK−ｔID＝ｍ＊ｔDとなるので、ＤＬＬ(28)は、ＦｏｒｃｅＳＬモードを用いて９．６ｎｓ(ｍ＊ｔD)だけ左にシフトしなければならない。前述の値の場合、ロックを確立するために必要な「ｍ」の値(即ち、遅延ライン即ち遅延要素の数)は、ｍ＝４８となる。故に、ＤＬＬ(28)が多数決フィルタ(66)(図５を参照して先述したように、計数間隔はｃ＝４)を利用して、初期化中にロックを確立する場合、ｃ＊ｍ＝４＊４８＝１９２であるから、ロックポイントを確立するために、１９２のクロックサイクルが必要となる。故に、初期化中における多数決フィルタ（66)の使用は、ロックポイントの確立を著しく遅らせる。この例は、ロックを確立するために要する時間を減らす必要性を説明している。
ＤＬＬ(28)の初期化の際のロックタイムを減らすため、初期化中に「Ｏｎ１ｘ」モードが有効にされ得る。通常、Ｏｎ１ｘモードは、初期化中にのみ可能となる。さらに、Ｏｎ１ｘモードの間、ＤＬＬ(28)は、(リファレンスクロック(30)の)クロックサイクルごとに、シフトレフト(ＳＬ)コマンドを有効にし、多数決フィルタ(66)は、Ｏｎ１ｘモードの間、無効のままである。故に、初期化の間、ＤＬＬ(28)は、ＦｏｒｃｅＳＬモードに入るだけでなく、Ｏｎ１ｘモードに入って、クロックサイクルごとに左にシフトして、ロックポイントの達成を促進し得る。ＤＬＬ(28)がＰＨＥＱモードに入ると、通常、Ｏｎ１ｘモードは終了する。しかし、Ｏｎ１ｘモードは、概ね、(ｔckが大きい)低周波数のクロックに、即ち、比(ｔCK/ｔID)＞０.５について好ましいことが知られている。高周波数のリファレンスクロック(30)(ｔCKが小さい)だと、Ｏｎ１ｘモードが(図１２に示すように、ＤＬＬ(28)がＰＨＥＱモードに入ると生成される)ＰＨＥＱ信号によって終了した後、ＣｌｋＲＥＦ(30)とＣｌｋＦＢ(34)の間でオーバーシュートを起こし得る。
図１１は、図１のＤＬＬ(28)の初期化の際における、高周波数のリファレンスクロック(30)とそれに対応するフィードバッククロック(34)の典型的な波形の組を示す。図１１のタイミング図では、ｔCK＝３ｎｓ、ｔID＝１０ｎｓ及びｔD＝２００ｐｓである。従って、ｍ＊ｔD＝４＊ｔCK−ｔID＝２ｎｓである。故に、ｍ＝１０となる。しかしながら、図１２に拡大して示した波形について後述するように、Ｏｎ１ｘモードは、ｍ＝１０に至る場合(つまり、レフトシフトが連続的に１０サイクル起きる場合)には終了しないが、ＤＬＬ(28)がＰＨＥＱモードに入れると終了するので、ＣｌｋＲＥＦ(30)とＣｌｋＦＢ(34)の間でオーバーシュートが起きる。図１２と共に説明されるように、(ＣｌｋＲＥＦ(30)の)ｔckが小さく、フィードバック時間(ｔFB)が長いことから、オーバーシュートがこのケースの結果となる。
図１２は、高いクロック周波数にてＯｎ１ｘモードを出る際に遭遇するオーバーシュート問題を示す、典型的な波形の組を示している。図１２には多数の波形があるので、説明及び図示を簡略化するために、図１２には符号がないことに留意のこと。図１２から、初期化の際に、ＤＬＬ(28)はＦｏｒｃｅＳＬモード及びＯｎ１ｘモードに入ることが分かる。故に、ＣｌｋＦＢ信号(34)の最初のクロックサイクルが受信されると直ちに、図１２の上にある一連のＳＬクロックで示されるように、ＣｌｋＲＥＦ(30)のレフトシフトが開始する。Ｏｎ１ｘモードは、図１２のＳＬクロックの計数で示されるように、ＣｌｋＲＥＦ(30)のクロックサイクルごとにＣｌｋＲＥＦ(30)を左にシフトさせる。さらに、Ｏｎ１ｘモードの間、多数決フィルタ(66)は、図１２の下に示す「多数決フィルタイネーブル」信号の波形から分かるように無効のままである。ＰＨ１信号及びＰＨ２信号の位相関係の生成も、図１２に説明されている。ＰＨ１とＰＨ２の間の関係が(図６に図示したように)ＰＨＥＱモードを示す場合に、図１２のＰＨＥＱ信号が生成される。その他の残りの信号は、つまり、ＣｌｋＦＢ２ｄ及びＣｌｋＲＥＦｄ信号は、図５に示した信号と同様である。
図１２のタイミング図では、図１１と同様に、ｔCK＝３ｎｓ、ｔID＝１０ｎｓ及びｔD＝２００ｐｓである。従って、ｍ＊ｔD＝４＊ｔCK−ｔID＝２ｎｓとなる。故に、ｍ＝１０である。しかるに、図１２のＣｌｋＲＥＦ及びＣｌｋＦＢの波形から、これら２つのクロックは、連続した１０のレフトシフト即ち遅延の後に合わせられていることが分かる。しかしながら、固有遅延(ｔID)、小さなｔCK(高いクロック周波数)、及び長いフィードバック時間即ちフィードバック遅延(図１２ではｔFB=ｔID＋ｍ＊ｔD＝４＊ｔCK)によって、ＰＨＥＱ信号の立ち上がりエッジによってＯｎ１ｘモードが終了するまでに、(図１２のＳＬ信号で１１乃至１４の番号を付したクロックで示されるように)Ｏｎ１ｘモードは、さらに４つのレフトシフトを加える。これによって、図１２に示すオーバーシュートが起こる。オーバーシュートは、ＣｌｋＲＥＦとＣｌｋＦＢの間の位相合わせを妨げるだけでなく、さらに、余分な遅延を加えてロックを確立することで、ロックを確立する時間を遅らせる。加えて、Ｏｎ１ｘモードの終了時でも、ＣｌｋＲＥＦとＣｌｋＦＢが合わせられていないことから、Ｏｎ１ｘモードが終了した後において、(Ｏｎ１ｘモードの間無効であった)多数決フィルタ(66)が、ロックを達成するために必要とされる。多数決フィルタ(66)の使用は、図１０と共に先述したように、ロックの遅延をさらに加え得る。
ＦｏｒｃｅＳＬモードは、(図１２に示すように)ＰＨ１信号の立ち上がりエッジで終了することは先に述べた。しかしながら、前段落で説明したように、Ｏｎ１ｘモードが(図１２に示すように)ＦｏｒｃｅＳＬモードが終了した後に継続する場合、特に、ｔFB＞１＊ｔCK(図１２の波形では、ｔFB＝４ｔCK)という、現代の高速なシステム及びリファレンスクロックでありふれた条件で、フィードバック経路のオーバーシュート問題が起こり得る。従って、オーバーシュートを防ぐためには、ＰＨＥＱ信号をアクティブにする前に、Ｏｎ１ｘモードを無効にすることが望ましいであろう。
図１３Ａ及び図１３Ｂは、図１２に示すＦｏｒｃｅＳＬ(74)信号及びＯｎ１ｘ信号(76)を生成及び終了する典型的な回路(70)(72)を夫々図示している。図１３Ａの回路(70)では、初期化パルス７５(Ｉｎｉｔ＃)は、アクティブローである。ＤＬＬ(28)の初期化の間、Ｉｎｉｔ＃信号は(好ましくはパルスの形態で)ローになって、強制シフトレフトモードに入るためのＦｏｒｃｅＳＬ信号(74)(図１２参照)を生成する。Ｏｎ１ｘ信号(76)(図１２参照)も、図１３Ｂの回路(72)で同様に生成される。(図１２に示すように)ＰＨ１信号(64)がハイになると、図１３Ａの回路(70)を用いて、ＦｏｒｃｅＳＬモードは終了する(つまり、図１３ＢのＦｏｒｃｅＳＬ信号(74)がローになる)。同様に、(図１２に示すように)ＰＨＥＱ信号(77)が図１３Ｂの回路(72)でハイになると、Ｏｎ１ｘモードは終了する(つまり、図１３ＢのＯｎ１ｘ信号(76)はローになる)。図１３Ａ乃至図１３Ｂ(と図６及び図１２)から分かるように、ＰＨＥＱ信号(77)は、ＰＨ１がハイ(ロジック「１」)であり、ＰＨ２がロー(ロジック「０」)である場合に生成される。
図１４は、クロックジッタによる不適切なＦｏｒｃｅＳＬ終了問題を説明する一連の波形を示す。図１２と同様に、図１４には多数の波形があるので、説明及び図示を簡略化するために、図１４には符号が示されていない。図１３Ａ乃至図１３Ｂを参照して(さらに、図１２も参照して)、ＦｏｒｃｅＳＬモードはＰＨ１信号がハイになると終了することは、開示及び説明されている。しかしながら、長いｔCK(より遅いクロック周波数)及び短いｔIDでは、クロックジッタは、図１４の波形を通して示されるように、ＦｏｒｃｅＳＬモードを早めに終了させる。図１４の実施例では、Ｏｎ１ｘモードも、ＦｏｒｃｅＳＬモードと共に終了する。しかしながら、図１２を参照して前述したように、ＦｏｒｃｅＳＬモードの後でＯｎ１ｘモードが終了する場合、特に高周波数だと、フィードバック経路でオーバーシュートの問題が起こり得る。図１４の波形のケースでは、早過ぎる又は不適切なＦｏｒｃｅＳＬ/Ｏｎ１ｘの終了の結果、ロックを確立するため(多数決フィルタイネーブル信号を介して)多数決フィルタ(66)がアクティブにされる。多数決フィルタ(66)は、上述したように、特にＤＬＬ(28)の初期化中では、ロックの確立を著しく遅らせる。不適切なＦｏｒｃｅＳＬの終了問題は、適切なフィルタを使うことで解決するかもしれないが、Ｏｎ１ｘのオーバーシュートの問題は依然として残る。
従って、特にＯｎ１ｘモードがＦｏｒｃｅＳＬモードの後に終了する場合には、フィードバック経路におけるオーバーシュートを防ぐために、ＰＨＥＱ信号がアクティブになる前にＯｎ１ｘモードを無効にすることが好ましい。ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードが共に終了する場合には、フィルタ回路を追加せずに、クロックジッタ又はノイズによる不適切なＦｏｒｃｅＳＬの終了を防ぐことが未だに望まれている。より速いＤＬＬのロック時間を得るために、不適切なＦｏｒｃｅＳＬの終了とＯｎ１ｘのオーバーシュート問題を避けることもまた望まれている。
本開示は、同期回路を動作する方法を検討する。その方法は、同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、リファレンスクロックを用いて、遅延ラインの出力にてフィードバッククロックを生成する工程と、フィードバックから第１遅延フィードバッククロック及び第２遅延フィードバッククロックを得る工程と、リファレンスクロック、第１遅延フィードバッククロック及び第２遅延フィードバッククロックの位相間の関係に基づいて、遅延ラインを通じてリファレンスクロックをシフトさせるシフト信号を生成する工程とを含む。
ある実施例では、本開示が検討する方法は、リファレンスクロックを得る工程と、フィードバッククロックを、フィードバッククロックとリファレンスクロックの周波数が等しいようにリファレンスクロックから生成する工程と、フィードバッククロックから第１遅延フィードバッククロック及び第２遅延フィードバッククロックを得る工程と、リファレンスクロック、第１遅延フィードバッククロック及び第２遅延フィードバッククロックの位相間の関係に基づいて、リファレンスクロックをレフトシフト又はライトシフトさせる工程とを含む。
さらなる実施例では、本開示が検討する方法は、リファレンスクロックを得る工程と、リファレンスクロックを左方にシフトさせる第１シフトレフトモードにさせる工程と、リファレンスクロックからフィードバッククロックを生成する工程と、フィードバッククロックとリファレンスクロックの位相間の位相関係をモニタする工程と、リファレンスクロックに対するフィードバッククロックの位相ずれが、１８０度より大きく３６０度未満であることを位相関係が示す場合に、第１シフトレフトモードを終了させる工程と含む。
さらなる実施例では、本開示は、本開示の教示に基づいたコース位相検出器を含むように構成された同期回路(遅延ロックドループ)を検討する。代わりの実施例では、本開示は、プロセッサと、バスと、該バスを介してプロセッサと連結されており、同期回路を含んでいるメモリデバイスとを具えるシステムを検討する。
本開示のシステム及び方法は、同期回路(例えば、遅延ロックドループ即ちＤＬＬ)の初期化中にクロックシフトモードを生成及び終了させる。初期化の際に、ＤＬＬは、ＦｏｒｃｅＳＬ(フォースシフトレフト)モード及びＯｎ１ｘモード(即ち、クロックサイクルごとにレフトシフトする)にされる。フィードバッククロックは、(システムクロックから順次得られる)リファレンスクロックの位相をトラックしており、コース位相検出ウインドウにそれを与える前に、最初にコース位相検出器内で遅延される。フィードバッククロックの２つの遅延バージョンは、リファレンスクロックでサンプリングされて、一対の位相情報信号が生成される。一対の位相情報信号は、その後、アドバンスド等位相(advanced phase equal)(ＡＰＨＥＱ)信号を確立するために使用される。ＡＰＨＥＱ信号は、ＰＨＥＱ(位相等化(phase equalization))位相のオンセット(onset)を進めて、ＦｏｒｃｅＳＬ及びＯｎ１ｘモードを終了するのに使用される。その結果、クロックジッタによる不適切なＦｏｒｃｅＳＬの終了、又はＯｎ１ｘ終了の間におけるフィードバック経路のオーバーシュートが防止される。不適切なＦｏｒｃｅＳＬの終了の問題とＯｎ１ｘのオーバーシュートの問題とが回避される結果、ＤＬＬのロック時間はより速くなる。
本開示の幾つかの実施例について詳細な説明をする。それらの具体例は、添付の図面に示されている。本開示の図及び説明は、本開示に特に関連した要素を図示及び説明しており、簡単化のため、典型的な半導体記憶装置又はメモリベースのシステムに見られるその他の要素は省略されている。「接続された」、「接続している」、「電気的に接続された」などの、相互に交換可能に本明細書で使用される用語は、概して電気的に接続される状態を意味する。さらに留意すべきは、図示及び説明される様々なブロック図、回路図及びタイミング波形は、正論理の回路を使用しており、信号のハイバリューがロジック「１」として処理される一方、ローバリューはロジック「０」として処理される。しかしながら、ここで論じられる任意の回路は、負論理でも容易に実施され得る(即ち、信号のハイバリューは、ロジック「０」として処理される一方、ローバリューがロジック「１」として処理される)。
図１５は、本開示の実施例であるコース位相検出器(80)を示す。位相検出器(80)は、図５に示す従来の位相検出器(50)に似ているが、制御遅延ユニット(82)及び位相制御ユニット(86)という２つの回路要素が追加されている。位相検出器(80)にユニット(82)(86)が存在することで、「背景技術」項で以前に説明した、不適切なＦｏｒｃｅＳＬの終了及びＯｎ１ｘのオーバーシューティングの問題が解決される。ここで留意すべきは、同様な参照符号が、図５及び図１５で同様な回路素子を示すために使用されており、説明が簡単化され、図５及び図１５の実施例の間における比較が容易にされている。しかしながら、位相検出器(50)及び(80)の両方の最終出力はＳＬ/ＳＲ信号(53)であるが、位相検出器(80)の全体的な動作は(図１７の一組の波形で示す通り)、図５の従来の位相検出器(50)の動作とは異なることは、当業者には明らかである。
図１５のコース位相検出器(80)では、制御遅延ユニット(82)を通じて第１遅延がフィードバッククロック(34)に加えられ、それによって、第１遅延フィードバッククロック(ＦＢ１)(83)が生成される。制御遅延ユニット(82)の動作は、図１６を参照して後述される。ＦＢ１クロック(83)は、その後コースＰＤウインドウ(56)に与えられて、第２遅延フィードバッククロック(ＦＢ２)(84)が生成される。遅延リファレンスクロック(59)は、図５を参照して先述した方法で、(Ｄフリップクロック(62)を介して)ＦＢ１クロック(83)をサンプリングしてＰＨ１信号(64)を生成し、(Ｄフリップフロップ(60)を介して)ＦＢ２クロック(84)をサンプリングしてＰＨ２信号(65)を生成する。最後に、ＳＬ/ＳＲ信号出力(53)は、図５を参照して先述した方法と同じ方法で、ＰＨ１信号及びＰＨ２信号から生成される。位相制御ユニット(86)が、制御遅延ユニット(82)にＦｏｒｃｅＳＬ信号(74)を与えることで、ＣｌｋＦＢ(34)に対する遅延の適用が制御される。位相制御ユニット(86)の回路配置は、図１８に示されており、後述される。同じ参照符号(74)が、図１３Ａと同様に図１５(さらに、図１６及び図１８)に使用されて、ＦｏｒｃｅＳＬ信号を示しているが、図１３Ａの実施例と、図１５乃至図１８の実施例とが異なることは明らかであることに留意すべきである。同じ名称の信号への同じ参照符号の使用は、単に説明の便宜と簡単化を目的としている。
図１６は、図１５に示す制御遅延ユニット(82)に関して、典型的な回路配置(82)と、その信号波形とを示している。制御遅延ユニット(82)は、ＦｏｒｃｅＳＬ信号(74)の信号レベルに基づいて、ＣｌｋＦＢ(34)に遅延を与える(それにより、第１遅延フィードバッククロック(83)が生成される)。図１６に示すように、制御遅延ユニット(82)は、多数の遅延要素(88)を含んでよく、その出力は、マルチプレクサ(90)を用いてＣｌｋＦＢ信号(34)と多重化され(multiplexed)、マルチプレクサ(90)の出力(ＦＢ１クロック(83))は、ＦｏｒｃｅＳＬ信号(74)で制御される。各遅延要素(88)は、図示するように、ＣｌｋＦＢ(34)に単位遅延(ｔD)を与える。各遅延要素(88)は、図１６に示すように、遅延ラインと一対のＡＮＤゲートの組合せで構成されてよい。遅延要素(88)は、遅延ラインブロック(38)の遅延ラインと同じであってもよい。単位遅延要素の構造及び働きは、当該分野でよく知られており、従って、この点についてさらに説明をしない。しかしながら、コース位相検出器(80)で使用される遅延要素(88)の数は、一定か(つまり、予め定められている)、可変であることに留意すべきである。ある実施例では、特定のコース位相検出器(80)の遅延要素(88)の数は、メモリコントローラ(図示せず)からのＲＡＳ(行アドレスストローブ)信号及びＣＡＳ(列アドレスストローブ)信号の待ち時間に基づいて、又は、リファレンスクロックサイクル(ｔCK)に対するフィードバック遅延(ｔFB)の比(ｔFB/ｔCK)に基づいて決定される。例えば、図１２における高周波のクロックタイミング関係の場合、ｔFB＝４＊ｔCKである。故に、遅延制御ユニット(例えば、図１６のユニット(82))は、図１２に示した場合と同じクロック周波数に対処するために設計され、例えば図１６に示すように、４つの遅延要素(88)を有していてもよい。
図１６はまた、制御遅延ユニット(82)の様々な信号間のタイミング関係を示す波形を図示している。図１６に示すように、一旦ＦｏｒｃｅＳＬ信号(74)が非アクティブ(つまり「ロー」)になると、制御遅延ユニット(82)は、４つの遅延要素(88)をバイパスする。その場合、ＦＢ１クロック(83)は、ＣｌｋＦＢ(34)と同じになって、もはや、図１６の波形に見られるようなＣｌｋＦＢ(34)の遅延バージョンではなくなる。マルチプレクサ(90)で与えられる遅延は、図１６の波形の描写では無視されていることに留意のこと。
コース位相検出ウインドウ(56)(及び、サンプリング回路(62))にＣｌｋＦＢ(34)を加える前に、遅延要素(88)でＣｌｋＦＢ(34)に遅延を与え、制御遅延ユニット(82)を用いてフィードバック遅延(ｔFB)を「ミラー(mirror)」することで、アドバンスド等位相(ＡＰＨＥＱ)信号(92)が生成される。該信号(92)は、図１７及び図１８と共に後述するように、クロックジッタとオーバーシュートの問題を起こすことなく、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードを適時に終了させる。つまり、ＡＰＨＥＱ信号(92)が、図１２及び図１３に示すＰＨＥＱ信号(77)よりも時間的に前又は先に生成されることで、クロックオーバーシュートが防止される。
図１７は、典型的な一組の波形を示しており、図１２で説明したオーバーシュート問題が、図１５のコース位相検出器(80)を用いてどのように回避されるかを説明している。先に指摘したように、高いクロック周波数では、ｔFB(フィードバック遅延)は、ｔCKと等しくないだろう。故に、(図１２に示すような)Ｏｎ１ｘモードの正常終了は、結果的にオーバーシュートとなり望ましくない。なぜならば、図１２を参照して先述したように、周波数が高いと、このようなオーバーシュートによって、幾つかのロックポイントがスキップされてしまう。図１７の波形は、図１２と同じ高周波数の信号(ｔFB＝４＊ｔCK)を示している。様々なタイミングパラメータ(例えば、ｔID、ｔDなど)の値も、図１２及び図１７では同じである。しかしながら、図１７からは、オーバーシュート問題が解消されていることが分かる。つまり、Ｏｎ１xモードが解除された後でも、図１７では、フィードバック経路のオーバーシューティングは起こっていない。図１５の実施例のＦＢ１クロック及びＦＢ２クロックの生成によって、コースＰＤウインドウ(56)は、(図１２の実施例の場合のように)ｔFBだけ遅延されているのではなく、(図１５の制御遅延ユニット(82)の使用によって)ｔFBだけ進められた、ＣｌｋＲＥＦ(30)及びＣｌｋＦＢ(34)の間の位相情報を「見る」。故に、図１５の配置によれば、図１７で示すように、「普通の」ＰＨＥＱ位相の生成よりも前にＡＰＨＥＱ位相が生成される。図１７の実施例では、Ｏｎ１ｘモード及びＦｏｒｃｅＳＬモードは、ＡＰＨＥＱ信号(92)(図１８)により終了される。ＡＰＨＥＱ信号(92)は、ＦｏｒｃｅＳＬモードの間に、つまり、図６で示すように、ＣｌｋＦＢ(34)及びＣｌｋＲＥＦ(30)の位相差が１８０度より大きく３６０度未満である場合に生成される。従って、図１５のコース位相検出器(80)は、(図６に示すような)ＰＨ２のローレベル及びＰＨ１のハイレベルで表される「普通の」ＰＨＥＱ位相よりも前に、(図１７に示すように)ＰＨ２の波形に「窪み」を生成する。この「窪み」は、アドバンスド等位相(ＡＰＨＥＱ位相)を表し、図１７に示すように、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードを終了させるトリガーイベントとして処理される。
図１７では、ＡＰＨＥＱ信号を分けて示していないが、ＡＰＨＥＱ位相は、図１７のＰＨＥＱ信号の最初の「ハイ」レベルの出現で示されていることが分かるだろう。図１７から分かるように、ＰＨＥＱ信号の最初の「ハイ」レベルの後に、図６及び図１２を参照して先述した「普通の」ＰＨＥＱ位相を示す別の「ハイ」レベルが続く。従って、図１５の回路配置によって、(図１７のＡＰＨＥＱ位相に示すように)ＰＨＥＱ位相が進み、その位相が機能することで、余分なシフトレフト信号が生成される前に(図１７で上に示すＳＬクロック)、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードが適時に終了する。図１２と図１７を比べると、(図１２では遅れたＰＨＥＱ信号によってＯｎ１ｘモードが終了するので)図１２において４つのＳＬ信号が余分に生成されるのとは対照的に、ＡＰＨＥＱ位相によるＯｎ１ｘモードの終了は、ｍ＝１０で、つまり、１０番目のシフトレフト信号が生成される時にＳＬクロックを停止する。従って、図１２及び図１７の両方で、Ｏｎ１ｘモードはＰＨＥＱ信号により終了するが、図１７では、(ＡＰＨＥＱ位相によって)ＰＨＥＱ信号の生成が進んでいるので、Ｏｎ１ｘモードは適時に終了し、従ってクロックのオーバーシューティング問題が防止される。
図１２に関して以前に述べたように、たとえＯｎ１ｘモード及びＦｏｒｃｅＳＬモードが共に終了しても、ロックを確立する際に含まれる幾らかの時間遅延がなお存在する。多数決フィルタ(66)を用いてアクティブ化とロックの確立がなされるからである。一方、図１７の実施例では、Ｏｎ１ｘモードが無効にされると、多数決フィルタ(66)は(適当な遅延の後)アクティブになるが、そのアクティブ化は、ロックを確立するための如何なる遅延もさらに与えない。なぜならば、図１７に示すように、Ｏｎ１ｘモードの解除によって、ＣｌｋＦＢ(34)及びＣｌｋＲＥＦ(30)のクロックは、ｔFBの時間経過後に、既に粗く合わせられている(coarse-aligned)からである。オーバーシューティングがないので、多数決フィルタ(66)を用いて粗い調整を確立するという余計な必要はない。従って、その場合には、遅延制御ユニット(46)が、ファイン位相検出器(52)(図４)からの出力の受信を開始し、その結果、多数決フィルタ(66)による遅延の影響は、遅延制御ユニット(46)で無視される。
図１７に示した波形は、基本的な典型例である。故に、例えば、図１７に示すＰＨ１信号とＰＨ２信号の値は、あるリファレンスクロック(30)と別のリファレンスクロック(30)で異なってもよく、ＤＬＬの初期化波形のある組と別の組とで同じでなくともよい。なぜなら、ＤＬＬ初期化の各々で、ＦＢ１クロック(83)、ＦＢ２クロック(84)及びＣｌｋＲＥＦｄクロック(59)の間に、若干異なるタイミング関係が存在し得るからである。しかしながら、ＡＰＨＥＱ位相の生成(及び、それによるＦｏｒｃｅＳＬモード及びＯｎ１ｘモードの終了)は、ＰＨ１信号及びＰＨ２信号の特定の値に依存しており、故に、ＡＰＨＥＱ位相の生成タイミングは、ＰＨ１信号及びＰＨ２信号によってのみ影響されることに留意のこと。さらに、図１７の実施例では、図１２の実施例のようにＰＨ１信号のみがＦｏｒｃｅＳＬモードを終了させる代わりに、ＰＨ１及びＰＨ２の両信号が使用されて、(ＡＰＨＥＱ位相のアクティブ化によって)ＦｏｒｃｅＳＬモードを終了する。従って、(結果としてＡＰＨＥＱ位相を生成させる)ＰＨ１及びＰＨ２の値の特定の組が最初に起こると、つまり、ＰＨ１の値が「ハイ」即ちロジック「１」で、ＰＨ２の値が「ロー」即ちロジック「０」となると直ちに、図１７のＯｎ１ｘモード及びＦｏｒｃｅＳＬモードは終了する。もちろん、ＰＨ１及びＰＨ２の同じ値の組は、その後においてもＰＨＥＱ位相を生成するが、図１７の実施例におけるＯｎ１ｘモード及びＦｏｒｃｅＳＬモードの終了は、(図１２の実施例の場合にように)後で生成されたこのＰＨＥＱ位相に依存しない。
図１７の実施例では、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードが共に無効にされるが、Ｏｎ１ｘモードは、前述したように、(例えば、図１７に示すＡＰＨＥＱ位相の後に続くＰＨＥＱ位相のオンセットがあると)ＦｏｒｃｅＳＬモードの後に無効にされてよいことに留意のこと。どの場合も、つまり、Ｏｎ１ｘモード及びＦｏｒｃｅＳＬモードが共に又は異なる時間に解除されようとも、図１５のコース位相検出器(80)は、クロックジッタによる不適切なＦｏｒｃｅＳＬの終了、又はＯｎ１ｘモード終了によるフィードバッククロックのオーバーシューティングを防ぐ。ＦｏｒｃｅＳＬモードは、ＡＰＨＥＱ位相(又は、図１８のＡＰＨＥＱ信号(92))によって終了され、それは、ＳＲモード及びＳＬモード間のＰ１８０の境界(図６)からかなり離れて生じることから、クロックジッタによる不適切なＦｏｒｃｅＳＬ終了問題は避けられる。例えば、図１４の実施例では、不適切なＦｏｒｃｅＳＬの終了が、(図１４にてＰＨ２信号の波形に示されたように)Ｐ１８０境界で起こる一方で、図１７では、ＦｏｒｃｅＳＬモードは、(ＦｏｒｃｅＳＬモードを終了させるＡＰＨＥＱ信号が、ＳＬモードの間に生成されるので)ＳＬモードの間に終了し、Ｐ１８０境界から離れている。また、従来技術では、例えば図１２について先述し、図１４にも示したように、ＰＨ１信号の値のみを使って、ＦｏｒｃｅＳＬモードは終了されている。一方、図１７の実施例では、ＦｏｒｃｅＳＬモードは、ＰＨ１及びＰＨ２の両信号の値を使用して無効にされており、さらに、クロックジッタによる不適切なＦｏｒｃｅＳＬの終了が回避されている。
さらに、ＣｌｋＲＥＦ(30)及びＣｌｋＦＢ(34)の位相は、例えば図１７に示したように、ＡＰＨＥＱ位相のオンセットの時間に合わせられてなくともよいことに留意のこと。故に、ＡＰＨＥＱ信号(92)(図１８)の生成は、ＣｌｋＲＥＦ(30)及びＣｌｋＦＢ(34)が実際に合わせられていることを意味しなくともよい。しかしながら、ＡＰＨＥＱ位相の発生が、適切な時間遅延をもたらすようにＦｏｒｃｅＳＬモード(及び図１７のＯｎ１ｘモード)の終了を示すことで、クロックジッタやオーバーシューティングの問題の影響を受けることなく、ＣｌｋＲＥＦ及びＣｌｋＦＢの粗いロックが達成される。ある実施例では、Ｏｎ１ｘモードは、ＡＰＨＥＱ位相のオンセットではなく、図１２を参照して前述したように、その後引き続いて起こるＰＨＥＱ位相によって終了されてよい。このような場合、前述したように、フィードバッククロック(34)の２つの遅延バージョン間の位相関係を利用して、ＰＨ１信号及びＰＨ２信号がコース位相検出器(80)で生成されているので、フィードバッククロックのオーバーシューティングは生じない。
図１８は、図１５の位相制御ユニット(86)の典型的な回路を示している。図１８の回路は、図１３Ｂの回路とほとんど同じなので、図１８について詳細な説明はしない。図１３Ｂと図１８を比較すると、図１８のＡＰＨＥＱ信号(92)が、図１３ＢのＰＨＥＱ信号(77)の代わりに使用されて、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードの両方が終了されることが分かるだろう。ＦｏｒｃｅＳＬ信号(74)及びＯｎ１ｘ信号(76)は、図１３Ａ及び図１３Ｂを参照して前述した方法と同じ方法で、Ｉｎｉｔ＃信号を用いて共に生成される。しかしながら、Ｏｎ１ｘモードを終了させる「普通の」ＰＨＥＱ信号(77)の代わりに、図１８では、ＡＰＨＥＱ信号(92)(「普通の」ＰＨＥＱ信号(77)よりも前に生成される)が用いられて、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードの両方が終了する。故に、図１８では、ＡＰＨＥＱ信号(92)が、図１３ＢのＰＨＥＱ信号(77)と同様な方法で使用されて、所望の終了が達成されている。再度留意すべきことは、「ＡＰＨＥＱ」という用語は、等位相信号ＰＨＥＱ(77)をＡＰＨＥＱ信号(92)から区別するのに利用されていたが、実際には、これら信号の両方とも、図６に示され、さらに図１７のＰＨＥＱ波形で表されているように、同じＰＨＥＱ位相の部分である。故に、ＡＰＨＥＱ位相は、ＤＬＬ初期化の間におけるＰＨＥＱ位相の最初の発生にすぎない。ＰＨＥＱ位相は、図１７に示すように、ＡＰＨＥＱ位相が終わった後に、(図１７のＰＨＥＱ信号が「ハイ」(即ちロジック「１」)になることで表されているように)再び起こってもよい。
本開示の実施例であるコース位相検出器(80)に関して、先述した説明に留意のこと。コース位相検出器(80)は、ＤＬＬ(例えば、ＤＬＬ(28)は、検出器(80)を含むように適切に変更される)の一部であってよく、ＤＬＬは、先述したように、例えばＳＤＲＡＭメモリチップを含む任意の集積回路内に設けられるある種の同期回路である。さらに、先述の説明はＤＬＬに関しているが、本開示のコース位相検出器(80)は、同期ミラー遅延(mirror delay)回路(ＳＭＤ)などの別の任意の同期回路と共に利用されてもよい。同期ミラー遅延回路(ＳＭＤ)は、ＳＤＲＡＭなどの様々な電子集積回路においてクロック同期用に用いられる。
図１９は、本開示の教示に基づいて構成されたコース位相検出器(例えば、図１５の検出器(80))が使用され得るシステム(100)を示すブロック図である。システム(100)は、データ処理ユニット又は演算ユニット(102)を含んでおり、そのユニット(102)は、プロセッサ(104)を含んでおり、特定の計算又はデータ処理の仕事を行う特定のソフトウエアを実行するなどの様々な演算機能を実行する。演算ユニット(102)は、バス(108)を通じてプロセッサ(104)と通信するメモリデバイス(106)も含んでよい。バス(108)は、アドレスバス(図示せず)、データバス(図示せず)及びコントロールバス(図示せず)を含んでよい。メモリデバイス(106)の各々は、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)、又はＳＲＡＭ(Static Random Access Memory)チップ若しくはフラッシュメモリのような別種のメモリ回路であり得る。さらに、ＤＲＡＭは、ＳＧＲＡＭ(Synchronous Graphics Random Access Memory)、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)、ＳＤＲＡＭII又はＤＤＲ ＳＤＲＡＭ(Double Date Rate SDRAM)と一般に称される同期式ＤＲＡＭに加えて、シンクリンク(Synchlink)又はランバス(Rambus)ＤＲＡＭであってもよい。当該技術分野における通常の知識を有する者は、図１９のメモリデバイス(106)が、メモリデバイスのある実施例の説明するために簡単化されており、一般的なメモリチップの全ての特徴を詳細に説明することを意図したものでないことは容易に認めるだろう。プロセッサ(104)は、メモリデバイス(106)に格納された情報及びデータに基づいて複数の機能を実行する。プロセッサ(104)は、マイクロプロセッサ、デジタルシグナルプロセッサ、組み込みプロセッサ、マイクロコントローラ、専用メモリテストチップなどである。
ＤＬＬユニット(28)が、図５で示す従来のコース位相検出器(50)の代わりに、図１５のコース位相検出器(80)を含み得るという点を除いて、メモリデバイス(106)の各々は、図１と同様な構成を有してもよい。メモリコントローラ(110)は、バス(112)を通じてプロセッサ(104)から受信した制御信号(図示せず)に応じて、メモリデバイス(106)とのデータ通信を制御する。メモリコントローラ(110)は、コマンドデコード回路(図示せず)を含んでよい。コマンドデコード回路は、(バス(112)上の)入力制御信号(図示せず)を受信して、メモリデバイス(106)の１又は２以上の動作モードを決定する。バス(112)(又はバス(108))上の入力信号又は制御信号(図１９に図示せず)の例の幾つかには、外部クロック信号、チップセレクト信号、行アクセスストローブ信号、列アクセスストローブ信号、ライトイネーブル信号等がある。
システム(100)は、演算ユニット(102)に接続された１又は２以上の入力デバイス(114)(例えば、キーボード、マウス等)を含んでよく、演算ユニット(102)を動作させるデータの入力や指示を、ユーザが手動で入力することが可能になる。また、演算ユニット(102)に接続された１又は２以上の出力デバイス(116)が、システム(100)の部分として設けられてよく、プロセッサ(104)により生成されたデータを表示、さもなくば出力する。出力デバイス(116)の例には、プリンタ、ビデオ端末及びビデオ表示ユニット(ＶＤＵ)がある。ある実施例では、システム(100)は、データ処理ユニット(102)に接続された１又は２以上のデータ記録デバイス(118)を含んでよく、内部又は外部の記録媒体(図示せず)から、プロセッサ(104)がデータを取得することが可能となる。典型的なデータ記録デバイス(118)には、ハードディスク、フロッピー(登録商標)ディスク、ＣＤ−ＲＯＭ(compact disk read-only memory)及びカセットテープに対応するドライブがある。
以上の記載は、同期回路(例えば、遅延ロックドループ即ちＤＬＬ)の初期化中にクロックのシフトモードを開始及び終了するシステム及び方法を説明している。初期化の際に、ＤＬＬは、ＦｏｒｃｅＳＬ(Force Shift Left)モード及びＯｎ１ｘモード(即ち、クロックサイクル毎にレフトシフト)に入る。フィードバッククロックは、(システムクロックから順次供給される)リファレンスクロックの位相をトラックし、コース位相検出ウインドウに与えられる前に、最初にコース位相検出器で遅延される。フィードバッククロックの２つの遅延バージョンが、リファレンスクロックでサンプリングされて、一組の位相情報信号が生成される。それら信号は、その後、アドバンスド等位相(ＡＰＨＥＱ)信号を確立するために使用される。ＡＰＨＥＱ信号は、ＰＨＥＱ(位相等化)位相のオンセットを進め、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードの終了に使用される。これによって、クロックジッタによる不適切なＦｏｒｃｅＳＬの終了、又はＯｎ１ｘが終了する間におけるフィードバックパスのオーバーシューティングが防止される。不適切なＦｏｒｃｅＳＬの終了及びＯｎ１ｘのオーバーシューティングの問題が避けられることで、ＤＬＬのロッキングタイムはより速くなる。
本開示が、特定の実施例について詳細に説明されたが、当該技術分野における通常の知識を有する者には、実施例の精神と範囲から逸脱することなく様々な修正や変更が可能であることは明らかであろう。故に、本開示は、添付された特許請求の範囲及びその均等物に含まれる本開示の変更及び変形に及んでいる。
本開示が容易に理解されて簡単に実施されるために、本開示は、以下の図面と共に、限定ではなく説明を目的として説明される。
図１は、メモリチップ及びメモリデバイスを示す簡略化されたブロック図である。 図２は、図１に示された遅延ロックドループの簡略化されたブロック図である。 図３は、図２の位相検出器に作用するＣｌｋＲＥＦ及びＣｌｋＦＢ間のタイミングのずれを示している。 図４は、図２の位相検出器の主要な回路素子構成図をブロック図で示す。 図５は、図４に示したコース位相検出器を構成する様々な回路素子を示す典型的なブロック図である。 図６は、図５のコース位相検出器で生成されるＰＨ１信号とＰＨ２信号間の位相関係を示す。 図７Ａ乃至図７Ｃは、図５のコース位相検出器における様々な波形間のタイミング関係を示しており、さらに、ロックを確立するためにリファレンスクロックが左又は右にシフトするべきか否かを示す。 図８は、遅延ラインブロックにおける典型的なレジスタ及び遅延ラインを簡略化して示しており、さらに、ＤＬＬの初期化中に、リファレンスクロックが遅延ラインを通じてどのようにシフトするのかを示す。 図９は、図１のＤＬＬの初期化の際における、リファレンスクロック及びフィードバッククロックの典型的な波形の組を示す。 図１０は、図１のＤＬＬの初期化の際における、リファレンスクロック及びフィードバッククロックの典型的な波形のもう一つの組を示す。 図１１は、図１のＤＬＬの初期化の際における、高周波数のリファレンスクロックと対応するフィードバッククロックの典型的な波形の組を示す。 図１２は、高周波数にてＯｎ１ｘが終了した際に遭遇するオーバーシュート問題を説明する典型的な波形の組を示す。 図１３Ａ及び図１３Ｂは、図１２に示したＦｏｒｃｅＳＬ及びＯｎ１ｘ信号を生成及び終了する２つの典型的な回路を夫々図示する。 図１４は、クロックジッタによる不適切なＦｏｒｃｅＳＬの終了問題を説明する波形の組を示す。 図１５は、本開示のある実施例のコース位相検出器を示す。 図１６は、図１５の遅延制御ユニットの典型的な回路配置と、対応する信号の波形とを示す。 図１７は、図１２で説明されるオーバーシュート問題が、図１５のコース位相検出器を使用することでどのように回避されるかを説明する典型的な波形の組を示す。 図１８は、図１５の位相制御ユニットの典型的な回路を示す。 図１９は、本開示の教示に基づいて構成されたコース位相検出器のシステムが使用されるシステムを示すブロック図である。

Claims (16)

  1. 遅延ライン(38)に、リファレンスクロック(ＣｌｋＲＥＦ)を入力として与える工程と、前記リファレンスクロックを用いて前記遅延ラインの出力に出力クロック(Ｃｌｋｏｕｔ)を生成する工程と、前記出力クロックからフィードバッククロック(ＣｌｋＦＢ)を生成する工程とを含む方法において、
    前記フィードバッククロックから、前記フィードバッククロックに対して遅延量が変化する第１遅延フィードバッククロック(ＦＢ１)と、前記第１遅延フィードバッククロックに対して遅延量が一定の第２遅延フィードバッククロック(ＦＢ２)とを得る工程と、
    前記リファレンスクロック、前記第１遅延フィードバッククロック及び前記第２遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインの遅延を調整する工程とを含むことを特徴とする方法。
  2. 前記第１遅延フィードバッククロック及び前記第２遅延フィードバッククロックを得る工程は、
    第１可変遅延(82)で前記フィードバッククロックを遅延させて、前記第１遅延フィードバッククロックを得る工程と、
    第２固定遅延(56)で前記第１遅延フィードバッククロックを遅延させて、前記第２遅延フィードバッククロックを得る工程とを含む、請求項１の方法。
  3. 第３遅延(58)で前記リファレンスクロックを遅延させて、遅延リファレンスクロック(ＣｌｋＲＥＦｄ)を得る工程を更に含んでおり、
    前記遅延ラインの遅延を調整する工程は、前記遅延リファレンスクロック、前記第１遅延フィードバッククロック及び前記第２遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインの遅延を調整する工程を含む、請求項２の方法。
  4. 前記第３遅延の量は、前記第２遅延の半分である、請求項３の方法。
  5. 前記遅延リファレンスクロックの立ち上がりエッジで前記第１遅延フィードバッククロックをサンプリングして、第１ロジック値を生成する工程(62)と、
    前記遅延リファレンスクロックの立ち上がりエッジで前記第２遅延フィードバッククロックをサンプリングして、第２ロジック値を生成する工程(60)と、
    前記第１ロジック値と前記第２ロジック値の両方がバイナリ「１」である間、前記遅延ラインの初期化の際に、前記第１遅延を前記フィードバッククロックに与える工程(66)とを更に含む、請求項３の方法。
  6. 前記第１ロジック値がなおバイナリ「１」である一方で、前記第２ロジック値がバイナリ「０」に最初に至ると、前記第１遅延を前記フィードバッククロックに与えることをやめる工程を更に含む、請求項５の方法。
  7. 前記第１ロジック値と前記第２ロジック値の両方がバイナリ「１」である間、前記遅延ラインの初期化の際に、前記遅延ラインの遅延を第１の向きに調整する工程を更に含む、請求項５の方法。
  8. 前記第１ロジック値がなおバイナリ「１」である一方で、前記第２ロジック値がバイナリ「０」に最初に至ると、前記遅延ラインの遅延を前記第１の向きに調整することをやめる工程を更に含む、請求項７の方法。
  9. リファレンスクロック(ＣｌｋＲＥＦ)を受信して、それから出力クロック(Ｃｌｋｏｕｔ)を生成する遅延ライン(38)と、前記出力クロックからフィードバッククロック(ＣｌｋＦＢ)を生成する入出力モデル(44)と、前記遅延ラインと結合しており、前記フィードバッククロック及び前記リファレンスクロックを受信する位相検出器(40)とを具える同期回路において、
    前記位相検出器は、前記フィードバッククロックから、前記フィードバッククロックに対して遅延量が変化する第１遅延フィードバッククロック(ＦＢ１)と、前記第１遅延フィードバッククロックに対して遅延量が一定の第２遅延フィードバッククロック(ＦＢ２)とを生成し、
    前記位相検出器は、更に、前記リファレンスクロック、前記第１遅延フィードバッククロック及び前記第２遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインの遅延を調整するように構成されていることを特徴とする同期回路。
  10. 前記位相検出器は、
    前記フィードバッククロックに第１遅延を与えて、それにより前記第１遅延フィードバッククロックを生成する第１遅延ユニット(82)と、
    前記第１遅延フィードバッククロックに第２遅延を与えて、それにより前記第２遅延フィードバッククロックを生成する第２遅延ユニット(56)とを含む、請求項９の同期回路。
  11. 前記位相検出器は、前記リファレンスクロックに遅延を与えて、遅延リファレンスクロック(ＣｌｋＲＥＦｄ)を得る第３遅延ユニット(58)を更に具えており、
    前記位相検出器は、前記遅延リファレンスクロック、前記第１遅延フィードバッククロック及び前記第２遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインの遅延を調整するように構成されている、請求項１０の同期回路。
  12. 前記第３遅延の量は、前記第２遅延の量の半分である、請求項１１の同期回路。
  13. 前記位相検出器は、
    前記第１遅延フィードバッククロックを前記遅延リファレンスクロックの立ち上がりエッジでサンプリングして、第１ロジック値を生成する第１サンプラ回路(62)と、
    前記第２遅延フィードバッククロックを前記遅延リファレンスクロックの立ち上がりエッジでサンプリングして、第２ロジック値を生成する第２サンプラ回路(60)と、
    前記第１ロジック値と前記第２ロジック値の両方がバイナリ「１」である間、前記同期回路の初期化の際に、前記第１遅延を前記フィードバッククロックに与える制御ユニット(66)とを含む、請求項９の同期回路。
  14. 前記制御ユニットは、前記第１ロジック値がなおバイナリ「１」である一方で、前記第２ロジック値が最初にバイナリ「０」になると、前記フィードバッククロックに前記第１遅延を与えることをやめる、請求項１３の同期回路。
  15. 前記制御ユニットは、前記第１ロジック値と前記第２ロジック値がバイナリ「１」である間、前記同期回路の初期化の際に、前記遅延ラインの遅延を調整するように構成されている、請求項１３の同期回路。
  16. 前記制御ユニットは、前記第１ロジック値がなおバイナリ「１」である一方で、前記第２ロジック値が最初にバイナリ「０」になると、前記遅延ラインの遅延の調整を中止するように構成されている、請求項１５の同期回路。
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