DE602004011343T2 - Chipbefestigung - Google Patents

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Description

  • Die vorliegende Erfindung betrifft das Chip-Bonding.
  • Der Einsatz von Chips mit Die Attach Films (DAFs), die auf einem Basismaterialträgerband transportiert werden, um ein direktes Bonding bzw. eine direkte Verbindung von Chips mit einer Chipanschlussfläche bereitzustellen, ist in der Mikroelektronikindustrie allgemein bekannt. Beim Aufnehmen eines einzeln abgetrennten Chips von einem Trägerband wird eine Klebstoffschicht auf einer unteren Oberfläche des Chips getragen, und nach dem Platzieren des Chips an einer Chipanschlussfläche wird die Klebstoffschicht durch Erwärmen gehärtet, um den Chip an die Chipanschlussfläche zu kleben. Die Abbildung aus 1 zeigt einen Querschnitt einer Struktur 10 eines Wafers 11, der an einer DAF-Klebstoffschicht 12 und der Trägerbasis 13 angebracht wird, bevor das Zerteilen erfolgt. Der Wafer 11 und der DAF 12 werden singuliert bzw. getrennt, so dass ein einzeln getrennter Chip und der DAF 15 gebildet wird, wie dies in der Abbildung aus 2 dargestellt ist, wie zum Beispiel beim Zerteilen eines Wafers ohne einen DAF, durch Schneiden eines Kanals 14 durch den Wafer und DAF, und wobei ein flacher bzw. seichter Graben 16 in dem Basisfilmträgerband 13 verbleibt.
  • Beim bekannten Zerteilen eines Wafers mit einem DAF wird eine mechanische Säge verwendet, jedoch unter Verwendung einer höheren Drehzahl eines Chip- bzw. Siliziumsägeblatts als es zum Zerteilen eines Wafers ohne DAF eingesetzt wird, um es zu verhindern, dass die Klebstoffschicht an dem Sägeblatt haftet. Ein derartiges mechanisches Zerschneiden mit hoher Geschwindigkeit neigt jedoch dazu, eine Delaminierung des DAF und des Basisfilms zu verursachen sowie Grate zu erzeugen, was wiederum zu einem Verlust der Ergiebigkeit führt. Grate, die durch die mechanische Säge erzeugt werde, können Stränge mit einer Länge im Millimeterbereich der Klebstoffschicht darstellen. Diese Stränge können in Kontakt mit einer oberen Oberfläche des Chips gelangen, entweder dadurch, dass sie durch das Sägeblatt zu der oberen Oberfläche befördert werden oder bei der folgenden Behandlung bzw. Handhabung, und im Besonderen können die Stränge einen Die Attach-Prozess bzw. einen Chipbefestigungsprozess beeinträchtigen. In bestimmten Fällen wird Klebstoff nach dem Sägen mittels der mechanischen Säge an einem einzelnen Chip platziert, um die Probleme zu verhindern bzw. zu vermeiden, die der Delaminierung zugeordnet sind, wenn ein DAF eingesetzt wird und Grate erzeugt werden. Dieser Prozess ist außerordentlich zeitaufwändig und ineffizient.
  • US-B-6319754 offenbart ein Verfahren zum Chip-Bonding mit einem Wafer, eine doppelten Klebstoffschicht und einer Trägerbasis. Ein Sägeblatt schneidet den Wafer und die doppelte Klebstoffschicht, und die beiden Klebstoffe werden durch Verformen der Trägerbasis getrennt bzw. separiert.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die vorstehend genannten Schwierigkeiten gemäß dem Stand der Technik zumindest zu reduzieren.
  • Die vorliegende Erfindung ist definiert durch ein Verfahren gemäß dem gegenständlichen Anspruch 1 und eine Vorrichtung gemäß dem gegenständlichen Anspruch 16.
  • Vorzugsweise umfasst der Schritt der Laserbearbeitung das Laserbearbeiten des Wafer-Substrats unter Verwendung eines ersten Laserstrahls mit einem ersten Bearbeitungsprofil mit ausgewählter Laserimpulsleistung, Laserimpulswiederholfolge, Laserimpulsbreite, Laserstrahlabtastgeschwindigkeit und Laserwellenlänge; wobei ein zweiter Laserstrahl mit einem zweiten derartigen Bearbeitungsprofil eingesetzt wird, um die Klebstoffschicht zu bearbeiten, und wobei ein dritter Laserstrahl mit einem dritten derartigen Bearbeitungsprofil eingesetzt wird, um die Trägerbasiseinrichtung zu bearbeiten, so dass eine Bearbeitungsgeschwindigkeit maximiert wird, während eine vorbestimmte Qualität der einzeln getrennten Chips maximiert wird, ohne dass sich die Klebstoffschicht und die Trägerbasiseinrichtung wesentlich Delaminieren oder ohne eine wesentliche Erzeugung von Graten.
  • In geeigneter Weise stellend zumindest zwei Profile des ersten Bearbeitungsprofils, des zweiten Bearbeitungsprofils und des dritten Bearbeitungsprofils das gleiche Bearbeitungsprofil dar.
  • In vorteilhafter Weise umfasst der Schritt des Härtens der Struktur das Härten mit ultraviolettem Licht.
  • In geeigneter Weise umfasst der Schritt des Härtens der angebrachten einzeln getrennten Klebestoffschicht das Wärmehärten der Klebstoffschicht.
  • In vorteilhafter Weise umfasst der Schritt des Bearbeitens des Wafer-Substrats das Bearbeiten einer Blinddurchkontaktierung in dem Wafer-Substrat oder einer Durchkontaktierung durch das Wafer-Substrat und die Klebstoffschicht.
  • Vorzugsweise umfasst der Schritt des Laserbearbeitens nach der Laserbearbeitung den weiteren Schritt des Waschens der Struktur, um sich angesammelte Laserbearbeitungsrückstände von dem einzeln getrennten Chip zu entfernen.
  • In geeigneter Weise umfasst der Schritt des Bereitstellens einer Struktur das Bereitstellen einer Struktur mit einem Schutzfilm, um die Struktur vor Rückständen zu schützen, die während der Laserbearbeitung erzeugt werden, und wobei der Schritt des Waschens der Struktur das Entfernen des Schutzfilms und sich daran angesammelter Rückstände umfasst.
  • In vorteilhafter Weise umfasst der Schritt des Bereitstellens einer Struktur das Bereitstellen einer Struktur mit einem Wafer-Substrat mit einer Dicke von weniger als 800 Mikron.
  • Vorzugsweise umfasst der Schritt des Laserbearbeitens das Bereitstellen einer Hilfsgasumgebung für die Laserbearbeitung.
  • In vorteilhafter Weise umfasst der Schritt des Bereitstellens einer Hilfsgasumgebung das Bereitstellen einer Gasumgebung, in der optische Dissoziation aktive Radikale erzeugt.
  • Vorzugsweise reduziert der Schritt des Bereitstellens einer Gasumgebung die Ablagerung von festen Bearbeitungsrückständen um eine Laserbearbeitungsstelle.
  • In geeigneter Weise handelt es sich bei der Trägerbasiseinrichtung um eines der folgenden handelt: eine Sägefolie, ein unelastisches Band, das sich für die dünne Wafer-Zerteilung oder ein Backgrinding eignet; und ein Glas oder einen anderen transparenten Feststoff.
  • In vorteilhafter Weise umfasst der Schritt des Bereitstellens einer Struktur das Bereitstellen einer Struktur, welche ein Wafer-Substrat aufweist, das mit der Oberseite nach unten durch die Klebstoffschicht von einer im Wesentlichen unelastischen transparenten Backgrinding-Bandeinrichtung getrennt ist, und wobei der Schritt der Laserbearbeitung nach dem Backgrinding des Wafer-Substrats ausgeführt wird.
  • Alternativ umfasst der Schritt des Aufnehmens und Platzierens des Chips und der angebrachten einzeln getrennten Klebstoffschicht das Aufnehmen und Platzieren des Chips und der angebrachten einzeln getrennten Klebstoffschicht auf einem anderen Chip, so dass eine Multistack-Chipeinheit gebildet wird.
  • Vorgesehen wird gemäß einem zweiten Aspekt der vorliegenden Erfindung eine Chip-Bonding-Vorrichtung, die folgendes umfasst: eine Laserbearbeitungseinrichtung, die für die Bearbeitung eines Wafer-Substrats und einer Klebstoffschicht, die an dem Wafer-Substrat klebt und an einer Trägerbasiseinrichtung durch einen ersten Klebstoff zwischen der Trägerbasiseinrichtung und der Klebstoffschicht angebracht ist, und um nicht mehr als die darunter liegende Trägerbasiseinrichtung höchstens zu ritzen, so dass ein einzeln getrennter Chip mit einer einzeln getrennten Klebstoffschicht gebildet wird; eine erste Härtungseinrichtung, die zum Härten des ersten Klebstoffs angeordnet ist, um die einzeln getrennte Klebstoffschicht von der Trägerbasiseinrichtung zu lösen; eine Aufnahme- und Platzierungseinrichtung, die für die Aufnahme des einzeln getrennten Chips und der Klebstoffschicht von der Trägerbasiseinrichtung und zur Platzierung des einzeln getrennten Chips und der Klebstoffschicht an einer Chipanschlussflächeneinrichtung angeordnet ist, und mit einer zweiten Härtungseinrichtung, die so angeordnet ist, dass sie die gehärtete Klebstoffschicht des einzeln getrennten Chips härtet, um den einzeln getrennten Chip an die Chipanschlussflächeneinrichtung zu kleben.
  • Vorzugsweise umfasst die Laserbearbeitungseinrichtung folgendes: eine Laserquelleneinrichtung, die so angeordnet ist, dass sie einen Impulslaserstrahl bereitstellt; eine Laserstrahlabtasteinrichtung; und eine Regelungseinrichtung, die so angeordnet ist, dass sie mindestens die Laserimpulsenergie, die Laserwellenlänge, die Laserwiederholfrequenz, die Laserimpulsbreite, die Laserstrahlabtastgeschwindigkeit oder eine Anzahl von Abtastungen durch den Impulslaserstrahl regelt.
  • In vorteilhafter Weise umfasst die Laserbearbeitungseinrichtung ferner eine Speichereinrichtung zum Speichern eines Bearbeitungsprofils mindestens der Laserimpulsenergie, der Laserwellenlänge, der Laserwiederholfrequenz, der Laserimpulsbreite, der Laserstrahlabtastgeschwindigkeit oder einer Anzahl von Abtastungen durch den Impulslaserstrahl zur Verwendung durch die Regelungseinrichtung.
  • Vorzugsweise umfasst die erste Härtungseinrichtung eine Ultraviolett-Härtungseinrichtung.
  • In vorteilhafter Weise umfasst die zweite Härtungseinrichtung eine Wärmehärtungseinrichtung.
  • In geeigneter Weise weist die Chip-Bonding-Vorrichtung eine Wascheinrichtung auf, die so angeordnet ist, dass sie Laserbearbeitungsrückstände von dem einzeln getrennten Chip wäscht.
  • In vorteilhafter Weise ist das Wafer-Substrat mit einem Schutzfilm zum Schützen des Wafer-Substrats vor Laserbearbeitungsrückständen versehen, und wobei die Wascheinrichtung so angeordnet ist, dass sie den Schutzfilm von dem einzeln getrennten Chip entfernt.
  • In geeigneter Weise ist die Chip-Bonding-Vorrichtung für eine Trägerbasiseinrichtung angepasst, bei der es sich um eines der folgenden handelt: eine Sägefolie, ein unelastisches Band, das sich für die dünne Wafer-Zerteilung oder ein Backgrinding eignet; und ein Glas oder einen anderen transparenten Feststoff.
  • In vorteilhafter Weise ist die Chip-Bonding-Vorrichtung für die Bearbeitung einer Struktur angepasst, die ein Wafer-Substrat umfasst, das mit der Oberseite nach unten durch die Klebstoffschicht von einer im Wesentlichen unelastischen transparenten Backgrinding-Bandeinrichtung getrennt ist.
  • Die vorliegende Erfindung wird nachstehend beispielhaft in Bezug auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen zeigen:
  • 1 eine vertikale Querschnittsansicht eines bekannten Wafers, einer Klebstoffschicht und einer Trägerfilmstruktur;
  • 2 eine vertikale Querschnittsansicht der Abbildung aus 1 nach dem Zerteilen;
  • 3 eine schematische Perspektivansicht der Laserbearbeitung eines Wafers der Struktur aus der Abbildung aus 1 gemäß der vorliegenden Erfindung;
  • 4 eine schematische Perspektivansicht der Laserbearbeitung der Klebstoffschicht der Struktur aus der Abbildung aus 1 gemäß der vorliegenden Erfindung; und
  • 5 eine schematische Perspektivansicht des Laserritzens des Trägerfilms der Struktur aus der Abbildung aus 1 gemäß der vorliegenden Erfindung.
  • In den Abbildungen der Figuren sind die gleichen Teile mit den gleichen Bezugszzeichen bezeichnet.
  • In Bezug auf die Abbildungen ist es unter Verwendung eines Laserstrahls 31, 32, 33 zum Zerteilen einer Struktur 10, welche einen Wafer 11 mit einem DAF 12 umfasst, der an einer Trägerbasis 13 angebracht ist, durch den Wafer und den DAF zu bearbeiten, ohne im Wesentlichen jegliche Delaminierung der Klebstoffschicht 12 und der Trägerbasis 13 zu bewirken oder ohne im Wesentlichen jegliche Grate zu erzeugen, wie zum Beispiel durch die Klebstoffschicht 12.
  • Bei der Trägerbasis 13 kann es sich zum Beispiel um jeden bekannten Trägerfilm handeln, wie dieser in der Industrie eingesetzt wird, um einen im Wesentlichen unflexiblen Träger, der bei der Dünnfilmzerteilung oder dem Backgrinding eingesetzt wird, oder um ein Glas oder einen anderen transparenten Feststoff. Alternativ kann die Trägerbasis ein unflexibles, transparentes Backgrinding-Band darstellen, wobei der Wafer mit der Oberseite nach unten an dem Backgrinding-Band angebracht bzw. befestigt wird für die Zerteilung nach einem Backgrinding-Prozess.
  • In Bezug auf die Abbildungen der 3 bis 5 ist es durch Regelung kritischer Bearbeitungsparameter der Impulsleistung, der Impulswiederholfolge, der Laserimpulsbreite, der Laserwellenlänge und der Laserstrahlabtastgeschwindigkeit eines Laserstrahls 31, 32, 33 möglich, den Wafer 11 und den DAF 12 zu zerteilen, während die Trägerbasis 13 nur geritzt wird, und wobei ferner die vollständige Zerteilung in einzelne Teile vorgenommen werden kann, ohne dass die Probleme der Delaminierung und der Gratbildung auftreten. Diese kritischen Parameter des Laserstrahls können für jede Schicht 11, 12, 13 optimiert werden, um einen Laserstrahl 31, 32, 33 mit einer entsprechend unterschiedlichen Schneidestrategie oder einem entsprechenden Bearbeitungsprofil für jede der drei Schichten zu verwenden, um die Bearbeitungsgeschwindigkeit zu maximieren, während gleichzeitig eine erforderliche Qualität des bearbeiteten Chips erreicht wird.
  • In diesem Fall wird jede Schicht 11, 12, 13 mit einer vorbestimmten Anzahl von einem oder mehreren Abtastvorgängen mit vorbestimmten Beareitungsparametern abgetastet, abhängig von einer bekannten Dicke und bekannten Bearbeitbarkeit des Materials der Schicht. Wenn die Dicke und/oder das Material unbekannt sind, kann die Beschaffenheit eines bearbeiteten Materials und der Grenzflächen zwischen den Schichten bestimmt werden durch Beobachtung der Bearbeitungseigenschaften. Alternativ können die Parameter empirisch aus Proben von zu bearbeitenden Wafern bestimmt werden.
  • Zur Optimierung der Effizienz der Zerlegung in einzelne Teile kann die vollständige Bearbeitung des Wafers ausgeführt werden vor der vollständigen Bearbeitung der Klebstoffschicht, die ausgeführt werden kann vor der vollständigen Bearbeitung der Trägerbasis oder jeder Chipspur, die wiederum vollständig bearbeitet wird, wobei aber auch eine Kombination aus diesen Strategien eingesetzt werden kann.
  • Wenn die Bearbeitungsqualität der einzelnen Schichten alternativ zugunsten der Verarbeitungsgeschwindigkeit insgesamt geopfert werden soll, wird eine einzelne Schneidestrategie oder ein einzelnes Bearbeitungsprofil eingesetzt, um zwei oder alle drei Schichten 11, 12, 13 unter Verwendung eines optimierten Bearbeitungsprofils für eine Kombination dieser Schichten zu schneiden.
  • Eine bekannte Übersetzungstabelle kann bereitgestellt werden, um den Zugriff des Laserstrahls auf alle Teile des zu bearbeitenden Wafers zu ermöglichen.
  • Der Laserbearbeitungsprozess wurde vorstehend zwar als praktisches Ritzen der Trägerbasis beschrieben, jedoch wird hiermit festgestellt, dass alternativ die Laserbearbeitung an einer Grenzfläche zwischen der Klebstoffschicht und der Trägerbasis angehalten werden kann, ohne die Trägerbasis signifikant oder überhaupt zu ritzen.
  • Der Laserbearbeitungsprozess gemäß der vorliegenden Erfindung hat sich als geeignet für Wafer bis zu einer Dicke von 800 μm erwiesen.
  • Dieser Laserbearbeitungsprozess eignet sich nicht zur zum Zerteilen von Wafern in einzelne Chips, sondern auch für die Bearbeitung von Durchkontaktierungsstrukturen in Wafern mit einem DAF.
  • Der Laserbearbeitungsprozess gemäß der vorliegenden Erfindung kann optional auf bekannte Art und Weise ausgeführt werden in einer aktiven Gasumgebung oder in einer Gasumgebung, in der die optische Dissoziation aktive Radikale erzeugt. Die Laserbearbeitung in einer geeigneten aktiven Gasumgebung ändert eine chemische Beschaffenheit der erzeugten Rückstände. Im Besonderen führt unter geeigneten Bedingungen eine chemische Reaktion zwischen einem geeigneten aktiven Gas und den Rückständen, während sich diese in einem geschmolzenen Zustand befinden, zur Entfernung von Rückständen in Gasform, bei einer in der Folge reduzierten Ablagerung von festen Rückständen um einen Ort der Laserbearbeitung.
  • Nach der Trennung in einzelne Teile kann der getrennte Chip gewaschen werden, um Rückstände zu entfernen, die während der Laserbearbeitung erzeugt werden, bevor der DAF gehärtet wird. Alternativ kann das Wafer-Substrat vor derartigen Rückständen durch einen Schutzfilm geschützt werden, und der Schutzfilm und die sich angesammelten Rückstände können durch Waschen entfernt werden.
  • Nachdem die Struktur bearbeitet worden ist, wird mit dem Chip-Bonding eines singulierten Chips im Wesentlichen gemäß dem Stand der Technik fortgefahren. Die Trägerbasis 13 oder ein Klebtoff, nicht abgebildet, zwischen der Trägerbasis, dem Band oder dem Film und der Klebstoffschicht wird mit ultraviolettem Licht gehärtet, um den singulierten Chip 15 von dem Trägerband oder -film 13 zu lösen. Der singulierte bzw. einzelne Chip 15 wird von der Trägerbasis, dem Band oder dem Film 13 aufgenommen und auf einer Chipanschlussfläche platziert. Alternativ kann der Chip 15 aufgenommen und auf einem anderen Chip platziert werden, um eine Multistack-Chipeinheit zu bilden. Die Klebstoffschicht auf dem singulierten Chip 15 wird wärmegehärtet, um den singulierten Chip an die Chipanschlussfläche oder einen anderen Chip zu kleben, und zwar für eine weitere Verarbeitung.

Claims (24)

  1. Verfahren zum Chip-Bonding, wobei das Verfahren die folgenden Schritte umfasst: das Bereitstellen einer Struktur (10), die ein Wafer-Substrat (11) umfasst, getrennt von einer Trägerbasiseinrichtung (13) durch eine Klebestoffschicht (12), die über einen ersten Klebstoff zwischen der Trägerbasis (13) und der Klebstoffschicht (12) an der Trägerbasiseinrichtung klebt; das Laserbearbeiten durch das Wafer-Substrat, den ersten Klebstoff und durch die Klebstoffschicht um nicht mehr als das Ritzender Trägerbasiseinrichtung, so dass ein einzeln getrennter Chip (15) mit einer angebrachten einzeln getrennten Klebstoffschicht (12) gebildet wird; das Härten der Struktur, um die angebrachte einzeln getrennte Klebstoffschicht von der Trägerbasiseinrichtung zu lösen, indem der erste Klebstoff gehärtet wird; und das Aufnehmen und Platzieren des Chips und der angebrachten einzeln getrennten Klebstoffschicht auf einer Chipanschlussfläche; und das Härten der angebrachten einzeln getrennten Klebstoffschicht, so dass der Chip an der Chipanschlussfläche klebt.
  2. Verfahren nach Anspruch 1, wobei der Schritt der Laserbearbeitung das Laserbearbeiten des Wafer-Substrats (11) unter Verwendung eines ersten Laserstrahls (31) mit einem ersten Bearbeitungsprofil mit ausgewählter Laserimpulsleistung, Laserimpulswiederholfolge, Laserimpulsbreite, Laserstrahlabtastgeschwindigkeit und Laserwellenlänge umfasst; wobei ein zweiter Laserstrahl (32) mit einem zweiten derartigen Bearbeitungsprofil eingesetzt wird, um die Klebstoffschicht (12) zu bearbeiten, und wobei ein dritter Laserstrahl (33) mit einem dritten derartigen Bearbeitungsprofil eingesetzt wird, um die Trägerbasiseinrichtung (14) zu bearbeiten, so dass eine Bearbeitungsgeschwindigkeit maximiert wird, während eine vorbestimmte Qualität der einzeln getrennten Chips maximiert wird, ohne dass sich die Klebstoffschicht und die Trägerbasiseinrichtung wesentlich Delaminieren oder ohne eine wesentliche Erzeugung von Graten.
  3. Verfahren nach Anspruch 2, wobei zumindest zwei Profile des ersten Bearbeitungsprofils, des zweiten Bearbeitungsprofils und des dritten Bearbeitungsprofils das gleiche Bearbeitungsprofil darstellen.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Härtens der Struktur (10) das Härten mit ultraviolettem Licht umfasst.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Härtens der angebrachten einzeln getrennten Klebestoffschicht (12) das Wärmehärten der Klebstoffschicht umfasst.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Bearbeitens des Wafer-Substrats das Bearbeiten einer Blinddurchkontaktierung (14) in dem Wafer-Substrat (11) oder einer Durchkontaktierung durch das Wafer-Substrat (11) und die Klebstoffschicht (12) umfasst.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Laserbearbeitens nach der Laserbearbeitung den weiteren Schritt des Waschens der Struktur umfasst, um sich angesammelte Laserbearbeitungsrückstände von dem einzeln getrennten Chip (15) zu entfernen.
  8. Verfahren nach Anspruch 7, wobei der Schritt des Bereitstellens einer Struktur das Bereitstellen einer Struktur mit einem Schutzfilm umfasst, um die Struktur vor Rückständen zu schützen, die während der Laserbearbeitung erzeugt werden, und wobei der Schritt des Waschens der Struktur das Entfernen des Schutzfilms und sich daran angesammelter Rückstände umfasst.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Bereitstellens einer Struktur das Bereitstellen einer Struktur mit einem Wafer-Substrat (11) mit einer Dicke von weniger als 800 Mikron umfasst.
  10. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Laserbearbeitens das Bereitstellen einer Hilfsgasumgebung für die Laserbearbeitung umfasst.
  11. Verfahren nach Anspruch 10, wobei der Schritt des Bereitstellens einer Hilfsgasumgebung das Bereitstellen einer Gasumgebung umfasst, in der optische Dissoziation aktive Radikale erzeugt.
  12. Verfahren nach Anspruch 10 oder 11, wobei der Schritt des Bereitstellens einer Gasumgebung die Ablagerung von festen Bearbeitungsrückständen um eine Laserbearbeitungsstelle reduziert.
  13. Verfahren nach einem der vorstehenden Ansprüche, wobei es sich bei der Trägerbasiseinrichtung um eines der folgenden handelt: eine Sägefolie, ein unelastisches Band, das sich für die dünne Wafer-Zerteilung oder ein Backgrinding eignet; und ein Glas oder einen anderen transparenten Feststoff.
  14. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Bereitstellens einer Struktur das Bereitstellen einer Struktur umfasst, welche ein Wafer-Substrat aufweist, das mit der Oberseite nach unten durch die Klebstoffschicht von einer im Wesentlichen unelastischen transparenten Backgrinding-Bandeinrichtung getrennt ist, und wobei der Schritt der Laserbearbeitung nach dem Backgrinding des Wafer-Substrats ausgeführt wird.
  15. Verfahren nach einem der vorstehenden Ansprüche, wobei der Schritt des Aufnehmens und Platzierens des Chips und der angebrachten einzeln getrennten Klebstoffschicht das Aufnehmen und Platzieren des Chips und der angebrachten einzeln getrennten Klebstoffschicht auf einem anderen Chip umfasst, so dass eine Multistack-Chipeinheit gebildet wird.
  16. Chip-Bonding-Vorrichtung, die folgendes umfasst: eine Laserbearbeitungseinrichtung, die für die Bearbeitung eines Wafer-Substrats (11) und einer Klebstoffschicht (12), die an dem Wafer-Substrat (11) klebt und an einer Trägerbasiseinrichtung (13) durch einen ersten Klebstoff zwischen der Trägerbasiseinrichtung (13) und der Klebstoffschicht (12) angebracht ist, und um nicht mehr als die darunter liegende Trägerbasiseinrichtung (13) höchstens zu ritzen, so dass ein einzeln getrennter Chip mit einer einzeln getrennten Klebstoffschicht (15) gebildet wird; eine erste Härtungseinrichtung, die zum Härten des ersten Klebstoffs angeordnet ist, um die einzeln getrennte Klebstoffschicht (12) von der Trägerbasiseinrichtung (13) zu lösen; eine Aufnahme- und Platzierungseinrichtung, die für die Aufnahme des einzeln getrennten Chips und der Klebstoffschicht (15) von der Trägerbasiseinrichtung (13) und zur Platzierung des einzeln getrennten Chips und der Klebstoffschicht (14) an einer Chipanschlussflächeneinrichtung angeordnet ist, und mit einer zweiten Härtungseinrichtung, die so angeordnet ist, dass sie die gehärtete Klebstoffschicht (12) des einzeln getrennten Chips härtet, um den einzeln getrennten Chip an die Chipanschlussflächeneinrichtung zu kleben.
  17. Chip-Bonding-Vorrichtung nach Anspruch 16, wobei die Laserbearbeitungseinrichtung folgendes umfasst: eine Laserquelleneinrichtung, die so angeordnet ist, dass sie einen Impulslaserstrahl (31, 32, 33) bereitstellt; eine Laserstrahlabtasteinrichtung; und eine Regelungseinrichtung, die so angeordnet ist, dass sie mindestens die Laserimpulsenergie, die Laserwellenlänge, die Laserwiederholfrequenz, die Laserimpulsbreite, die Laserstrahlabtastgeschwindigkeit oder eine Anzahl von Abtastungen durch den Impulslaserstrahl regelt.
  18. Chip-Bonding-Vorrichtung nach Anspruch 17, wobei die Laserbearbeitungseinrichtung ferner eine Speichereinrichtung zum Speichern eines Bearbeitungsprofils mindestens der Laserimpulsenergie, der Laserwellenlänge, der Laserwiederholfrequenz, der Laserimpulsbreite, der Laserstrahlabtastgeschwindigkeit oder einer Anzahl von Abtastungen durch den Impulslaserstrahl zur Verwendung durch die Regelungseinrichtung umfasst.
  19. Chip-Bonding-Vorrichtung nach einem der Ansprüche 16 bis 18, wobei die erste Härtungseinrichtung eine Ultraviolett-Härtungseinrichtung umfasst.
  20. Chip-Bonding-Vorrichtung nach einem der Ansprüche 16 bis 19, wobei die zweite Härtungseinrichtung eine Wärmehärtungseinrichtung umfasst.
  21. Chip-Bonding-Vorrichtung nach einem der Ansprüche 16 bis 20, mit einer Wascheinrichtung, die so angeordnet ist, dass sie Laserbearbeitungsrückstände von dem einzeln getrennten Chip wäscht.
  22. Chip-Bonding-Vorrichtung nach Anspruch 21, wobei das Wafer-Substrat mit einem Schutzfilm zum Schützen des Wafer-Substrats vor Laserbearbeitungsrückständen versehen ist, und wobei die Wascheinrichtung so angeordnet ist, dass sie den Schutzfilm von dem einzeln getrennten Chip entfernt.
  23. Chip-Bonding-Vorrichtung nach einem der Ansprüche 16 bis 22, wobei die Vorrichtung für eine Trägerbasiseinrichtung angepasst ist, bei der es sich um eines der folgenden handelt: eine Sägefolie, ein unelastisches Band, das sich für die dünne Wafer-Zerteilung oder ein Backgrinding eignet; und ein Glas oder einen anderen transparenten Feststoff.
  24. Chip-Bonding-Vorrichtung nach einem der Ansprüche 16 bis 22, wobei die Vorrichtung für die Bearbeitung einer Struktur angepasst ist, die ein Wafer-Substrat umfasst, das mit der Oberseite nach unten durch die Klebstoffschicht von einer im Wesentlichen unelastischen transparenten Backgrinding-Bandeinrichtung getrennt ist.
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WO (1) WO2005004226A1 (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4659300B2 (ja) 2000-09-13 2011-03-30 浜松ホトニクス株式会社 レーザ加工方法及び半導体チップの製造方法
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
TWI326626B (en) 2002-03-12 2010-07-01 Hamamatsu Photonics Kk Laser processing method
JP4606741B2 (ja) * 2002-03-12 2011-01-05 浜松ホトニクス株式会社 加工対象物切断方法
ATE362653T1 (de) 2002-03-12 2007-06-15 Hamamatsu Photonics Kk Methode zur trennung von substraten
TWI520269B (zh) 2002-12-03 2016-02-01 Hamamatsu Photonics Kk Cutting method of semiconductor substrate
EP1609559B1 (de) 2003-03-12 2007-08-08 Hamamatsu Photonics K. K. Laserstrahlbearbeitungsverfahren
JP4532358B2 (ja) * 2005-06-15 2010-08-25 株式会社ディスコ 半導体チップの製造方法
DE102005048153B4 (de) 2005-10-06 2010-08-05 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Halbleiterchip und Klebstofffolie
DE102005048826B3 (de) * 2005-10-10 2007-04-12 Infineon Technologies Ag Halbleiterbauteil mit Halbleiterchip und Klebstofffolie und Verfahren zur Herstellung des Halbleiterchips und Halbleiterbauteils
DE102005050127B3 (de) * 2005-10-18 2007-05-16 Infineon Technologies Ag Verfahren zum Aufbringen einer Struktur aus Fügematerial auf die Rückseiten von Halbleiterchips
JP2008235398A (ja) * 2007-03-19 2008-10-02 Disco Abrasive Syst Ltd デバイスの製造方法
GB2458475B (en) * 2008-03-18 2011-10-26 Xsil Technology Ltd Processing of multilayer semiconductor wafers
JP2009231779A (ja) * 2008-03-25 2009-10-08 Lintec Corp 半導体装置の製造方法
US20100167471A1 (en) 2008-12-30 2010-07-01 Stmicroelectronics Asia Pacific Pte. Ltd. Reducing warpage for fan-out wafer level packaging
US20110156239A1 (en) * 2009-12-29 2011-06-30 Stmicroelectronics Asia Pacific Pte Ltd. Method for manufacturing a fan-out embedded panel level package
US8502367B2 (en) 2010-09-29 2013-08-06 Stmicroelectronics Pte Ltd. Wafer-level packaging method using composite material as a base
US20160133486A1 (en) 2014-11-07 2016-05-12 International Business Machines Corporation Double Layer Release Temporary Bond and Debond Processes and Systems
US10475764B2 (en) 2014-12-26 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Die bonder and methods of using the same
WO2016175653A2 (en) * 2015-04-28 2016-11-03 Nederlandse Organisatie Voor Toegepast-Natuurwetenschappelijk Onderzoek Tno Apparatus and method for soldering chips
KR102194727B1 (ko) 2015-04-29 2020-12-23 삼성전기주식회사 인덕터
KR101797728B1 (ko) 2016-03-11 2017-11-16 삼성디스플레이 주식회사 디스플레이 장치
US10269756B2 (en) * 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10607861B2 (en) 2017-11-28 2020-03-31 Nxp B.V. Die separation using adhesive-layer laser scribing
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
CN113784513A (zh) * 2021-08-10 2021-12-10 信维通信(江苏)有限公司 一种线路板成型方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3637377A (en) * 1966-11-03 1972-01-25 Teeg Research Inc Method for making a pattern on a support member by means of actinic radiation sensitive element
BE756807A (fr) * 1969-09-29 1971-03-29 Motorola Inc Procede pour la gravure non preferentielle du silicium par un melange gazeux, et melange gazeux pour cette gravure
US3811182A (en) * 1972-03-31 1974-05-21 Ibm Object handling fixture, system, and process
US3866398A (en) * 1973-12-20 1975-02-18 Texas Instruments Inc In-situ gas-phase reaction for removal of laser-scribe debris
US4331504A (en) * 1981-06-25 1982-05-25 International Business Machines Corporation Etching process with vibrationally excited SF6
US4617086A (en) * 1982-03-19 1986-10-14 International Business Machines Corporation Rapid etching method for silicon by SF6 gas
US4566935A (en) * 1984-07-31 1986-01-28 Texas Instruments Incorporated Spatial light modulator and method
US4639572A (en) * 1985-11-25 1987-01-27 Ibm Corporation Laser cutting of composite materials
US4731158A (en) * 1986-09-12 1988-03-15 International Business Machines Corporation High rate laser etching technique
JPH0715087B2 (ja) * 1988-07-21 1995-02-22 リンテック株式会社 粘接着テープおよびその使用方法
US5266532A (en) * 1990-03-29 1993-11-30 The United States Of America As Represented By The Secretary Of The Navy Method for laser-assisted silicon etching using halocarbon ambients
US5322988A (en) * 1990-03-29 1994-06-21 The United States Of America As Represented By The Secretary Of The Navy Laser texturing
US5762744A (en) * 1991-12-27 1998-06-09 Rohm Co., Ltd. Method of producing a semiconductor device using an expand tape
JPH05291398A (ja) * 1992-04-08 1993-11-05 Sony Corp 素子基板及び液晶表示装置の製造方法
JPH07135441A (ja) * 1994-06-02 1995-05-23 Sanyo Electric Co Ltd 弾性表面波素子の製造方法
JP3028741B2 (ja) 1994-12-20 2000-04-04 日立電線株式会社 基板材料の切断方法及びその装置
US5597767A (en) * 1995-01-06 1997-01-28 Texas Instruments Incorporated Separation of wafer into die with wafer-level processing
JP3438369B2 (ja) * 1995-01-17 2003-08-18 ソニー株式会社 部材の製造方法
KR970008386A (ko) * 1995-07-07 1997-02-24 하라 세이지 기판의 할단(割斷)방법 및 그 할단장치
IL115931A0 (en) * 1995-11-09 1996-01-31 Oramir Semiconductor Ltd Laser stripping improvement by modified gas composition
AUPN736195A0 (en) 1995-12-29 1996-01-25 Pacific Solar Pty Limited Improved laser grooving method
JPH1140523A (ja) 1997-07-22 1999-02-12 Mitsubishi Electric Corp 基板切断装置および基板切断方法
KR100283415B1 (ko) * 1998-07-29 2001-06-01 구자홍 레이저를이용한투명매질의가공방법및장치
US6413839B1 (en) * 1998-10-23 2002-07-02 Emcore Corporation Semiconductor device separation using a patterned laser projection
US6792326B1 (en) * 1999-05-24 2004-09-14 Potomac Photonics, Inc. Material delivery system for miniature structure fabrication
AU5122800A (en) 1999-05-24 2000-12-12 Potomac Photonics, Inc. Material delivery system for miniature structure fabrication
US6472295B1 (en) * 1999-08-27 2002-10-29 Jmar Research, Inc. Method and apparatus for laser ablation of a target material
JP4409014B2 (ja) 1999-11-30 2010-02-03 リンテック株式会社 半導体装置の製造方法
US6319754B1 (en) * 2000-07-10 2001-11-20 Advanced Semiconductor Engineering, Inc. Wafer-dicing process
US6376797B1 (en) * 2000-07-26 2002-04-23 Ase Americas, Inc. Laser cutting of semiconductor materials
JP2002050670A (ja) * 2000-08-04 2002-02-15 Toshiba Corp ピックアップ装置及びピックアップ方法
US6676878B2 (en) * 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
EP1328372B1 (de) 2000-10-26 2006-11-29 Xsil Technology Limited Steueurung von laserbearbeitung
JP2002184720A (ja) * 2000-12-15 2002-06-28 Murata Mfg Co Ltd デバイスの製造方法
JP4678805B2 (ja) * 2001-02-14 2011-04-27 シャープ株式会社 半導体発光装置およびその製造方法
US6770544B2 (en) * 2001-02-21 2004-08-03 Nec Machinery Corporation Substrate cutting method
JP3544362B2 (ja) 2001-03-21 2004-07-21 リンテック株式会社 半導体チップの製造方法
JP4886937B2 (ja) * 2001-05-17 2012-02-29 リンテック株式会社 ダイシングシート及びダイシング方法
TWI241674B (en) * 2001-11-30 2005-10-11 Disco Corp Manufacturing method of semiconductor chip
JP3612317B2 (ja) * 2001-11-30 2005-01-19 株式会社東芝 半導体装置の製造方法
JP2003173988A (ja) * 2001-12-04 2003-06-20 Furukawa Electric Co Ltd:The 半導体ウェハのダイシング方法
AU2003224098A1 (en) * 2002-04-19 2003-11-03 Xsil Technology Limited Laser machining
GB2399311B (en) * 2003-03-04 2005-06-15 Xsil Technology Ltd Laser machining using an active assist gas
JP2004273895A (ja) * 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
JP4231349B2 (ja) * 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置

Also Published As

Publication number Publication date
GB2404280B (en) 2006-09-27
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GB2404280A (en) 2005-01-26
JP4625804B2 (ja) 2011-02-02
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WO2005004226B1 (en) 2005-03-03
KR20060023196A (ko) 2006-03-13
JP2009514185A (ja) 2009-04-02
MY141475A (en) 2010-04-30
TWI245376B (en) 2005-12-11
CN1816908A (zh) 2006-08-09
EP1642332A1 (de) 2006-04-05
ATE384335T1 (de) 2008-02-15
US7989320B2 (en) 2011-08-02

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