DE4239457A1 - Semiconductor wafer structure forming peripheral structure of semiconductor device chip - has insulating layer on surface of substrate with mutually insulated openings which respectively surround device areas on substrate - Google Patents
Semiconductor wafer structure forming peripheral structure of semiconductor device chip - has insulating layer on surface of substrate with mutually insulated openings which respectively surround device areas on substrateInfo
- Publication number
- DE4239457A1 DE4239457A1 DE4239457A DE4239457A DE4239457A1 DE 4239457 A1 DE4239457 A1 DE 4239457A1 DE 4239457 A DE4239457 A DE 4239457A DE 4239457 A DE4239457 A DE 4239457A DE 4239457 A1 DE4239457 A1 DE 4239457A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- forming
- insulation layer
- region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/5446—Located in scribe lines
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
Die vorliegende Erfindung bezieht sich auf Peripheriestrukturen
von Chips und Herstellungsverfahren dafür. Genauer gesagt bezieht
sich die vorliegende Erfindung eine Peripheriestruktur für jeden
Chip als Halbleitervorrichtung und eine Verbesserung des Herstel
lungsverfahrens dafür.
In jüngster Zeit ist der Integrationsgrad von integrierten Halb
leiterschaltungen stark angestiegen. Mit dem Anstieg des Integra
tionsgrades wird der Durchmesser von Kontaktöffnungen verkleinert,
und Störstellenbereiche werden flacher gebildet. Da ferner die
Anzahl von Verbindungsschichten ansteigt und in der Form von Mehr
fachschichten vorgesehen ist, werden Zwischenschicht-Isolations
schichten, die die Verbindungsschichten voneinander isolieren,
dick aufeinander gestapelt. Folglich wird das Längenverhältnis
(Tiefe/Durchmesser) der Kontaktöffnung vergrößert.
Herkömmlich wurde eine Verbindungsschicht von Aluminium · Silizium
(AlSi) oder dergleichen durch Sputtern aufgebracht. Allerdings
kann durch die Richtwirkung von Plasma eine Kontaktöffnung nicht
mit einem Film gleichmäßiger Dicke durch Sputtern bedeckt werden.
Insbesondere wird an Seitenwandbereichen und Bodenabschnitten der
Kontaktöffnung die Verbindungsschicht dünn. Wenn daher der Seiten
wandbereich der Kontaktöffnung steil wird, wird die Verbindungs
zwischenschicht an den Seitenwandbereichen und dem Bodenbereich
unterbrochen.
Um das oben beschriebene Problem zu vermeiden, wurde ein Wolfram
(W)-Stopfen durch Benutzen einer CVD (Chemical Vapor Deposition)-
Methode entwickelt. Die Reduktion von Wolfram-Hexafluorid (WF6)
unter Benutzung von Wasserstoff (H2) und die Reduktion unter Benut
zung von Silan (SiH4) sind als Verfahren zum Bilden eines dünnen
Wolframfilms unter Benutzung der CVD-Methode bekannt. Die jeweili
gen Reaktionen der Reduktion sind wie folgt:
WF6 (g) + 3H2 (g) → W (s) + 6HF (g)
2WF6 (g) + 3SiH4 (g) → 2W (s) + 3SiF4 (g) + 6H2 (g),
2WF6 (g) + 3SiH4 (g) → 2W (s) + 3SiF4 (g) + 6H2 (g),
wobei (g) und (s) die gasförmige bzw. feste Phase angeben.
Die Technik zum Bilden des CDV-Wolfram-Stopfens umfaßt eine selek
tive Wolfram-Bildung und die Wolfram-Stopfen-Bildung durch Zurück
ätzen. Die selektive Wolfram-Bildung bezieht sich auf eine Tech
nik, bei der Wolfram nur in der Kontaktöffnung aufgewachsen wird,
und aus diesem Grunde wird sie als ideale Technik zum Füllen be
trachtet. Allerdings wurde sie aus den folgenden Gründen noch
nicht praktisch benutzt.
Ein Grund ist, daß das Wachstum von Wolfram bei der selektiven
Wolfram-Bildung vom Oberflächenzustand abhängt. Bei der selektiven
Wolfram-Bildung, da das Wachstum von Wolfram vom Oberflächenzu
stand abhängt, ist die Wachstumsreaktion von Wolfram verschieden,
in Abhängigkeit von Unterschichten. Genauer gesagt, wenn Kontakt
öffnungen nicht nur auf n-Typ Störstellenschichten gebildet wer
den, sondern auch auf Unterschichten wie N-Typ und P-Typ Polysili
ziumschichten (poly-Si), auf Wolfram-Polyzid (WSix/poly-Si)-Schich
ten und Titan-Silizidschichten (TiSi2)1 ist es schwierig, gleichmä
ßig diese ganzen auf verschiedenen Unterschichten gebildeten Kon
taktöffnungen zu füllen. Zusätzlich ist die Tiefe einer Kontakt
öffnung mit dem Siliziumsubstrat als unterliegende Schicht ver
schieden von der Tiefe einer Kontaktöffnung mit einer Polysilizi
umschicht als unterliegende Schicht, durch die Dicke der auf dem
Substrat geschichteten Polysiliziumschicht, und daher ist es un
möglich, diese Kontaktöffnungen gleichmäßig zu füllen.
Zweitens ist das Wachstum von Wolfram ebenfalls abhängig von der
Oberflächenbedingung des Isolationsfilms bei der selektiven Wolf
ram-Bildung. Genauer gesagt, wenn ein wenig Rückstand oder Schaden
des vorhergehenden Schritts auf dem Isolationsfilm zurückgeblieben
ist, wird ein derartiger Bereich eine Kernbildungsstelle, auf wel
cher Wolfram wächst. Auf diese Weise entsteht ein Phänomen, das
"verlorene Selektivität" (Lost Selectivity) genannt wird, und
Wolfram wächst nicht nur in den Kontaktöffnungen, sondern auch auf
dem Isolationsfilm.
Aus diesen Gründen ist eine selektive Wolframbildung nicht prak
tisch.
Eine Bildung des Wolfram-Stopfens durch Ätzen bezieht sich auf
eine Technik, bei welcher ein Sperrmetall wie Titannitrid (TiN)
oder Titan-Wolfram (TiW) als Klebeschicht gebildet ist, ein Wolf
ramfilm über den gesamten Wafer aufgebracht wird, und das Wolfram
total weggeätzt wird, um die Wolfram-Stopfen in den Kontaktöffnun
gen zu belassen. Verglichen mit der vorerwähnten Wolfram-Bildung
ist die Bildung des Wolfram-Stopfens durch Zurückätzen vergleichs
weise einfach, und eine praktische Anwendung kann erwartet werden.
Eine herkömmliche Halbleitervorrichtung, die durch Benutzen der
Wolfram-Stopfen-Bildung durch Zurückätzen hergestellt wird, und
dessen Herstellungsverfahren wird nachfolgend beschrieben.
Zuerst wird der Aufbau der herkömmlichen Halbleitervorrichtung
beschrieben.
Die Fig. 29 ist eine Draufsicht auf einen herkömmlichen Wafer.
Die Fig. 30 ist eine vergrößerte Draufsicht mit einem Teil B aus
Fig. 29. Wie in diesen Figuren gezeigt, ist eine Mehrzahl von
Vorrichtungen 260 auf dem Wafer 300 gezeigt. Die Vorrichtungen 260
werden einen Prozeß zum Herstellen des Wolfram-Stopfens durch Zu
rückätzen hergestellt. Schneidelinienbereiche 250, in welchen die
Vorrichtungen nicht gebildet werden, liegen zwischen den Vorrich
tungen 260.
Ausrichtmarkierungen 220 sind auf einem Schneidelinienbereich 250
gebildet. Die Ausrichtmarkierung 220 ist eine herausstehende Mar
kierung. Der Schneidelinienbereich 250 ist der Bereich, der ge
schnitten wird, wenn der Wafer 300 in Chips eingeteilt wird, und
er wird beispielsweise entlang der Linie j-j geschnitten.
Die Fig. 31 ist eine teilweise Schnittansicht entlang der Linie
n-n in Fig. 30, und die Fig. 32 zeigt eine teilweise Schnittan
sicht entlang der Linie o-o aus Fig. 30.
Die Fig. 31 zeigt eine Schnittansicht eines Bereichs, bei dem die
Ausrichtmarkierung nicht auf der Schneidelinie gebildet ist. Bevor
geschnitten wird, existiert der Schneidelinienbereich 250 zwischen
den die Vorrichtungen bildenden Bereichen 260. Bezüglich der die
Vorrichtungen bildenden Bereichen 260 ist ein Oxidfilm 203 als
Isolationselement auf der Oberfläche eines Halbleitersubstrats 202
gebildet. Zwischen den Oxidfilmen 203 ist ein MOS-Transistor 230
gebildet. Der MOS-Transistor 230 umfaßt eine Gateelektrode 204,
einen Gateoxidfilm 205 sowie einen diffundierten
Störstellenbereich 206. Eine Isolationsschicht 207 ist auf der
Oberfläche des Halbleitersubstrats 202 in dem die Vorrichtung bil
denden Bereich 260 gebildet. Der Isolationsfilm 207 weist eine
Öffnung 252 oberhalb dem diffundierten Störstellenbereich 206 auf.
Die Oberfläche eines Abschnitts des diffundierten Störstellenbe
reichs 206 wird durch diese Öffnung 252 freigelegt. Ein Sperrme
tall 208 ist dünn im Rand der Isolationsschicht 207 und an den
Seitenwandbereichen und dem Bodenbereich der Öffnung 252 gebildet.
Das Sperrmetall 208 ist aus TiN/Ti gebildet. Die Öffnung 252 der
Isolationsschicht 207 ist mit einem Wolfram-Stopfen 201b gefüllt.
Auf der Oberfläche der Isolationsschicht 207 und auf dem Wolfram-
Stopfen 201 ist eine erste Aluminiumverbindungsschicht 209 gebil
det. Die erste Aluminiumverbindungsschicht 209 ist elektrisch mit
dem diffundierten Störstellenbereich 206 über den Wolfram-Stopfen
201b verbunden. Ein Isolationszwischenschichtfilm 210 ist auf der
Oberfläche der Isolationsschicht 207 gebildet, auf welcher die
erste Aluminiumverbindungsschicht 209 gebildet ist. Eine durchge
hende Öffnung 253 ist im Isolationszwischenschichtfilm 210 auf der
ersten Aluminiumverbindungsschicht vorgesehen. Ein Bereich der
Oberfläche der ersten Aluminiumverbindungsschicht 209 wird durch
diese durchgehende Öffnung 253 freigelegt. Auf dem Zwischen
schicht-Isolationsfilm 210 ist eine zweite Aluminiumverbindungs
schicht 211 gebildet. Die zweite Aluminiumverbindungsschicht 211
ist elektrisch mit der ersten Aluminiumverbindungsschicht 209 über
die durchgehende Öffnung 253 des Zwischenschicht-Isolationsfilm
210 verbunden. Ein Passivierungsfilm 212 ist gebildet, zum Bedecken
der zweiten Aluminiumverbindungsschicht 211. Der Passivie
rungsfilm 212 weist eine Öffnung auf. Durch diese Öffnung wird ein
Bereich der Oberfläche der zweiten Aluminiumverbindungsschicht 211
freigelegt, wodurch ein Bonding-Anschlußbereich 213 gebildet wird.
Bezüglich des Schneidelinienbereichs 250 ist nichts auf der Ober
fläche des Halbleitersubstrats 202 gebildet, und die Oberflache
des Halbleitersubstrats 202 wird durch das Zurückätzen, das zum
Bilden des Wolfram-Stopfens 201b durchgeführt wird, rauh gemacht.
Aus Gründen der Vereinfachung wird ein Teil des Schneidelinienbe
reichs 250 in der Figur nicht gezeigt.
Die Fig. 32 ist eine Schnittansicht eines Bereichs, an dem eine
Ausrichtmarkierung am Schneidelinienbereich gebildet ist. Bevor
das Schneiden durchgeführt wird, existiert der Schneidelinienbe
reich 250 zwischen Bereichen 260, in denen die Vorrichtungen ge
bildet werden. Der Struktur, der die Vorrichtungen bildenden Be
reiche 260 ist dieselbe wie die in Fig. 31 ohne Ausrichtmarkie
rung. Eine Mehrzahl von hervorstehenden Ausrichtmarkierungen 220
ist am Schneidelinienbereich 250 gebildet. Die Oberfläche des
Halbleitersubstrats 202, wo die Ausrichtmarkierung 220 nicht ge
bildet ist, wird durch Zurückätzen zum Bilden des Wolframstopfens
201b rauh gemacht. Aus Gründen der Vereinfachung wird nur ein Teil
des Schneidelinienbereichs 250 gezeigt. Die herkömmliche Halblei
tervorrichtung ist wie oben beschrieben aufgebaut.
Ein Verfahren zum Herstellen der herkömmlichen Halbleitervorrich
tung wird nachfolgend beschrieben, unter Bezug auf jeweilige
Schnittansichten, entlang der Linien n-n und o-o in Fig. 30.
Die Fig. 33 bis 40 sind Schnittansichten entlang der Linie n-n
in Fig. 40, die in ihrer Reihenfolge das Verfahren zum Herstellen
der herkömmlichen Halbleitervorrichtung zeigen. Die Fig. 41 bis 48
sind Schnittansichten entlang der Linie o-o in Fig. 30, die in
ihrer Reihenfolge das Verfahren zum Herstellen der herkömmlichen
Halbleitervorrichtung zeigen.
Wie in den Fig. 33 und 41 gezeigt, ist ein Oxidfilm 203 zum
Isolieren von Elementen auf dem Halbleitersubstrat 202 gebildet.
Ein MOS-Transistor 230 mit einer Gateelektrode 204, einem Gate
oxidfilm 205 und einem diffundierten Störstellenbereich 206 ist an
einem Bereich zwischen den Oxidfilmen 203 gebildet. Auf der Ober
fläche des Halbleitersubstrats 202 ist eine Isolationsschicht 207
gebildet. Eine Kontaktöffnung 252 ist im Isolationsfilm 207 ober
halb des diffundierten Störstellenbereichs 206 durch Ätzen gebil
det. Die Isolationsschicht 207 wird ebenfalls durch Ätzen in dem
Bereich des Schneidelinienbereichs 250 entfernt. Wie insbesondere
in Fig. 41 gezeigt ist, wenn die Isolationsschicht 207 selektiv
aus dem Bereich des Schneidelinienbereichs 250 entfernt wird, wird
eine Mehrzahl von Ausrichtmarkierungen 220 gebildet.
Wie in den Fig. 34 und 42 gezeigt, wird ein Sperrmetall von
TiN/Ti durch Sputtern auf der Oberfläche des Halbleitersubstrats
202 gebildet.
Wie in den Fig. 35 und 43 gezeigt, wird eine Wolframschicht 201
durch eine CVD-Methode auf der Oberfläche des Halbleitersubstrats
202 aufgebracht. Dadurch wird die Kontaktöffnung 252 mit einer
Wolframschicht 201 gefüllt.
Wie in den Fig. 36 und 44 gezeigt, wird die gesamte Oberfläche
der abgelagerten Wolframschicht 201 zurückgeätzt. Dadurch wird ein
Wolfram-Stopfen 201b geschaffen. Durch dieses Zurückätzen wird die
Oberfläche des Halbleitersubstrats 202 am Schneidelinienbereich
250 rauh gemacht. Die Wolframschicht 201a bleibt als Rest in der
Umgebung der Isolationsschicht 207 übrig. Wie insbesondere in Fi
gur 44 gezeigt, bleibt die Wolframschicht 201a auch als Rest in
der direkten Umgebung der Ausrichtmarkierung 220 übrig.
Wie in den Fig. 37 und 45 gezeigt, wird eine erste Aluminium
schicht auf der gesamten Oberfläche des Halbleitersubstrats 202
gebildet. Die Aluminiumschicht wird geätzt, und eine Aluminiumver
bindungsschicht 209 wird gebildet. Die erste Aluminiumverbindungs
schicht 209 bleibt auf dem Wolfram-Stopfen 201b übrig. Wie insbe
sondere in Fig. 45 gezeigt, bleibt die erste Aluminiumverbin
dungsschicht 209 ebenfalls auf der Ausrichtmarkierung 220 übrig.
Wie in den Fig. 38 und 46 gezeigt, wird eine Isolationsschicht
auf der gesamten Oberfläche des Halbleitersubstrats 202 gebildet.
Die Isolationsschicht wird geätzt, und ein Isolationszwischen
schichtfilm 210 wird gebildet. Der Isolationszwischenschichtfilm
210 bleibt nur auf der Oberfläche der Isolationsschicht 207 übrig.
Der Isolationszwischenschichtfilm 210 auf einem Teil der Oberfläche
der ersten Aluminiumverbindungsschicht 209 wird ebenfalls durch
Ätzen entfernt. Folglich eine durchgehende Öffnung 253 in einem
Isolationszwischenschichtfilm 210 gebildet, und ein Bereich der
Oberfläche der ersten Aluminiumverbindungsschicht 209 wird freige
legt. Wie insbesondere in Fig. 46 gezeigt, bleibt der Zwischen
schichtisolationsfilm 210 auch auf der Ausrichtmarkierung 220 zu
rück.
Wie in den Fig. 39 und 47 gezeigt, wird eine zweite Aluminium
schicht auf der gesamten Oberfläche des Halbleitersubstrats 202
gebildet. Die zweite Aluminiumschicht wird geätzt, und eine zweite
Aluminiumverbindungsschicht 211 wird gebildet. Die zweite Alumini
umverbindungsschicht bleibt nur auf der Isolationsschicht 207 zu
rück. Wie insbesondere in Fig. 47 gezeigt, bleibt die zweite Alu
miniumverbindungsschicht 211 auch auf der Ausrichtmarkierung 220
zurück.
Wie in den Fig. 40 und 48 gezeigt, wird eine Passivierungs
schicht auf der gesamten Oberfläche des Halbleitersubstrats 202
gebildet. Die Passivierungsschicht wird geätzt, und ein Passivie
rungsfilm 212 wird gebildet. Durch dieses Ätzen bleibt der Passi
vierungsfilm 212 zum Bedecken der die Vorrichtung bildenden Berei
che 260 zurück. Der Passivierungsfilm 212 wird ebenfalls durch
Ätzen von einem Bereich auf der Oberfläche der zweiten Aluminium
verbindungsschicht 211 entfernt. Folglich wird eine Öffnung im
Passivierungsfilm 212 gebildet, und ein Bereich der Oberfläche der
zweiten Aluminiumverbindungsschicht 211 wird freigelegt. Dieser
freigelegte Bereich der zweiten Aluminiumverbindungsschicht 211
wird zum Bonding-Anschlußbereich 213. Wie insbesondere in Fig. 48
gezeigt, bleibt der Passivierungsfilm 212 auch auf der Ausricht
markierung 220 zurück.
Die herkömmliche Halbleitervorrichtung wird in der oben beschrie
benen Weise hergestellt. Bei der oben beschriebenen herkömmlichen
Halbleitervorrichtung können Stufen, die zwischen den die Vorrich
tung bildenden Bereichen 260 und dem Schneidelinienbereich 250 und
Stufen, die durch die Ausrichtmarkierungen erzeugt werden, wie in
den Fig. 31 und 32 gezeigt, nicht vermieden werden. Die durch
diese Stufen entstehenden Nachteile werden nachfolgend beschrie
ben.
Die Fig. 49 ist eine Schnittansicht mit einem Schritt zum Bilden
von Wolfram-Stopfen in einer Mehrzahl von Kontaktöffnungen mit
verschiedenen Durchmessern. Wie in Fig. 49(a) gezeigt, weist die
Kontaktöffnung H1 den größten Durchmesser auf, die Kontaktöffnung
H2 hat einen kleineren Durchmesser, und eine Kontaktöffnung H3 den
kleinsten Durchmesser. Wie in Fig. 49(b) gezeigt, wird eine Wol
framschicht 201 auf der gesamten Oberfläche aufgebracht. Wie in
Fig. 49(c) gezeigt, wird die gesamte Oberfläche der Wolfram
schicht 201 zurückgeätzt. Daher wird ein Wolfram-Stopfen 201b in
der Kontaktöffnung H3 mit dem kleinsten Durchmesser gebildet. Al
lerdings ist in den Kontaktöffnungen H2 und H1 mit größeren Durch
messern als die Kontaktöffnung H3 das Füllen der Wolframschicht
201 nicht ausreichend, und daher wird die Substratoberfläche durch
das Zurückätzen rauh. Dies entsteht dadurch, daß die Dicke der in
der Figur gezeigten Wolframschicht 201 zu dünn ist, um die Kon
taktöffnungen H2 und H1 zu füllen. Wenn der Durchmesser relativ
nah beim Durchmesser der Kontaktöffnung H3 liegt (beispielsweise
bei der Kontaktöffnung H2), kann der Durchmesser so angepaßt wer
den, daß er durch eine Designänderung derselbe wie der der Kon
taktöffnung H3 ist. Daher kann die Kontaktöffnung H2 vollständig
gefüllt werden, was eine Rauhheit einer Übergangsoberfläche ver
meidet. Wenn allerdings der Durchmesser so groß ist wie der der
Kontaktöffnung H1, ist es unmöglich, den Durchmesser auf der De
signstufe zu verkleinern. Es ist genauso unmöglich, das Loch durch
Verdicken der Wolframschicht zu füllen. Bei der tatsächlichen Vor
richtung entspricht der Bereich der Kontaktöffnung H1 dem Stufen
bereich, der durch die Schneidelinie oder die Ausrichtmarkierung
gebildet ist, was, wie oben beschrieben, unvermeidbar ist. Daher
wird an dem durch die Schneidelinie oder die Ausrichtmarkierung
erzeugten Stufenbereich die Substratoberfläche rauh, durch das
Zurückätzen, wenn der Wolfram-Stopfen gebildet wird.
Insbesondere an der Schneidelinie werden Ausrichtmarkierungen, wie
in Fig. 30 gezeigt, gebildet. Die Auswirkung der Rauhheit der
Substratoberfläche an der Schneidelinie auf die Ausrichtmarkierun
gen wird beschrieben. Im allgemeinen wird das Feststellen von je
weiligen Schichten durch Benutzung von Ausrichtmarkierungen durch
geführt. Dieses Registrieren wird durchgeführt, indem abgesenkte
oder hervorstehende Ausrichtmarkierungen durch Benutzung eines He-
Ne Laserstrahls (λ=633 nm) abgetastet werden, und durch Erkennen
des Zentrums des Musters des Musters der Ausrichtmarkierungen ent
sprechend der Intensität des reflektierten Lichts.
Die Fig. 50 zeigt Schnittansichten von abgesenkten (a) und her
vorstehenden (b) Ausrichtmarkierungen und Ausrichtpulsformen, wenn
die Substratoberfläche nicht rauh ist. Die Fig. 51 zeigt Schnitt
ansichten von abgesenkten (a) und herausstehenden (b) Ausrichtmar
kierungen und Ausrichtpulsformen, wenn die Substratoberfläche rauh
ist.
Wie in Fig. 50 gezeigt, wenn eine Aluminiumverbindungsschicht auf
Kontaktöffnungen ohne Benutzung des Wolfram-Stopfen-Prozesses vor
gesehen ist, wird der Schritt Zurückätzen der Wolframschicht nicht
durchgeführt. Daher wird die Substratoberfläche nicht rauh. Folg
lich zeigen sowohl die abgesenkten (a) als auch die hervorstehen
den (b) Ausrichtmarkierungen überragende Ausrichtwellenformen.
Hierdurch wird das Erkennen des Zentrums des Ausrichtmarkierungs
musters ermöglicht.
Wenn der Wolfram-Stopfen-Prozeß eingesetzt wird, wie in Fig. 51
gezeigt, wird die Substratoberfläche rauh, durch den Schritt des
Zurückätzens der Wolframschicht. Die Ausrichtwellenformen sind
gestört, durch die Oberflächenrauhheit. Wenn die Störung der Aus
richtwellenformen klein ist, wie in (a) durch die abgesenkten Aus
richtmarkierungen gezeigt, kann das Zentrum des Musters erkannt
werden. Daher kann es benutzt werden. Die Wellenformen werden al
lerdings stark gestört, wenn herausstehende Ausrichtmarkierungen
(b) benutzt werden. Es wird schwierig, das Zentrum des Musters zu
erkennen.
Wie oben beschrieben, die Bildung des Wolfram-Stopfens durch Zu
rückätzen weist das Problem der Oberflächenrauhheit auf, was wie
derum zu einer Verschlechterung der Ausrichtpräzision führt.
Ein Verfahren zum Lösen des obigen Problems wurde vorgeschlagen,
bei welchem ein Isolationsfilm auf der gesamten Oberfläche der
Schneidelinien zurückbleibt. Dieses Verfahren wird nachfolgend
beschrieben.
Die Fig. 52 zeigt eine vergrößerte Draufsicht entsprechend des
Teils B aus Fig. 29. Ein Isolationsfilm bleibt auf dem Substrat
am Schneidelinienbereich 50 zurück. Eine Mehrzahl von Ausrichtmar
kierungen 320 sind am Ausrichtmarkierungsabschnitt 350 gebildet.
Die Ausrichtmarkierungen 320 sind Markierungen vom abgesenkten
Typ. Der Schneidelinienbereich 350 ist ein Bereich, der während
des Schneidens geschnitten wird, und es wird beispielsweise ent
lang der Linie k-k geschnitten.
Die Fig. 53 ist eine Schnittansicht entlang der Linie p-p aus
Fig. 52, und die Fig. 54 ist eine Schnittansicht entlang der
Linie q-q aus Fig. 52. Dieselben Bereiche wie in Fig. 31 und 31
werden durch dieselben oder entsprechende Bezugszeichen bezeich
net. Wie in diesen Figuren gezeigt, bleibt eine Isolationsschicht
307 auf einem Halbleitersubstrat 302 nach. Daher wird die Oberflä
che des Halbleitersubstrats 302 nicht rauh, selbst durch das Zu
rückätzen zum Bilden der Wolframstopfen. Eine Mehrzahl von Aus
richtmarkierungen 320 vom abgesenkten Typ werden auf die Isola
tionsschicht 307 gebildet. Selbst wenn das Zurückätzen zum Bilden
eines Wolfram-Stopfens, wie in Fig. 51(a) ausgeführt wird, ist
die Präzision der Ausrichtung nicht sehr beeinflußt, wenn Aus
richtmarkierungen vom abgesenkten Typ benutzt werden.
Auf diese Weise wird durch Belassen eines Isolationsfilms auf dem
Substrat am Schneidelinienbereich das Verschlechtern der Ausricht
präzision verhindert. Wenn allerdings die Isolationsschicht wie
oben beschrieben am Schneidelinienbereich belassen wird, entsteht
das folgende Problem, wenn das Schneiden entlang der Linie k-k aus
Fig. 52 durchgeführt wird.
Die Fig. 55 ist eine Schnittansicht entlang der Linie p-p, die
die Art und Weise des Schneidens entlang der Linie k-k aus Fig.
52 zeigt. Wie in Fig. 55 gezeigt, werden die Isolationsschicht
307 und das Halbleitersubstrat 302 an der Schneidelinie durch eine
Klinge 340 eines Substratzerteilers geschnitten. Allerdings werden
während des Zerteilens Risse in der Isolationsschicht 307 und im
Halbleitersubstrat 302 erzeugt. Die Risse erstrecken sich in der
Isolationsschicht 307 und erreichen die Isolationsschicht 315 des
die Vorrichtung bildenden Bereichs 360, die in der Isolations
schicht 307 gebildet ist. Hierdurch werden Kurzschlüsse zwischen
Schichten bewirkt und die Zuverlässigkeit herabgesetzt.
Ferner beschreibt die japanische Offenlegungsschrift Nr. 2-2 11 652
einen Aufbau einer Halbleitervorrichtung, der nachfolgend be
schrieben wird.
Die Fig. 56 ist eine Schnittansicht mit dem schematischen Aufbau
der in der oben beschriebenen Druckschrift beschriebenen Halblei
tervorrichtung. Die Fig. 56 zeigt einen Zustand vor dem Abteilen
des Chips vom Wafer, und es gibt einen Schneidelinienbereich 450,
der während des Zerteilens geschnitten wird, zwischen den die Vor
richtung bildenden Bereichen 460. Ein Oxidfilm 403 zum Isolieren
von Elementen wird auf der Oberfläche des Halbleitersubstrats 402
gebildet. Eine Isolationsschicht 407 ist auf der Oberfläche des
Halbleitersubstrats 402 gebildet. Die Isolationsschicht 407 weist
eine Öffnung 451 und einen Schneidelinienbereich 450 auf. Durch
diese Öffnung 451 wird ein Bereich der Oberfläche des Halbleiter
substrats 402 freigelegt. Am Schneidelinienbereich 450 ist eine
Wolframverbindungsschicht 401 auf der Isolationsschicht 407 gebil
det. Die Wolframverbindungsschicht 401 bedeckt die Isolations
schicht 407 am Schneidelinienbereich 450. Die Wolframverbindungs
schicht 401 füllt die Öffnung der Isolationsschicht 407. An den
die Vorrichtung bildenden Bereichen 460 wird ein Isolationsfilm 423
auf der Isolationsschicht 407 und auf der Wolframverbindungs
schicht 401 gebildet.
Die in der Druckschrift offenbarte Halbleitervorrichtung ist wie
oben beschrieben aufgebaut. Bei dieser Halbleitervorrichtung wird
verhindert, daß die durch das Zerteilen bewirkten Risse des Isola
tionsfilms andere Chips erreichen, durch die Isolationsschicht 407
und einen Wolfram-Stopfen 401 am Schneidelinienbereich 450. Aller
dings entsteht das folgende Problem, wenn der Schneidelinienbe
reich 450 durch die Klinge eines Substratzerteilers geschnitten
wird.
Die Fig. 58 ist eine Perspektivansicht mit dem Schneidelinienbe
reich der Halbleitervorrichtung, wie sie in der Druckschrift of
fenbart ist, nach dem Schneiden des Schneidelinienbereichs. Wie in
Fig. 58 gezeigt, ist bei der offenbarten Halbleitervorrichtung
eine Wolframverbindungsschicht 401 zum Bedecken der gesamten Ober
fläche der Isolationsschicht 407 am Schneidelinienbereich 450 ge
bildet. Wenn daher diese geschnitten wird, muß zuerst die Wolfram
verbindungsschicht 401 geschnitten werden, wie in Fig. 57 ge
zeigt. Durch dieses Schneiden streuen Stücke der Wolframverbin
dungsschicht 401 und können möglicherweise Bonding-Anschlußberei
che 413 überbrücken, wie in Fig. 58 gezeigt. Das Schneiden der
Verbindungsschicht führt daher möglicherweise zu einem Kurzschluß
zwischen Bonding-Anschlußbereichen. Zusätzlich müssen zwei Schich
ten, das heißt die Wolframverbindungsschicht 401 und die Isola
tionsschicht 407 geschnitten werden. Wenn daher die Wolframverbin
dungsschicht 401 aus einem Material mit großer Härte gebildet ist,
nutzt die Klinge 440 des Substratzerteilers ab, und die Anzahl von
Fehlern würde ansteigen. Mit anderen Worten weist diese Lösung
nach dem Stand der Technik das Problem einer kurzen Nutzungsdauer
der Klinge 440 des Substratzerteilers auf.
Aufgabe der Erfindung ist es, die Lebensdauer der Klinge eines
Substratzerteilers zum Schneiden eines Wafers in Chips zu verlän
gern. Dabei soll eine Halbleitervorrichtung geschaffen werden, die
diese verlängerte Lebensdauer gestattet, wobei ein möglicher Kurz
schluß zwischen Bonding-Anschlußbereichen, der beim Schneiden des
Wafers in Chips entstehen kann, verhindert wird.
Die Aufgabe wird durch die Halbleiterwaferstruktur nach dem Pa
tentanspruch 1, die Halbleitervorrichtung nach dem Patentansprü
chen 5, 11, 19 sowie das Verfahren nach den Patentansprüchen 16,
24 und 27 gelöst.
Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrie
ben.
Ein Halbleiter-Wafer umfaßt ein Halbleitersubstrat mit einer Mehr
zahl von Halbleitervorrichtungsbereichen und einer Mehrzahl von
Schneidelinienbereichen, die die Vorrichtungsbereiche voneinander
trennen. Eine Isolationsschicht eines ersten Materials wird auf
einer Oberfläche des Halbleitersubstrates gebildet. Die Isola
tionsschicht umfaßt eine Mehrzahl von Öffnungen, die jeweils eine
betreffende der Vorrichtungsbereiche umgeben und elektrisch von
einander isoliert sind.
Bei diesem Halbleiter-Wafer ist eine Mehrzahl von Öffnungen auf
der Isolationsschicht gebildet. Diese Öffnung ist den Halbleiter
vorrichtungsbereich umgebend gebildet. Wenn folglich die Schneide
linie geschnitten wird, wird die Richtung des beim Schneiden er
zeugten Risses durch die Öffnungen aufgehalten. Daher kann der Riß
nicht den Halbleitervorrichtungsbereich erreichen, und folglich
kann ein Kurzschluß zwischen Schichten verhindert werden, was die
Zuverlässigkeit fördert.
Vorzugsweise sind bei der vorliegenden Erfindung die Öffnungen mit
einer Schicht eines zweiten Materials gefüllt, das innerhalb der
Öffnungen von diesen begrenzt wird.
Bei der vorliegenden Erfindung ist vorzugsweise jede der Öffnungen
durchgängig.
Bei der vorliegenden Erfindung umfaßt ferner jede Öffnung eine
Mehrzahl von diskontinuierlichen Öffnungen.
Die Halbleitervorrichtung entsprechend der vorliegenden Erfindung
umfaßt ein Halbleitersubstrat, vorrichtungsbildende Bereiche, eine
auf einem ersten Material gebildete Isolationsschicht sowie eine
Füllschicht, die aus einem zweiten Material gebildet ist. Das
Halbleitersubstrat weist eine Hauptoberfläche auf. Der vorrich
tungsbildende Bereich umfaßt eine Vorrichtung, die auf der Haupt
oberfläche des Halbleitersubstrats gebildet ist. Die aus dem er
sten Material gebildete Isolationsschicht wird zum Bedecken der
vorrichtungsbildenden Schicht gebildet. Die aus dem ersten Materi
al gebildete Isolationsschicht weist ein Loch auf, das den die
Vorrichtung bildenden Bereich umgibt und sich von der Oberfläche
der Isolationsschicht des erstens Materials in Richtung auf die
Hauptoberfläche des Halbleitersubstrats erstreckt. Die Füllschicht
des zweiten Materials wird im wesentlichen nur in der Öffnung ge
bildet.
Bei dieser Halbleitervorrichtung wird ein Loch in der ersten Iso
lationsschicht gebildet. Dieses Loch ist den die Vorrichtung bil
denden Bereich umgebend gebildet und erstreckt sich von der ober
sten Oberfläche der Isolationsschicht auf die Hauptoberfläche des
Halbleitersubstrats. Das Loch ist mit der Füllschicht gefüllt, die
aus dem zweiten Material gebildet ist. Daher ist die Füllschicht
so vorgesehen, daß sie den die Vorrichtung bildenden Bereich um
gibt. Wenn daher ein durch die Isolationsschicht gebildeter Be
reich, der nicht der die Vorrichtung bildende Bereich ist, ge
schnitten wird, wird die Richtung des Risses, der durch das
Schneiden erzeugt wird, durch die Füllschicht behindert. Daher
kann der Riß nicht den die Vorrichtung bildenden Bereich errei
chen, und folglich wird ein Kurzschluß zwischen Schichten verhin
dert, was die Zuverlässigkeit erhöht. Zusätzlich wird die Füll
schicht des zweiten Materials im wesentlichen nur in der Öffnung
gebildet. Insbesondere wird die Füllschicht nicht auf der Isola
tionsschicht außerhalb des die Vorrichtung bildenden Bereichs ge
bildet. Wenn daher die Isolationsschicht außerhalb des die Vor
richtung bildenden Bereichs geschnitten wird, wird nur die Isola
tionsschicht geschnitten. Daher kann eine lange Lebensdauer der
Zerteilvorrichtung erzielt werden.
Vorzugsweise umfaßt bei der vorliegenden Erfindung das Loch eine
Mehrzahl von Löchern, die voneinander entfernt den die Vorrichtung
bildenden Bereich umgebend angeordnet sind.
Vorzugsweise umfaßt das Loch einen Graben, der sich den die Vor
richtung bildenden Bereich umgebend erstreckt.
Ferner umfaßt das erste Material vorzugsweise ein Siliziumoxid.
Außerdem umfaßt die Vorrichtung einen Feldeffekttransistor.
Ferner wird die beschriebene Aufgabe durch das Verfahren zum Her
stellen der Halbleitervorrichtung entsprechend der vorliegenden
Erfindung gelöst, bei dem ein Bereich zum Bilden einer Vorrichtung
eine Vorrichtung enthält, die auf der Hauptoberfläche eines Halb
leitersubstrats gebildet wird, eine Isolationsschicht eines ersten
Materials zum Bedecken des die Vorrichtung bildenden Bereichs ge
bildet wird, ein Loch in der Isolationsschicht zum Umgeben des die
Vorrichtung bildenden Bereichs gebildet wird, das sich von der
Oberfläche der Isolationsschicht auf die Hauptoberfläche des Halb
leitersubstrats erstreckt, und eine Füllschicht, die aus einem
zweiten Material gebildet wird, und im wesentlichen nur in der
Öffnung gebildet wird.
Bei der vorliegenden Erfindung wird vorzugsweise der Schritt zum
Bilden der Füllschicht durch den Schritt zum Füllen des Lochs und
zum Bilden einer oberen Schicht zum Bedecken der Oberfläche der
Isolationsschicht ausgeführt, und durch den Schritt zum Entfernen
der oberen Schicht, so daß die Oberfläche der Isolationsschicht
freigelegt wird.
Ferner umfaßt die erfindungsgemäße Halbleitervorrichtung ein Halb
leitersubstrat, einen eine Vorrichtung bildenden Bereich, einen
leitenden Bereich, eine Isolationsschicht, eine erste aus einem
leitenden Material gebildete Füllschicht und eine zweite aus einem
leitenden Material gebildete Füllschicht. Das Halbleitersubstrat
weist eine Hauptoberfläche auf. Der die Vorrichtung bildende Be
reich umfaßt eine Vorrichtung, die auf der Hauptoberfläche des
Halbleitersubstrats gebildet ist. Der leitende Bereich ist auf der
Hauptoberfläche des Halbleitersubstrats in dem die Vorrichtung
bildenden Bereich gebildet. Die Isolationsschicht ist zum Bedecken
des die Vorrichtung bildenden Bereichs gebildet. Die Isolations
schicht weist ein erstes Loch auf, das zum Umgeben des die Vor
richtung bildenden Bereichs vorgesehen ist und sich von der Ober
fläche der Isolationsschicht auf die Hauptoberfläche des Halblei
tersubstrats erstreckt. Die Isolationsschicht umfaßt ferner ein
zweites Loch, das sich von der Oberfläche der Isolationsschicht
erstreckt und den leitenden Bereich in dem die Vorrichtung bilden
den Bereich erreicht. Die erste Füllschicht, die aus einem leiten
den Material gebildet ist, wird im wesentlichen nur im ersten Loch
gebildet. Die zweite Füllschicht, die aus einem leitenden Material
gebildet ist, wird im wesentlichen nur im zweiten Loch gebildet.
Bei der Halbleitervorrichtung wird die erste Füllschicht eines
leitenden Materials im wesentlichen nur im ersten Loch gebildet.
Insbesondere wird die erste Füllschicht des leitenden Materials
nicht auf der Isolationsschicht außerhalb des die Vorrichtung bil
denden Bereichs gebildet. Wenn daher die Isolationsschicht außer
halb des die Vorrichtung bildenden Bereichs geschnitten wird, wird
die erste Füllschicht aus leitendem Material nicht geschnitten,
und die erste Füllschicht des leitenden Materials nicht gestreut.
Daher wird die erste Füllschicht des leitenden Materials niemals
die Bonding-Anschlußbereiche überbrücken, und daher kann ein Kurz
schließen von diesen verhindert werden.
Bei der vorliegenden Erfindung umfaßt die Vorrichtung vorzugsweise
einen Feldeffekttransistor, und der leitende Bereich umfaßt einen
Störstellenbereich des Feldeffekttransistors, der auf der Haupt
oberfläche des Halbleitersubstrats gebildet ist.
Vorzugsweise ist ferner eine auf der Isolationsschicht gebildete
Verbindungsschicht eingeschlossen, und die zweite Füllschicht ver
bindet elektrisch den Störstellenbereich mit der Verbindungs
schicht.
Ferner umfaßt die zweite Füllschicht vorzugsweise eine Sperrme
tallschicht, die so gebildet ist, daß sie im Kontakt mit der Ober
fläche des Störstellenbereichs steht.
Vorzugsweise enthält das die ersten und zweiten Füllschichten bil
dende leitende Material Wolfram.
Die oben beschriebenen Aufgaben der Erfindung können durch das
Verfahren zum Herstellen der Halbleitervorrichtung gelöst werden,
wobei ein eine Vorrichtung bildender Bereich eine Vorrichtung um
faßt, die auf einem Hauptsubstrat eines Halbleitersubstrats gebil
det ist, ein leitender Bereich ist auf der Hauptoberfläche des
Halbleitersubstrats in dem die Vorrichtung bildenden Bereich ge
bildet, eine Isolationsschicht ist zum Bedecken des die Vorrich
tung bildenden Bereichs gebildet, ein erstes Loch ist in der Iso
lationsschicht den die Vorrichtung bildenden Bereich umgebend ge
bildet und erstreckt sich von der Oberfläche der Isolationsschicht
auf die Hauptoberfläche des Halbleitersubstrats, ein zweites Loch
ist in der Isolationsschicht gebildet und erstreckt sich von der
Oberfläche der Isolationsschicht und erreicht den leitenden Be
reich im die Vorrichtung bildenden Bereich, eine erste Füllschicht
aus einem leitenden Material ist im wesentlichen nur in der ersten
Öffnung gebildet, und eine zweite Füllschicht eines leitenden Ma
terials ist im wesentlichen nur in der zweiten Öffnung gebildet.
Durch dieses Verfahren zum Herstellen der Halbleitervorrichtung
wird eine erste Füllschicht eines leitenden Materials im wesentli
chen nur in der ersten Öffnung gebildet, und eine zweite Füll
schicht eines leitenden Materials wird im wesentlichen nur in der
zweiten Öffnung gebildet. Ein leitendes Material wird für die er
ste Füllschicht zum Füllen des ersten Lochs benutzt, da es elek
trisch mit dem leitenden Bereich verbunden sein muß. Die zweite
Füllschicht zum Füllen des zweiten Loches ist nicht auf der Isola
tionsschicht außerhalb des die Vorrichtung bildenden Bereichs ge
bildet. Daher wird ein Kurzschluß zwischen Bonding-Anschlußberei
chen, der durch das Streuen der zweiten Füllschicht während des
Schneidens erzeugt werden kann, verhindert. Daher wird es möglich,
ein leitendes Material als zweite Füllschicht zu benutzen. Insbe
sondere kann dasselbe leitende Material für die erste und die
zweite Füllschicht benutzt werden. Daher kann das erste und das
zweite Loch mit der ersten bzw. zweiten Füllschicht im selben
Schritt gefüllt werden. Dies vereinfacht den Herstellungsprozeß.
Vorzugsweise umfaßt bei der vorliegenden Erfindung der Schritt zum
Bilden der ersten und zweiten Füllschichten den Schritt zum Bilden
einer leitenden Schicht zum Füllen der ersten und zweiten Löcher
und zum Bedecken der Oberfläche der Isolationsschicht, und den
Schritt zum Entfernen der leitenden Schicht, so daß die Hauptober
fläche der Isolationsschicht freigelegt wird.
Bei dem Verfahren zum Herstellen der erfindungsgemäßen Halbleiter
vorrichtung, bei der ein eine Vorrichtung bildender Bereich eine
Vorrichtung aufweist, die auf der Hauptoberfläche eines Halblei
tersubstrats gebildet ist, wird ein leitender Bereich auf der
Hauptoberfläche des Halbleitersubstrats in dem die Vorrichtung
bildenden Bereich gebildet, eine Isolationsschicht wird zum Bedecken
des die Vorrichtung bildenden Bereichs gebildet, ein erstes
Loch wird in der Isolationsschicht den die Vorrichtung bildenden
Bereich umgebend gebildet und erstreckt sich von der Oberfläche
der Isolationsschicht auf die Hauptoberfläche des Halbleitersub
strats, eine zweite Schicht wird in der Isolationsschicht gebil
det, die sich von der Oberfläche der Isolationsschicht erstreckt
und den leitenden Bereich in dem die Vorrichtung bildenden Bereich
erreicht, eine erste Füllschicht eines leitenden Materials wird
zum Füllen des ersten Lochs gebildet und weist eine mit der Ober
fläche der Isolationsschicht durchgehende Oberfläche auf, und eine
zweite Füllschicht eines leitenden Materials wird zum Füllen des
zweiten Lochs gebildet und weist eine Oberfläche auf, die durch
gängig mit der Oberfläche der Isolationsschicht ist, und durch
Schneiden der Isolationsschicht und des Halbleitersubstrats an dem
Bereich, der um die Füllschicht herumliegt, werden die Halbleiter
vorrichtungen mit den die Vorrichtung bildenden Bereichen ge
trennt.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen
Fig. 1 eine schematische Draufsicht mit einem Wafer
entsprechend einer Ausführungsform;
Fig. 2 eine vergrößerte Draufsicht mit dem Bereich A
von Fig. 1;
Fig. 3 eine Draufsicht mit einer Vergrößerung des
Bereichs entlang der Linie 1-1 aus Fig. 2;
Fig. 4 eine Draufsicht mit einer Vergrößerung eines
Bereichs entlang der Linie m-m aus Fig. 2;
Fig. 5 eine Schnittansicht entlang der Linie l-l aus
Fig. 3;
Fig. 6 eine Schnittansicht entlang der Linie m-m aus
Fig. 4;
Fig. 7-14 Schnittansichten entlang der Linie l-l aus
Fig. 4, die in der Reihenfolge die Herstel
lungsschritte der Halbleitervorrichtung ent
sprechend der ersten Ausführungsform zeigen;
Fig. 15-22 Schnittansichten entlang der Linie m-m aus
Fig. 3, die in der Reihenfolge die Herstel
lungsschritte der Halbleitervorrichtung ent
sprechend der ersten Ausführungsform zeigen;
Fig. 23 eine Schnittansicht mit der Art des Schneidens
der Halbleitervorrichtung entsprechend der
ersten Ausführungsform;
Fig. 24 eine teilweise Schnittansicht (a) und eine
Draufsicht (b) mit dem schematischen Aufbau
nach dem Schneiden der Halbleitervorrichtung
entsprechend der ersten Ausführungsform;
Fig. 25 eine vergrößerte Draufsicht entsprechend der
Linie m-m aus Fig. 2 entsprechend einer zwei
ten Ausführungsform;
Fig. 26 eine Schnittansicht entlang der Linie m-m aus
Fig. 25;
Fig. 27 eine Schnittansicht entlang der Linie l-l aus
Fig. 3 mit dem neunten Schritt des Verfahrens
zum Herstellen der Halbleitervorrichtung ent
sprechend der ersten Ausführungsform;
Fig. 28 eine Schnittansicht entlang der Linie m-m aus
Fig. 3 mit dem neunten Schritt des Verfahrens
zum Herstellen der Halbleitervorrichtung ent
sprechend der ersten Ausführungsform;
Fig. 29 eine Draufsicht mit der schematischen Ansicht
eines herkömmlichen Wafers;
Fig. 30 eine vergrößerte Draufsicht mit dem Bereich B
aus Fig. 29;
Fig. 31 eine Schnittansicht entlang der Linie n-n aus
Fig. 30;
Fig. 32 eine Schnittansicht entlang der Linie o-o aus
Fig. 30;
Fig. 33-40 Schnittansichten entlang der Linie n-n aus
Fig. 30 mit Reihenfolge der Schritte zum Her
stellen der herkömmlichen Halbleitervorrich
tung;
Fig. 41-48 Schnittansichten entlang der Linie o-o aus
Fig. 30 mit der Reihenfolge der Schritte zum
Herstellen der herkömmlichen Halbleitervor
richtung;
Fig. 49 eine Schnittansicht mit dem Schritt zum Formen
von Wolfram-Stopfen in einer Mehrzahl von Kon
taktlöchern mit verschiedenen Durchmessern;
Fig. 50 Schnittansichten von Ausrichtmarkierungen vom
abgesenkten Typ (a) und vom hervorstehenden
Typ (b), und Ausrichtwellenformen, wenn die
Substratoberfläche nicht rauh ist;
Fig. 51 Schnittansichten von Ausrichtmarkierungen vom
abgesenkten Typ (a) und vom hervorstehenden
Typ (b), und Ausrichtwellenformen, wenn die
Substratoberfläche nicht ist;
Fig. 52 eine vergrößerte Draufsicht entsprechend des
Bereichs B aus Fig. 29;
Fig. 53 eine Schnittansicht entlang der Linie p-p aus
Fig. 52;
Fig. 54 eine Schnittansicht entlang der Linie q-q aus
Fig. 52;
Fig. 55 eine Schnittansicht mit der Art und Weise des
Schneidens entlang der Linie k-k aus Fig. 52;
Fig. 56 eine Schnittansicht mit dem schematischen Auf
bau einer Halbleitervorrichtung aus dem Stand
der Technik;
Fig. 57 eine Schnittansicht mit der Art und Weise des
Schneidens der Halbleitervorrichtung, wie sie
im Stand der Technik offenbart ist; und
Fig. 58 eine Perspektivansicht mit der Halbleitervor
richtung nach dem Schneiden, wie im Stand der
Technik offenbart.
Wie in den Fig. 1 und 2 gezeigt, ist eine Mehrzahl von Vorrich
tungen 60 auf einem Wafer 100 gebildet. Die Vorrichtungen 60 wer
den durch den Wolfram-Stopfen-Zurückätzprozeß hergestellt. Es sind
Schneidelinienbereiche 50 zwischen jeder der Vorrichtungen vorge
sehen, auf denen Vorrichtungen nicht gebildet werden. Ausrichtmar
kierungen 20 sind am Schneidelinienbereich 50 gebildet. Der
Schneidelinienbereich ist ein Bereich, der geschnitten wird, wenn
der Wafer in Chips eingeteilt wird, und er wird entlang der Linie
i-i beispielsweise geschnitten.
Wie in den Fig. 3 und 4 gezeigt, wird ein Bereich 1a, der mit
Wolfram gefüllt ist, am Schneidelinienbereich 50 gebildet ist, den
die Vorrichtung bildenden Bereich 60 umgebend. Aus Gründen der
Vereinfachung wird der mit Wolfram gefüllte Bereich 1a als Wolf
ramstraße (Wolframsteg) bezeichnet. Am Schneidelinienbereich 50
verbleibt ein Isolationsfilm 7 auf dem Halbleitersubstrat. Daher
ist die am Schneidelinienbereich 50 gebildete Ausrichtmarkierung
50 eine Markierung vom abgesenkten Typ.
Eine Schnittansicht der Halbleitervorrichtung entsprechend der
ersten Ausführungsform wird nachfolgend beschrieben:
In Fig. 5 ist eine Schnittansicht eines Bereichs gezeigt, bei dem
die Ausrichtmarkierung nicht am Schneidelinienbereich 50 vorgese
hen ist. Diese Schnittansicht zeigt den Wafer, bevor er in Chips
aufgeteilt wird, und ein Schneidelinienbereich 50 existiert zwi
schen Bereichen 60 zum Bilden der Vorrichtungen. Zuerst wird be
züglich des die Vorrichtung bildenden Bereichs 60 ein Oxidfilm 3
zum Isolieren von Elementen auf einer Oberfläche des Halbleiter
substrats 2 gebildet. Zwischen den Oxidfilmen 3 ist ein MOS-Tran
sistor 30 gebildet. Der MOS-Transistor 30 umfaßt eine Gateelektro
de 4, einen Gateoxidfilm 5 sowie einen Störstellendiffusionsbe
reich 6. Auf der Oberfläche des Halbleitersubstrats, auf dem der
MOS-Transistor 30 gebildet worden ist, wird eine Isolationsschicht
7 gebildet. Die Isolationsschicht 7 umfaßt eine Kontaktöffnung 52,
die oberhalb des Störstellendiffusionsbereichs 6 gebildet ist. Ein
Teil der Oberfläche des Störstellendiffusionsbereichs 6 wird durch
die Kontaktöffnung 52 freigelegt. Ein Sperrmetall 8 von TiN/Ti
wird dünn auf den Seitenwänden und auf der Bodenoberfläche der
Kontaktöffnung 52 gebildet. Die Kontaktöffnung 52 ist mit einem
Wolfram-Stopfen 1b gefüllt. Eine erste Aluminiumverbindungsschicht
9 ist auf der Kontaktöffnung 52 gebildet. Die erste Aluminiumver
bindungsschicht 9 ist elektrisch mit dem Störstellendiffusionsbe
reich 6 über den Wolfram-Stopfen 1b verbunden. Ein Zwischen
schichtisolationsfilm 10 ist auf der Oberfläche der Isolations
schicht 7 verbunden. Der Zwischenschichtisolationsfilm 10 weist
eine durchgehende Öffnung 53 auf, die oberhalb der ersten Alumini
umverbindungsschicht 9 gebildet ist. Ein Bereich der Oberfläche
der ersten Aluminiumverbindungsschicht 9 wird durch die durchge
hende Öffnung 53 freigelegt. Eine zweite Aluminiumverbindungs
schicht 11 ist auf der Oberfläche des Isolationzwischenschicht
films 10 gebildet. Die Aluminiumverbindungsschicht 11 ist elek
trisch mit der ersten Aluminiumverbindungsschicht 9 über das
durchgehende Loch 53 verbunden. Ein Passivierungsfilm 12 ist auf
der Oberfläche der zweiten Aluminiumverbindungsschicht 11 gebil
det. Der Passivierungsfilm 12 weist eine Öffnung auf. Ein Bereich
der Oberfläche der zweiten Aluminiumverbindungsschicht wird durch
die Öffnung freigelegt. Der freigelegte Bereich der zweiten Alumi
niumverbindungsschicht 11 dient als Bonding-Anschlußbereich 13.
Bezüglich des Schneidelinienbereichs 52 ist eine Isolationsschicht
7 auf der Oberfläche des Halbleitersubstrats 2 gebildet. Die Iso
lationsschicht 7 weist einen Grabenbereich 51 auf, der den die
Vorrichtung bildenden Bereich 60 umgibt. Ein Sperrmetall 8 von
TiN/Ti ist dünn auf der Innenwand des Grabens 51 gebildet. Der
Grabenbereich 51 ist mit einer Wolframstraße (einem Wolframsteg) 1a
gefüllt. Die Wolframstraße 1a ist den die Vorrichtung bildenden
Bereich 60 umgebend gebildet.
Die Fig. 6 zeigt eine Schnittansicht eines Bereichs, an dem eine
Ausrichtmarkierung am Schneidelinienbereich 50 vorgesehen ist. Der
die Vorrichtung bildende Bereich 60 weist denselben Aufbau wie der
Bereich ohne Ausrichtmarkierung in Fig. 5 auf. Es ist eine Mehr
zahl von Ausrichtmarkierungen 20 vom abgesenkten Typ am Schneide
linienbereich 50 gebildet. Rückstand 14 verbleibt auf den Seiten
wänden der Ausrichtmarkierung. Mit Ausnahme dieses Merkmals ist
der Aufbau derselbe wie in Fig. 5. In Fig. 5 und 6 ist der
Schneidelinienbereich 50 nicht gezeigt, um die Darstellung zu ver
einfachen.
Die Halbleitervorrichtung entsprechend der ersten Ausführungsform
ist wie oben beschrieben aufgebaut. Das Verfahren zum Herstellen
der Halbleitervorrichtung wird nachfolgend beschrieben.
Wie in den Fig. 7 und 15 gezeigt, wird ein Oxidfilm 3 zum Iso
lieren von Elementen auf der Oberfläche des Halbleitersubstrats 2
gebildet. Ein MOS-Transistor 30 mit einer Gateelektrode 4, einem
Gateoxidfilm 5 und einem Störstellendiffusionsbereich 6 ist zwi
schen Oxidfilmen 3 gebildet. Eine Isolationsschicht 7 ist auf der
Oberfläche des Halbleitersubstrats 2 gebildet. In dem die Vorrich
tung bildenden Bereich 60 wird eine Öffnung 52 in der Isola
tionsschicht 7 gebildet. Die Öffnung 52 wird auf dem Störstellen
diffusionsbereich 6 gebildet, und ein Bereich der Oberfläche des
Störstellendiffusionsbereichs 6 wird durch die Öffnung 52 freige
legt. Am Schneidelinienbereich 50 wird ein Graben 51 in der Isola
tionsschicht 7 gebildet. Der Grabenbereich 51 wird so gebildet,
daß er den die Vorrichtung bildenden Bereich 60 umgibt, und ein
Bereich der Oberfläche des Halbleitersubstrats 1 wird durch den
Graben 51 freigelegt. Wie insbesondere in Fig. 15 gezeigt, wird
eine Ausrichtmarkierung 20 vom abgesenkten Typ in der Isolations
schicht 7 gebildet.
Wie in den Fig. 16 und 18 gezeigt, wird ein Sperrmetall 8 aus
TiN/Ti dünn auf dem gesamten Wafer gebildet.
Wie in den Fig. 9 und 17 gezeigt, wird eine Wolframschicht 1
durch eine CVD-Methode auf den gesamten Wafer aufgebracht, auf dem
das Sperrmetall 8 gebildet worden ist. Durch das Ablagern der Wol
framschicht 1 werden die Öffnung 52 und der Grabenbereich 51 mit
der Wolframschicht 1 gefüllt.
Wie in den Fig. 10 und 18 gezeigt, wird die gesamte Oberfläche,
auf der die Wolframschicht 1 aufgebracht wurde, zurückgeätzt.
Durch dieses Ätzen wird ein Wolfram-Stopfen 1b in der Öffnung 52
des die Vorrichtung bildenden Bereichs 60 gebildet. Eine Wolfram
straße 1a ist den die Vorrichtung bildenden Bereich 60 umgebend am
Schneidelinienbereich 50 gebildet. Der Wolfram-Stopfen 1b ist elek
trisch mit dem Störstellendiffusionsbereich 6 verbunden. Wie ins
besondere in Fig. 18 gezeigt, wird durch das Zurückätzen der Wol
framschicht 1 der Bereich der Oberfläche des Halbleitersubstrats
2, der durch die abgesenkte Ausrichtmarkierung 20 freigelegt wur
de, rauh gemacht. Wie in den Fig. 11 und 19 gezeigt, wird eine
erste Aluminiumschicht auf der gesamten Oberfläche der Isolations
schicht 7 gebildet. Die Aluminiumschicht wird geätzt, und eine
erste Aluminiumverbindungsschicht 9 wird gebildet. Die erste Alu
miniumverbindungsschicht 9 verbleibt nur auf dem Wolfram-Stopfen
1b.
Wie in den Fig. 12 und 20 gezeigt, wird eine Isolationsschicht
auf der gesamten Oberfläche des Halbleitersubstrats 2 gebildet.
Die Isolationsschicht wird geätzt, und ein Zwischenschichtisola
tionsfilm 10 wird gebildet. Der Zwischenschichtisolationsfilm 10
verbleibt nur auf der Oberfläche der Isolationsschicht 7. Der Zwi
schenschichtisolationsfilm 10 auf einem Bereich der Oberfläche der
ersten Aluminiumverbindungsschicht 9 wird ebenfalls durch Ätzen
entfernt. Folglich wird eine durchgehende Öffnung 53 im Zwischen
schichtisolationsfilm 10 gebildet, durch welchen ein Bereich der
Oberfläche der ersten Aluminiumverbindungsschicht freigelegt wird.
Wie in den Fig. 13 und 21 gezeigt, wird eine zweite Aluminium
schicht auf der gesamten Oberfläche des Zwischenschichtisolations
films 10 gebildet. Die zweite Aluminiumschicht wird geätzt, und
eine zweite Aluminiumverbindungsschicht 11 wird gebildet. Die zwei
te Aluminiumverbindungsschicht 11 bleibt nur auf der Oberfläche des
Zwischenschichtisolationsfilm 10. Die zweite Aluminiumverbindungs
schicht 11 steht in Kontakt mit einem Bereich der Oberfläche der
ersten Aluminiumverbindungsschicht 9 durch die durchgehende Öff
nung 53 des Zwischenschichtisolationsfilms 10.
Wie in den Fig. 14 und 22 gezeigt, wird eine Passivierungs
schicht auf der gesamten Oberfläche des Isolationszwischenschicht
film 10 aufgebracht. Die Passivierungsschicht wird geätzt, und ein
Passivierungsfilm 12 wird gebildet. Durch dieses Ätzen verbleibt
der Passivierungsfilm 12 zum Bedecken der zweiten Aluminiumverbin
dungsschicht 11. Der Passivierungsfilm 12 auf einem Bereich der
Oberfläche der zweiten Aluminiumverbindungsschicht 11 wird eben
falls durch Ätzen entfernt. Folglich wird eine Öffnung im Passi
vierungsfilm 12 gebildet, und ein Bereich der Oberfläche der zwei
ten Aluminiumverbindungsschicht 11 wird freigelegt. Der freigeleg
te Bereich der zweiten Aluminiumverbindungsschicht 11 dient als
Bonding-Anschlußbereich 13. In Schnittansichten von Bereichen mit
Ausrichtmarkierungen 20 wird der Rückstand, der auf den Seitenwän
den der Ausrichtmarkierung 20 gebildet wird, nicht gezeigt.
Die Halbleitervorrichtung entsprechend der ersten Ausführungsform
wird wie oben beschrieben hergestellt.
Bei der Halbleitervorrichtung entsprechend der ersten Ausführungs
form verbleibt ein Isolationsfilm auf dem Schneidelinienbereich,
wo Ausrichtmarkierungen vom abgesenkten Typ gebildet sind. Daher
wird eine Verminderung der Ausrichtpräzision durch die Oberflä
chenrauhheit verhindert. Zusätzlich wird eine Wolframstraße den
das Element bildenden Bereich umgebend gebildet, in dem verblei
benden Isolationsfilm am Schneidelinienbereich. Daher entstehen,
wenn diese entlang der Linie i-i aus Fig. 2 geschnitten wird, die
folgenden Vorteile.
Wie in Fig. 23 gezeigt, wenn der Schneidelinienbereich durch Be
nutzen einer Klinge 40 eines Substratzerteilers geschnitten wird,
werden Risse vom geschnittenen Bereich erzeugt und erstrecken sich
zur Isolationsschicht 7 und zum Halbleitersubstrat 2. Der Riß er
streckt sich zum die Vorrichtung bildenden Bereich 60. Da aller
dings eine Wolframstraße 1a den die Vorrichtung bildenden Bereich
60 umgebend gebildet ist, werden die Risse durch die Wolframstraße
1a aufgehalten. Daher erreichen die Risse nicht den die Vorrich
tung bildenden Bereich 60, Kurzschlüsse zwischen Schichten können
verhindert werden und die Zuverlässigkeit wird sichergestellt.
Ferner ist im Unterschied zur Halbleitervorrichtung nach dem oben
beschriebenen Stand der Technik keine Verbindungsschicht auf der
Isolationsschicht am Schneidelinienbereich gebildet. Daher können
Kurzschlüsse zwischen Bonding-Anschlußbereichen, die durch Streuen
der Verbindungsschicht beim Schneiden entstehen, verhindert wer
den.
Da nur eine Schicht, das heißt die Isolationsschicht, auf der
Oberfläche des Substrats verbleibt, hat die Klinge des Substrat
zerteilers eine längere Lebensdauer, verglichen mit dem Fall, daß
zwei Schichten, das heißt die Isolationsschicht und die Verbin
dungsschicht, geschnitten werden müssen.
Der Aufbau der Halbleitervorrichtung nach dem Schneiden wird be
schrieben. Wie in Fig. 24 (a) gezeigt, wird die Isolationsschicht 7
des Schneidelinienbereichs 50 geschnitten. Daher verbleiben eine
Wolframstraße 1a, ein Passivierungsfilm 8 und eine Isolations
schicht 7 auf dem Halbleitersubstrat 2. Der Schneidelinienbereich
nach dem Schneiden weist eine derartige Struktur auf. Wie in Fig.
24 (b) gezeigt, umgibt nach dem Schneiden die Wolframstraße 1a den
die Vorrichtung bildenden Bereich 60.
Eine zweite Ausführungsform der vorliegenden Erfindung wird nach
folgend beschrieben. Wie in den Fig. 25 und 26 gezeigt, ist ein
Schneidelinienbereich 150 zwischen eine Vorrichtung bildenden Be
reichen 160 vorgesehen. Die die Vorrichtung bildenden Bereiche 160
weisen denselben Aufbau wie bei der ersten Ausführungsform auf. Am
Schneidelinienbereich 150 verbleibt eine Isolationsschicht 7 auf
der Oberfläche des Halbleitersubstrats 2. Eine Mehrzahl von Aus
richtmarkierungen 20 vom abgesenkten Typ werden auf der Isola
tionsschicht 107 gebildet. Eine Mehrzahl von lochförmigen Öffnun
gen 150 werden die die Vorrichtung bildenden Bereiche umgebend in
der Isolationsschicht 207 gebildet. Die Öffnungen 151 werden mit
Wolfram oder dergleichen gefüllt. Bereiche, die denen in den Figu
ren 4 und 5 entsprechen, werden durch dieselben Bezugszeichen be
zeichnet.
Bei der zweiten Ausführungsform umgibt eine Wolframstraße 101a mit
einer Anzahl von Löchern den die Vorrichtung bildenden Bereich,
wie oben erwähnt.
Obwohl eine Wolframstraße den die Vorrichtung bildenden Bereich
bei den oben beschriebenen zwei Ausführungsformen umgibt, können
zwei oder mehr Wolframstraßen zum Umgeben des die Vorrichtung bil
denden Bereichs vorgesehen sein.
Obwohl ein Isolationsfilm auf der Schneidelinie bei der oben be
schriebenen Ausführungsformen verbleibt, kann der Isolationsfilm
nach den Schritten der Fig. 14 und 22 entfernt werden, so daß
die in den Fig. 27 und 28 gezeigte Struktur erzielt wird. Wie
in Fig. 27 gezeigt, wird der Isolationsfilm vom Halbleitersub
strat 2 an der Schneidelinie 50 entfernt. In Fig. 28 wird der
Isolationsfilm vom Halbleitersubstrat 2, mit Ausnahme der Aus
richtmarkierung 20, am Schneidelinienbereich 50 entfernt.
Obwohl eine Wolframschicht, die durch die CVD-Methode gebildet
ist, in die Öffnungen gefüllt wird, die in dem Isolationsfilm des
Schneidelinienbereich bei den oben beschriebenen zwei Ausführungs
formen gebildet sind, kann jedes Material benutzt werden, das
vollständig die Öffnungen füllen kann und eine Verbindung mit dem
Isolationsfilm herstellen kann, wie zum Beispiel Polysilizium,
Aluminium-Silizium (AlSi), Aluminium · Kupfer (AlCu) oder Molybdän
(Mo).
Bei der Halbleitervorrichtung wird ein Loch in der ersten Isola
tionsschicht gebildet. Das Loch ist so angeordnet, daß es den die
Vorrichtung bildenden Bereich umgibt und sich von der Oberfläche
der Isolationsschicht zur Hauptoberfläche des Halbleitersubstrats
erstreckt. Das Loch ist mit einer Füllschicht eines zweiten Mate
rials gefüllt. Die Füllschicht ist nämlich zum Umgeben des die
Vorrichtung bildenden Bereichs gebildet. Daher können Kurzschlüsse
zwischen Schichten durch Risse und daraus entstehende Verschlech
terungen der Zuverlässigkeit verhindert werden. Die Füllschicht
mit dem zweiten Material weist eine Oberfläche auf, die durchgän
gig mit der Oberfläche der Isolationsschicht ist. In anderen als
den die Vorrichtung bildenden Bereichen ist die Füllschicht nicht
auf der Isolationsschicht gebildet. Daher kann die Klinge des Sub
stratzerteilers eine längere Lebensdauer besitzen.
Bei der Halbleitervorrichtung wird die erste Füllschicht, die aus
einem leitenden Material gebildet ist, im wesentlichen nur in der
ersten Öffnung gebildet. Die Füllschicht ist nämlich nicht auf der
Isolationsschicht mit Ausnahme des die Vorrichtung bildenden Be
reichs gebildet. Wenn daher ein Bereich außerhalb des die Vor
richtung bildenden Bereichs geschnitten wird, ist es nicht nötig,
die aus dem leitenden Material gebildete erste Füllschicht zu
schneiden, und daher wird die erste Füllschicht aus leitendem Ma
terial nicht zersplittert. Daher können Kurzschlüsse zwischen Bon
ding-Anschlüssen verhindert werden.
Durch das Verfahren zum Herstellen der Halbleitervorrichtung wird
eine erste Füllschicht aus einem leitenden Material im wesentli
chen nur im ersten Loch gebildet und eine zweite Füllschicht aus
einem leitenden Material wird im wesentlichen nur im zweiten Loch
gebildet. Daher können die Herstellungsschritte der Vorrichtung
einfach gestaltet werden.
Claims (27)
1. Halbleiterwaferstruktur mit
einem Halbleitersubstrat (2) mit einer Mehrzahl von Halbleitervor richtungsbereichen (60, 160) und einer Mehrzahl von Schneidelin ienbereichen (50, 150), die die Vorrichtungsbereiche voneinander trennen, und
einer Isolationsschicht (7, 107) eines ersten Materials auf einer Oberfläche des Substrats, wobei die Isolationsschicht eine Mehr zahl von Öffnungen (51, 151) umfaßt, die jeweils einen entspre chenden der Vorrichtungsbereiche umgeben und voneinander elek trisch isoliert sind.
einem Halbleitersubstrat (2) mit einer Mehrzahl von Halbleitervor richtungsbereichen (60, 160) und einer Mehrzahl von Schneidelin ienbereichen (50, 150), die die Vorrichtungsbereiche voneinander trennen, und
einer Isolationsschicht (7, 107) eines ersten Materials auf einer Oberfläche des Substrats, wobei die Isolationsschicht eine Mehr zahl von Öffnungen (51, 151) umfaßt, die jeweils einen entspre chenden der Vorrichtungsbereiche umgeben und voneinander elek trisch isoliert sind.
2. Halbleiterwaferstruktur nach Anspruch 1, dadurch gekennzeich
net, daß
die Öffnungen jeweils mit einer Schicht eines zweiten Materials
gefüllt sind, die innerhalb der Öffnung eingeschlossen ist.
3. Halbleiterwaferstruktur nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß
jede der Öffnungen (51) durchgehend ist.
4. Halbleiterwaferstruktur nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß
jede der Öffnungen (151) eine Mehrzahl von diskontinuierlichen
Löchern aufweist.
5. Halbleitervorrichtung mit
einem Halbleitersubstrat (2) mit einem aktiven Halbleitervorrich
tungsbereich (60, 160), einer Isolationsschicht eines ersten Mate
rials auf einer Oberfläche des Substrats, wobei die Isolations
schicht eine den Vorrichtungsbereich umgebene Öffnung aufweist und
mit einer Schicht eines zweiten Materials gefüllt ist, das inner
halb der Öffnung gehalten wird.
6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeich
net, daß
die Öffnungen jeweils mit einer Schicht eines zweiten Materials
gefüllt sind, das innerhalb der Öffnungen eingeschlossen ist.
7. Halbleitervorrichtung nach Anspruch 5 oder 6, dadurch gekenn
zeichnet, daß
jede der Öffnungen (51) durchgängig ist.
8. Halbleitervorrichtung nach einem der Ansprüche 5 bis 7, da
durch gekennzeichnet, daß
jede der Öffnungen (151) eine Mehrzahl von diskontinuierlichen
Löchern umfaßt.
9. Halbleitervorrichtung nach einem der Ansprüche 5 bis 8, da
durch gekennzeichnet, daß
das erste Material Siliziumoxid umfaßt.
10. Halbleitervorrichtung nach einem der Ansprüche 5 bis 9, da
durch gekennzeichnet, daß
die Vorrichtung (30) einen Feldeffekttransistor umfaßt.
11. Halbleitervorrichtung mit
einem Halbleitersubstrat (2) mit einer Hauptoberfläche, einem eine Vorrichtung bildenden Bereich (60, 160) mit einer Vor richtung (30), die auf der Hauptoberfläche des Halbleitersubstrats gebildet ist,
einer Isolationsschicht (7, 107) eines ersten Materials, die den die Vorrichtung bildenden Bereich (60, 160) bedeckend gebildet ist, wobei die Isolationsschicht eine Lochvorrichtung (51) auf weist, die den die Vorrichtung bildenden Bereich umgebend angeord net ist und sich von einer Oberfläche der Isolationsschicht bis auf die Hauptoberfläche des Halbleitersubstrats erstreckt, und
einer Füllschicht (1a, 101a) eines zweiten Materials, die im we sentlichen nur im Loch gebildet ist.
einem Halbleitersubstrat (2) mit einer Hauptoberfläche, einem eine Vorrichtung bildenden Bereich (60, 160) mit einer Vor richtung (30), die auf der Hauptoberfläche des Halbleitersubstrats gebildet ist,
einer Isolationsschicht (7, 107) eines ersten Materials, die den die Vorrichtung bildenden Bereich (60, 160) bedeckend gebildet ist, wobei die Isolationsschicht eine Lochvorrichtung (51) auf weist, die den die Vorrichtung bildenden Bereich umgebend angeord net ist und sich von einer Oberfläche der Isolationsschicht bis auf die Hauptoberfläche des Halbleitersubstrats erstreckt, und
einer Füllschicht (1a, 101a) eines zweiten Materials, die im we sentlichen nur im Loch gebildet ist.
12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeich
net, daß
die Lochvorrichtung (51) eine Mehrzahl von Löchern umfaßt, die
voneinander entfernt den die Vorrichtung bildenden Bereich (60,
160) umgebend gebildet sind.
13. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeich
net, daß
die Lochvorrichtung (51) einen Graben umfaßt, der sich den die
Vorrichtung bildenden Bereich (60, 160) umfassend erstreckt.
14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13,
dadurch gekennzeichnet, daß
das erste Material Siliziumoxid umfaßt.
15. Halbleitervorrichtung nach einem der Ansprüche 11 bis 14,
dadurch gekennzeichnet, daß
die Vorrichtung (30) einen Feldeffekttransistor umfaßt.
16. Verfahren zum Herstellen einer Halbleitervorrichtung mit den
Schritten:
Bilden eines eine Vorrichtung bildenden Bereichs (60, 160) mit einer Vorrichtung auf einer Hauptoberfläche eines Halbleitersub strats (2),
Bilden einer Isolierschicht (7, 107) eines ersten Materials zum Bedecken des die Vorrichtung bildenden Bereich,
Bilden eines Lochs, das den die Vorrichtung bildenden Bereich um gebend angeordnet ist und sich von einer Oberfläche der Isola tionsschicht auf die Hauptoberfläche des Halbleitersubstrats in der Isolationsschicht erstreckt, und
Bilden einer Füllschicht (1a, 101a) eines zweiten Materials im wesentlichen nur im Loch.
Bilden eines eine Vorrichtung bildenden Bereichs (60, 160) mit einer Vorrichtung auf einer Hauptoberfläche eines Halbleitersub strats (2),
Bilden einer Isolierschicht (7, 107) eines ersten Materials zum Bedecken des die Vorrichtung bildenden Bereich,
Bilden eines Lochs, das den die Vorrichtung bildenden Bereich um gebend angeordnet ist und sich von einer Oberfläche der Isola tionsschicht auf die Hauptoberfläche des Halbleitersubstrats in der Isolationsschicht erstreckt, und
Bilden einer Füllschicht (1a, 101a) eines zweiten Materials im wesentlichen nur im Loch.
17. Verfahren zum Herstellen der Halbleitervorrichtung nach An
spruch 16, dadurch gekennzeichnet, daß
der Schritt zum Bilden der Füllschicht (1a, 101a) die Schritte
umfaßt:
Bilden einer oberen Schicht zum Füllen des Lochs (51) und zum Be decken der Oberfläche der Isolationsschicht (7, 107), und
Entfernen der oberen Schicht zum Freilegen der Oberfläche der Iso lationsschicht.
Bilden einer oberen Schicht zum Füllen des Lochs (51) und zum Be decken der Oberfläche der Isolationsschicht (7, 107), und
Entfernen der oberen Schicht zum Freilegen der Oberfläche der Iso lationsschicht.
18. Verfahren zum Herstellen der Halbleitervorrichtung nach An
spruch 16, dadurch gekennzeichnet, daß
der Schritt zum Bilden der Füllschicht (1a, 101a) die Schritte
umfaßt:
Bilden einer oberen Schicht zum Füllen des Lochs (51) und zum Be decken der Oberfläche der Isolationsschicht (7, 107) und
Ätzen der oberen Schicht zum Freilegen der Oberfläche der Isola tionsschicht.
Bilden einer oberen Schicht zum Füllen des Lochs (51) und zum Be decken der Oberfläche der Isolationsschicht (7, 107) und
Ätzen der oberen Schicht zum Freilegen der Oberfläche der Isola tionsschicht.
19. Halbleitervorrichtung mit
einem Halbleitersubstrat (2) mit einer Hauptoberfläche,
einem eine Vorrichtung bildenden Bereich (60, 160) mit einer Vor richtung (30), die auf der auf der Hauptoberfläche des Halbleiter substrats gebildet ist,
einem leitenden Bereich (6) auf der Hauptoberfläche des Halblei tersubstrats im die Vorrichtung bildenden Bereich,
eine Isolationsschicht (7, 107), die zum Bedecken des die Vorrich tung bildenden Bereichs gebildet ist,
wobei die Isolationsschicht ein erstes Loch (51) aufweist, das den die Vorrichtung bildenden Bereich umgebend angeordnet ist und sich von einer Oberfläche der Isolationsschicht auf die Hauptoberfläche des Halbleitersubstrats erstreckt und
ein zweites Loch (52) umfaßt, das sich von der Oberfläche der Iso lationsschicht erstreckt und den leitenden Bereich im die Vorrich tung bildenden Bereich erreicht,
einer ersten Füllschicht (1a, 101a) eines leitenden Materials, die im wesentlichen nur im ersten Loch gebildet ist, und
einer zweiten Füllschicht (1b, 101b) eines leitenden Materials, die im wesentlichen nur im zweiten Loch gebildet ist.
einem Halbleitersubstrat (2) mit einer Hauptoberfläche,
einem eine Vorrichtung bildenden Bereich (60, 160) mit einer Vor richtung (30), die auf der auf der Hauptoberfläche des Halbleiter substrats gebildet ist,
einem leitenden Bereich (6) auf der Hauptoberfläche des Halblei tersubstrats im die Vorrichtung bildenden Bereich,
eine Isolationsschicht (7, 107), die zum Bedecken des die Vorrich tung bildenden Bereichs gebildet ist,
wobei die Isolationsschicht ein erstes Loch (51) aufweist, das den die Vorrichtung bildenden Bereich umgebend angeordnet ist und sich von einer Oberfläche der Isolationsschicht auf die Hauptoberfläche des Halbleitersubstrats erstreckt und
ein zweites Loch (52) umfaßt, das sich von der Oberfläche der Iso lationsschicht erstreckt und den leitenden Bereich im die Vorrich tung bildenden Bereich erreicht,
einer ersten Füllschicht (1a, 101a) eines leitenden Materials, die im wesentlichen nur im ersten Loch gebildet ist, und
einer zweiten Füllschicht (1b, 101b) eines leitenden Materials, die im wesentlichen nur im zweiten Loch gebildet ist.
20. Halbleitervorrichtung nach Anspruch 19, dadurch gekennzeich
net, daß
die Vorrichtung (30) einen Feldeffekttransistor umfaßt, und daß
der leitende Bereich (6) einen Störstellenbereich des Feldeffekt
transistors umfaßt, der auf der Hauptoberfläche des Halbleitersub
strats gebildet ist.
21. Halbleitervorrichtung nach Anspruch 20 oder 21, gekennzeich
net durch
eine Verbindungsschicht, die auf der Isolationsschicht (7, 107)
gebildet ist, wobei
die Füllschicht (1b, 101b) elektrisch den Störstellenbereich mit
der Verbindungsschicht verbindet.
22. Halbleitervorrichtung nach Anspruch 21, dadurch gekennzeich
net, daß
die zweite Füllschicht (1b, 101b) ein Sperrmetall umfaßt, das in
Kontakt mit der Oberfläche des Störstellenbereichs gebildet ist.
23. Halbleitervorrichtung nach Anspruch 22, dadurch gekennzeich
net, daß
das leitende Material, das die erste und zweite Füllschicht (1a,
101a, 1b, 101b) bildet, Wolfram aufweist.
24. Verfahren zum Herstellen einer Halbleiterspeichervorrichtung
mit den Schritten:
eines eine Vorrichtung bildenden Bereichs (60, 160) mit einer Vor richtung (30) auf einer Hauptoberfläche eines Halbleitersubstrats (2),
Bilden eines leitenden Bereichs (6) auf der Hauptoberfläche des Halbleitersubstrats im die Vorrichtung bildenden Bereich,
Bilden einer Isolationsschicht (7, 107) zum Bedecken des die Vor richtung bildenden Bereichs,
Bilden eines ersten Lochs (51) den die Vorrichtung bildenden Be reich umgebend und sich von einer Oberfläche des Halbleitersub strats auf die Hauptoberfläche des Halbleitersubstrats in die Iso lationsschicht erstreckend,
Bilden eines zweiten Lochs (52), das sich von der Oberfläche der Isolationsschicht erstreckt und den leitenden Bereich in der Iso lationsschicht innerhalb des die Vorrichtung bildenden Bereichs erreicht, und
Bilden einer ersten Füllschicht (1a, 101a) eines leitenden Materi als im wesentlichen nur im ersten Loch, und
Bilden einer zweiten Füllschicht (1a, 101b) eines leitenden Mate rials im wesentlichen nur im zweiten Loch.
eines eine Vorrichtung bildenden Bereichs (60, 160) mit einer Vor richtung (30) auf einer Hauptoberfläche eines Halbleitersubstrats (2),
Bilden eines leitenden Bereichs (6) auf der Hauptoberfläche des Halbleitersubstrats im die Vorrichtung bildenden Bereich,
Bilden einer Isolationsschicht (7, 107) zum Bedecken des die Vor richtung bildenden Bereichs,
Bilden eines ersten Lochs (51) den die Vorrichtung bildenden Be reich umgebend und sich von einer Oberfläche des Halbleitersub strats auf die Hauptoberfläche des Halbleitersubstrats in die Iso lationsschicht erstreckend,
Bilden eines zweiten Lochs (52), das sich von der Oberfläche der Isolationsschicht erstreckt und den leitenden Bereich in der Iso lationsschicht innerhalb des die Vorrichtung bildenden Bereichs erreicht, und
Bilden einer ersten Füllschicht (1a, 101a) eines leitenden Materi als im wesentlichen nur im ersten Loch, und
Bilden einer zweiten Füllschicht (1a, 101b) eines leitenden Mate rials im wesentlichen nur im zweiten Loch.
25. Verfahren zum Herstellen einer Halbleitervorrichtung nach
Anspruch 24, dadurch gekennzeichnet, daß
der Schritt zum Bilden der ersten und der zweiten Füllschicht (1a,
101a, 1b, 101b) die Schritte umfaßt:
Bilden einer leitenden Schicht zum Füllen der ersten und zweiten Löcher (51, 52) und zum Bedecken der Oberfläche der Isolations schicht (7, 107) und
Entfernen der leitenden Schicht zum Freilegen der Oberfläche der Isolationsschicht.
Bilden einer leitenden Schicht zum Füllen der ersten und zweiten Löcher (51, 52) und zum Bedecken der Oberfläche der Isolations schicht (7, 107) und
Entfernen der leitenden Schicht zum Freilegen der Oberfläche der Isolationsschicht.
26. Verfahren zum Herstellen der Halbleitervorrichtung nach An
spruch 24, dadurch gekennzeichnet, daß
der Schritt zum Bilden der ersten und zweiten Füllschicht (1a,
101a; 1b, 101b) die Schritte umfaßt:
Bilden einer leitenden Schicht zum Füllen der ersten und zweiten Löcher (51, 52) und zum Bedecken der Oberfläche der Isolations schicht (7, 107), und
Ätzen der leitenden Schicht zum Freilegen der Oberfläche der Iso lationsschicht.
Bilden einer leitenden Schicht zum Füllen der ersten und zweiten Löcher (51, 52) und zum Bedecken der Oberfläche der Isolations schicht (7, 107), und
Ätzen der leitenden Schicht zum Freilegen der Oberfläche der Iso lationsschicht.
27. Verfahren zum Herstellen einer Halbleitervorrichtung mit den
Schritten:
Bilden eines eine Vorrichtung bildenden Bereichs (60, 160) mit einer Vorrichtung auf einer Hauptoberfläche eines Halbleitersub strats (2),
Bilden einer Isolationsschicht (7, 107) aus einem ersten Material zum Bedecken des die Vorrichtung bildenden Bereichs,
Bilden eines Lochs (51), das den die Vorrichtung bildenden Bereich umgebend angeordnet ist und sich von einer Oberfläche der Isola tionsschicht auf die Hauptoberfläche des Halbleitersubstrats in der Isolationsschicht erstreckt,
Bilden einer Füllschicht (1a, 101a) eines zweiten Materials im wesentlichen nur im Loch und
Trennen der Halbleitervorrichtung mit dem die Vorrichtung bilden den Bereich, durch Schneiden der Isolationsschicht und des Halb leitersubstrats an einem Bereich, der die Füllschicht umgibt.
Bilden eines eine Vorrichtung bildenden Bereichs (60, 160) mit einer Vorrichtung auf einer Hauptoberfläche eines Halbleitersub strats (2),
Bilden einer Isolationsschicht (7, 107) aus einem ersten Material zum Bedecken des die Vorrichtung bildenden Bereichs,
Bilden eines Lochs (51), das den die Vorrichtung bildenden Bereich umgebend angeordnet ist und sich von einer Oberfläche der Isola tionsschicht auf die Hauptoberfläche des Halbleitersubstrats in der Isolationsschicht erstreckt,
Bilden einer Füllschicht (1a, 101a) eines zweiten Materials im wesentlichen nur im Loch und
Trennen der Halbleitervorrichtung mit dem die Vorrichtung bilden den Bereich, durch Schneiden der Isolationsschicht und des Halb leitersubstrats an einem Bereich, der die Füllschicht umgibt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3312257A JP2890380B2 (ja) | 1991-11-27 | 1991-11-27 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4239457A1 true DE4239457A1 (en) | 1993-06-03 |
DE4239457C2 DE4239457C2 (de) | 1995-04-06 |
Family
ID=18027064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4239457A Expired - Lifetime DE4239457C2 (de) | 1991-11-27 | 1992-11-24 | Halbleiterwaferstruktur und Herstellungsverfahren dafür |
Country Status (6)
Country | Link |
---|---|
US (2) | US5945716A (de) |
JP (1) | JP2890380B2 (de) |
KR (1) | KR960016772B1 (de) |
DE (1) | DE4239457C2 (de) |
IT (1) | IT1255960B (de) |
TW (1) | TW222711B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5606186A (en) * | 1993-12-20 | 1997-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including opposed substrates of different semiconductor materials and method of manufacturing the semiconductor integrated circuit |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6184118B1 (en) * | 1998-03-02 | 2001-02-06 | United Microelectronics Corp. | Method for preventing the peeling of the tungsten metal after the metal-etching process |
JPH11340167A (ja) | 1998-05-22 | 1999-12-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2000269293A (ja) * | 1999-03-18 | 2000-09-29 | Fujitsu Ltd | 半導体装置 |
JP3548061B2 (ja) * | 1999-10-13 | 2004-07-28 | 三洋電機株式会社 | 半導体装置の製造方法 |
US6610592B1 (en) * | 2000-04-24 | 2003-08-26 | Taiwan Semiconductor Manufacturing Company | Method for integrating low-K materials in semiconductor fabrication |
US6630746B1 (en) * | 2000-05-09 | 2003-10-07 | Motorola, Inc. | Semiconductor device and method of making the same |
JP2003197854A (ja) * | 2001-12-26 | 2003-07-11 | Nec Electronics Corp | 両面接続型半導体装置、多段積層型半導体装置、その製造方法および該半導体装置を搭載した電子部品 |
JP4434606B2 (ja) | 2003-03-27 | 2010-03-17 | 株式会社東芝 | 半導体装置、半導体装置の製造方法 |
JP2005109145A (ja) | 2003-09-30 | 2005-04-21 | Toshiba Corp | 半導体装置 |
FR2893182B1 (fr) * | 2005-11-10 | 2007-12-28 | Atmel Grenoble Soc Par Actions | Procede de decoupe de puces de circuit-integre sur substrat aminci |
ITTO20100332A1 (it) * | 2010-04-21 | 2011-10-22 | St Microelectronics Srl | Procedimento per la fabbricazione di piastrine semiconduttrici e piastrina semiconduttrice con trincea di protezione |
JP2017028056A (ja) * | 2015-07-21 | 2017-02-02 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
US10109599B2 (en) * | 2016-12-21 | 2018-10-23 | Globalfoundries Inc. | Integrated circuit structure with continuous metal crack stop |
KR102542621B1 (ko) | 2018-08-17 | 2023-06-15 | 삼성전자주식회사 | 반도체 장치 |
JP7443097B2 (ja) | 2020-03-09 | 2024-03-05 | キオクシア株式会社 | 半導体ウェハおよび半導体チップ |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3143216C2 (de) * | 1980-10-31 | 1985-10-31 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Halbleiterscheibe mit Zerteilungsabschnitten und Verfahren zu ihrer Herstellung |
JPH02211652A (ja) * | 1989-02-10 | 1990-08-22 | Mitsubishi Electric Corp | 半導体装置 |
DE4020195A1 (de) * | 1989-06-27 | 1991-01-10 | Mitsubishi Electric Corp | Halbleiterchip und verfahren zu seiner herstellung |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4392150A (en) * | 1980-10-27 | 1983-07-05 | National Semiconductor Corporation | MOS Integrated circuit having refractory metal or metal silicide interconnect layer |
US5045916A (en) * | 1985-01-22 | 1991-09-03 | Fairchild Semiconductor Corporation | Extended silicide and external contact technology |
US4745081A (en) * | 1985-10-31 | 1988-05-17 | International Business Machines Corporation | Method of trench filling |
JPS63127551A (ja) * | 1986-11-17 | 1988-05-31 | Toshiba Corp | 半導体装置の製造方法 |
US4977439A (en) * | 1987-04-03 | 1990-12-11 | Esquivel Agerico L | Buried multilevel interconnect system |
US4879257A (en) * | 1987-11-18 | 1989-11-07 | Lsi Logic Corporation | Planarization process |
JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
JP2769331B2 (ja) * | 1988-09-12 | 1998-06-25 | 株式会社日立製作所 | 半導体集積回路の製造方法 |
JPH02188942A (ja) * | 1989-01-17 | 1990-07-25 | Fujitsu Ltd | 多層配線構造を備えた半導体装置の製造方法 |
US4987099A (en) * | 1989-12-29 | 1991-01-22 | North American Philips Corp. | Method for selectively filling contacts or vias or various depths with CVD tungsten |
-
1991
- 1991-11-27 JP JP3312257A patent/JP2890380B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-24 TW TW081101341A patent/TW222711B/zh active
- 1992-11-03 US US07/971,041 patent/US5945716A/en not_active Expired - Lifetime
- 1992-11-17 KR KR1019920021590A patent/KR960016772B1/ko not_active IP Right Cessation
- 1992-11-24 DE DE4239457A patent/DE4239457C2/de not_active Expired - Lifetime
- 1992-11-26 IT ITMI922707A patent/IT1255960B/it active IP Right Grant
-
1999
- 1999-06-10 US US09/329,494 patent/US6211070B1/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3143216C2 (de) * | 1980-10-31 | 1985-10-31 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Halbleiterscheibe mit Zerteilungsabschnitten und Verfahren zu ihrer Herstellung |
JPH02211652A (ja) * | 1989-02-10 | 1990-08-22 | Mitsubishi Electric Corp | 半導体装置 |
DE4020195A1 (de) * | 1989-06-27 | 1991-01-10 | Mitsubishi Electric Corp | Halbleiterchip und verfahren zu seiner herstellung |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5606186A (en) * | 1993-12-20 | 1997-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including opposed substrates of different semiconductor materials and method of manufacturing the semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
US5945716A (en) | 1999-08-31 |
ITMI922707A0 (it) | 1992-11-26 |
TW222711B (de) | 1994-04-21 |
JP2890380B2 (ja) | 1999-05-10 |
IT1255960B (it) | 1995-11-17 |
ITMI922707A1 (it) | 1994-05-26 |
JPH05152433A (ja) | 1993-06-18 |
KR960016772B1 (ko) | 1996-12-20 |
DE4239457C2 (de) | 1995-04-06 |
KR930011167A (ko) | 1993-06-23 |
US6211070B1 (en) | 2001-04-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60126960T2 (de) | Verbesserter rissunterbrecher für halbleiterchips | |
DE3851163T2 (de) | Kontakt in einer Bohrung in einem Halbleiter und Verfahren zu seiner Herstellung. | |
DE4220497B4 (de) | Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung | |
DE19960503B4 (de) | Metall-Verbindungs-Kontakt-Struktur mit einem kleinen Kontaktwiderstand und einem geringen Übergangsverlust sowie Verfahren zur Herstellung derselben | |
DE10351875B4 (de) | Integriertes Schaltkreisbauelement mit MIM-Kondensator | |
DE19506386C2 (de) | Halbleiterbauelement mit in Gräben angeordneten Steuerelektrodenschichten und Verfahren zu dessen Herstellung | |
DE102010017109B4 (de) | Halbleiterchip und Verfahren zur Herstellung einer Halbleiterstruktur | |
DE102007034306B3 (de) | Halbleitersubstrat mit Durchkontaktierung und Verfahren zur Herstellung eines Halbleitersubstrates mit Durchkontaktierung | |
DE102017124072B4 (de) | Zusammenschaltungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE102017123445A1 (de) | Vergrabene Metallleiterbahn und Verfahren zu deren Herstellung | |
DE4239457A1 (en) | Semiconductor wafer structure forming peripheral structure of semiconductor device chip - has insulating layer on surface of substrate with mutually insulated openings which respectively surround device areas on substrate | |
DE102014019191B4 (de) | Verbindungsanordnung mit spannungsreduzierender Struktur und Verfahren zu ihrer Herstellung | |
DE10316835A1 (de) | Halbleiterbaugruppe | |
DE102009012594A1 (de) | Durch-Substrat-Via-Halbleiterkomponenten | |
DE102014101074A1 (de) | Durchkontaktierungen und Verfahren zu ihrer Ausbildung | |
DE10056871A1 (de) | Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben | |
DE102014108790B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung | |
DE102010037426A1 (de) | Halbleiterstruktur und Verfahren zu deren Herstellung | |
DE102021100457B4 (de) | Rückseiten- oder vorderseiten-substratdurchkontaktierungslandung (tsv-landung) auf metall | |
DE19829472A1 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE102006053435B4 (de) | Speicherzellenanordnungen und Verfahren zum Herstellen von Speicherzellenanordnungen | |
DE112019003036B4 (de) | Aluminiumkompatibler dünnfilmwiderstand (tfr) und herstellungsverfahren | |
DE10136246A1 (de) | Halbleitervorrichtung mit kapazitivem Element und Verfahren zu ihrer Herstellung | |
DE102018211683B4 (de) | Verfahren zur herstellung von metallisierungsebenen | |
DE102021111910A1 (de) | Interconnect-struktur und deren herstellungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
R071 | Expiry of right | ||
R071 | Expiry of right |