DE4037207A1 - Stromeinstellschaltkreis fuer ein statisches ram - Google Patents

Stromeinstellschaltkreis fuer ein statisches ram

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Description

Die vorliegende Erfindung bezieht sich auf ein statisches RAM. Die Erfindung bezieht sich insbesondere auf einen Schaltkreis zum Reduzieren des Strombedarfs durch Einstellen des Stromes in einem statischen RAM, welches Speicherzellen mit hochohmigen Widerständen als Lastelement aufweist.
Eine einzelne Speicherzelle des statischen RAM umfaßt zwei Transistoren zum Durchlassen der Daten, die Transistoren zum Laden und Entladen und ein Lastelement, das Netzwerkknoten des Speichers mit einer Quellspannung versorgt.
In Fig. 1 ist eine statische RAM-Zelle dargestellt, die von dem Typ mit hohem Lastwiderstand ist und die erwähnten Elemente aufweist und bei der die Kanäle der Durchlaßtransistoren 3 und 4 mit der Wortleitung WL und die Bit-Leitungen BL und mit den entsprechenden Netzwerkknoten 13 und 14 des Speichers verbunden sind. Die Gates und ein Ende der Kanäle der Transistoren 1, 2 zum Laden und Entladen, die über Kreuz in Form eines Flipflops verschaltet sind, sind ebenfalls mit den Netzwerkknoten 13 und 14 des Speichers verbunden. Da die Transistoren 1 und 2 eine Latch-Schaltung bilden, ist das Potential der Netzwerkknoten 13, 14 des Speichers zu allen Zeiten konstant. Zwischen den Netzwerkknoten 13 und 14 des Speichers und des Quellspannungsanschlusses 11 sind die Widerstände 5 und 6, die als Lastelemente dienen, verschaltet. Die Widerstände 5 und 6 sind üblicherweise hochohmig.
In Fig. 2 ist eine herkömmliche Gitteranordnung von Zellen dargestellt, wie sie durch Anordnen einer Vielzahl der statischen RAM-Zellen aus Fig. 1 entsteht. Der gesamte Stromverbrauch im "Stand-by"-Betrieb in einer herkömmlichen Speicherzellen-Gitteranordnung, wie sie in Fig. 2 gezeigt ist, nimmt einen Wert ein, den man erhält, wenn man den Strom VCC/R (wobei VCC die Quellspannung und R den Wert der Transistoren 5 und 6 bedeuten), der über die Widerstände 5 und 6 und die Kanäle der Transistoren 1 und 2 in der statischen RAM-Zelle der Fig. 1 zur Erde fließt, mit der Anzahl der Zellen multipliziert.
Im Falle, daß der Chip bei tiefenen Temperaturen betrieben wird, wird der Stromverbrauch abnehmen, da der Widerstand R groß genug ist. Jedoch ist es naturgemäß so, daß der Widerstand abnimmt, wenn die Temperatur steigt und daher der Stromverbrauch ansteigt, wenn der Widerstand abnimmt. Auch in dem Fall, daß die Höhe der Quellspannung steigt, wird der Stromverbrauch so ansteigen, wie wenn die Temperatur steigt.
Um derartige Probleme zu lösen, wurde der Vorschlag gemacht, den Widerstand zu erhöhen, wobei jedoch weiterhin das Problem des Haltens der Daten an den Speichernetzwerkknoten 13 und 14 besteht. Wenn die Temperatur steigt, ist ein solcher Vorschlag daher nicht wirksam.
Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Schaltkreis anzugeben, der den Stromverbrauch in einem Gitter aus statischen RAM-Zellen unter den Bedingungen hoher Temperatur und hoher Spannung vermindert.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Gitteranordnung aus statischen RAM-Zellen anzugeben, die sogar unter der Bedingung einer hohen Temperatur und einer hohen Spannung einen normalen Stromverbrauch aufweist.
Um die oben genannten Aufgaben zu lösen, beinhaltet die vorliegende Erfindung eine Einheit, die eine erste und zweite Spannung in Antwort auf die Höhe der Quellspannung erzeugt und die in Serie zwischen den Quellspannungsanschluß und den Erdanschluß verschaltet ist und eine andere Einheit, die die erste und zweite Spannung aufnimmt und zwischen dem Quellspannungsanschluß und dem Lastelement verschaltet ist und die, wenn die erste Spannung angelegt ist, in einem linearen Bereich arbeitet und wenn die zweite Spannung angelegt ist, in einem Sättigungsbereich arbeitet. Diese Einheiten werden in einem statischen RAM mit einer Vielzahl von Zellen, die über hochohmige Widerstände an die Quellspannung als Lastelemente angeschlossen sind, verwendet.
Um eine weitere Aufgabe zu lösen, umfaßt die erfindungsgemäße Gitteranordnung der statischen RAM-Zellen eine Vielzahl von Speicherzellen, die hochohmige Widerstände verwenden, die an die Quellspannung als Lastelement angeschlossen sind und weiterhin einen Stromeinstellschaltkreis, der zwischen den Quellspannungsanschluß und das Lastelement verschaltet ist.
Für ein besseres Verständnis der Erfindung und um zu zeigen, wie diese verwirklicht werden kann, wird im folgenden auf die in den schematischen Zeichnungen dargestellten Beispiele eingangen, die Figuren im einzelnen zeigen:
Fig. 1 einen Schaltplan einer statischen RAM-Zelle;
Fig. 2 ein Blockschaltbild eines herkömmlichen Speicherzellengitters;
Fig. 3 ein schematisches Blockschaltbild eines Speicherzellengitters nach der vorliegenden Erfindung;
Fig. 4 einen Stromeinstellungsschaltkreis gemäß der vorliegenden Erfindung; und
Fig. 5 einen Graphen, der die Strom-Spannungscharakteristik der vorliegenden Erfindung zeigt.
Fig. 3 zeigt ein Blockschaltbild, das die Bauweise des Speicherzellengitters nach der vorliegenden Erfindung zeigt, bei dem eine Vielzahl von statischen RAM-Zellen 10 in einer Matrix angeordnet sind und bei dem ein Stromeinstellschaltkreis 20 zwischen dem Quellspannungsanschluß 11 und den Speicherzellen 10 angeordnet ist. Der Stromeinstellschaltkreis 20 ist so verschaltet, daß er allen Speicherzellen 10 Strom zuführt, und den Strom, der in den Speicherzellen 10 fließt, trotz Schwankungen der Quellspannung fest einstellen kann.
In Fig. 4 ist der Stromeinstellungsschaltkreis 20 aus Fig. 3 im Detail gezeigt. Wie aus der Zeichnung ersichtlich ist umfaßt der Stromeinstellungsschaltkreis 20 eine Spannungsabfalleinheit 27, bei der eine Anzahl von als Dioden betriebenen N-MOS Transistoren 21, 22, deren entsprechende Gate und Drain-Anschlüsse zusammen an den Quellspannungsanschluß 11 angeschlossen sind, in Serie verschaltet sind, einen Pull-Down-Widerstand 24, der zwischen den Source-Anschluß des N-MOS-Transistors 22, welcher am Ende der Spannungsabfalleinheit 27 angeordnet ist und dem Erdanschluß 12 verschaltet ist, und einen Netzwerkknoten 23, der zwischen dem Source-Anschluß des N-MOS-Transistors 22 und dem Pull-Down-Widerstand 24 angeordnet ist und der an das Gate eines P-MOS-Transistors 25 angeschlossen ist. In diesem Falle sind der Source-Anschluß und das Substrat des P-MOS-Transistors 25 mit dem Quellspannungsanschluß 11 verbunden und ein Drain-Anschluß des P-MOS-Transistors 25 ist mit den Widerständen 5 und 6 aus Fig. 1 (oder mit dem Anschluß für die interne Spannung 26) verbunden.
Die N-MOS-Transistoren 21 und 22 der Spannungsabfalleinheit 27 funktionieren wie Dioden, indem die Gate-Anschlüsse mit den Drain-Anschlüssen verbunden und die Source-Anschlüsse mit den neutralen Bereichen des Substrats verbunden sind. Da diese N-MOS-Transistoren 21 und 22 für das Abfallen der Quellspannung verwendet werden, können sie auch durch andere Elemente gebildet werden. Gleichermaßen kann der P-MOS-Transistor 25, der zum Begrenzen des durch den Kanal und in Antwort auf die Höhe der am Gate-Anschluß angelegten Spannung fließenden Stromes dient, auch durch andere Elemente, die diese Funktion ausführen können, gebildet werden.
Fig. 5 zeigt einen Graphen, der die Strom-Spannungs- Charakteristik des P-MOS-Transistors 25 aus Fig. 4 entsprechend der vorliegenden Erfindung erläutert. Der Graph zeigt die Beziehung zwischen der Drain-Source- Spannung VDS und dem Drain-Source-Strom IDS auf der Gate-Source-VGS-Spannungskurve.
Im folgenden wird die Strombegrenzung oder Stromeinstellung entsprechend der vorliegenden Erfindung in Bezugnahme auf die oben beschriebenen Strukturen und den Graphen aus Fig. 5 beschrieben.
Die als Dioden betriebenen N-MOS-Transistoren 21, 22 der Spannungsabfalleinheit 27, die an den Quellspannungsanschluß 11 angeschlossen sind, haben die Funktion, die Quellspannung VCC um die Summe aus der Anzahl der Durchgreifspannungen VTH (threshold voltage) zu erniedrigen.
Demzufolge ergibt sich im Falle, daß die N N-MOS-Transistoren in Serie verschaltet sind, daß Potential an dem Netzwerkknoten 23 fest zu VCC-N×VTH.
Wenn die Höhe der Quellspannung niedriger ist als N×VTH, so wird der Netzwerkknoten 23 von dem Quellspannungsanschluß getrennt, so daß der Knoten 23 über den "Pull-Down"-Widerstand 24 mit der Erde verbunden ist. Dies bewirkt, daß die Gate-Source-Spannung VGS einen Wert -VCC (Kurve 51 in Fig. 5) einnimmt. Dann wird, da der P-MOS-Transistor 25 in einem linearen Bereich L51 arbeitet, die Summe des durch den internen Spannungsanschluß 26 fließenden Stromes (linearer Strom IDSL). Der Fachmann wird leicht verstehen, daß ein derartiges Ergebnis durch die Eigenschaften der Gate-Source-Spannung VGS des P-MOS-Transistors 25 zustande kommt. Die Eigenschaft besteht darin, daß, je weiter linear zu negativen Spannungen gegangen wird, umso mehr Strom fließen kann. In diesem Fall wird der Drain-Source-Strom IDSL des P-MOS-Transistors 25 ansteigen, bis er das Sättigungsgebiet S51 auf der Kurve 51 erreicht. Demgegenüber wird, wenn die Höhe der Quellspannung größer als N×VTH wird, das Potential des Netzwerkknotens 23 den Wert VCC-N×VTH einnehmen und die Gate-Sourcespannung VGS des P-MOS-Transistors 25 einen Wert zu -N×VTH einnehmen (auf der Kurve 52 in Fig. 5), da die Spannung am Sourceanschluß VCC ist. Da diese Spannung ausreicht, um den P-MOS-Transistor 25 in dem Sättigungsgebiet S52 zu betreiben, wird praktisch kein weiterer Drain-Source-Strom (Sättigungsstrom IDC) fließen.
Mit anderen Worten: Falls die Höhe der Quellspannung, die von außen angelegt wird, gering ist, wird die Höhe des Stroms, der der inneren Speicherzelle zugeführt wird, erhöht, indem der P-MOS-Transistor im linearen Bereich arbeitet. Und, im Fall, daß die Höhe der Quellspannung hoch ist, wird kein weiterer Strom durch den im Sättigungsbereich betriebenen P-MOS-Transistor fließen, so daß an die Widerstände 5, 6 aus Fig. 1 eine stabile innere Spannung angelegt wird.
Hierbei kann die Höhe des Spannungsabfalls, der durch die Spannungsabfalleinheit 27 erreicht wird, und die Spanne der Strombegrenzung, die von dem P-MOS-Transistor 25 bewirkt wird, durch die Anzahl und die Größe der entsprechenden Transistoren eingestellt werden.
Obwohl zum Einstellen des Stromes ein P-MOS-Transistor 25 in der vorliegenden Ausführungsform der Erfindung verwendet wird, kann auch ein N-MOS-Transistor verwendet werden.
Auf der anderen Seite gibt es Umstände, bei denen sich die Temperatur in der integrierten Schaltung erhöht. Diese Erhöhung ist beträchtlich, da sich die Höhe der Quellspannung erhöht und der Widerstand oder die Widerstandslinien innerhalb des Schaltkreises überhitzt werden. Die vorliegende Erfindung wird zu einer Stabilisierung der internen Betriebsspannung führen, wie dies für die Speicherzellen notwendig ist, wenn sich die Quellspannung erhöht und die Temperatur nach oben geht.
Wie oben beschrieben wurde, hat die vorliegende Erfindung die Wirkung, einen unnötigen Stromverbrauch zu reduzieren und die interne Betriebsspannung auf einer stabilisierten Basis zu halten, selbst in dem Fall, wenn sich die von außen angelegte Quellspannung und die Temperatur in der statischen RAM-Zellen-Gitteranordnung erhöhen.
Die vorangegangene Beschreibung zeigt nur eine bevorzugte Ausführungsform der vorliegenden Erfindung. Für den Fachmann werden sich eine Vielzahl von Modifikationen geben, ohne dabei den Schutzumfang der vorliegenden Erfindung, der nur durch die angehängten Schutzansprüche begrenzt sein soll, verlassen zu müssen. Das gezeigte, beschriebene Ausführungsbeispiel dient daher nur der Veranschaulichung und ist nicht als Einschränkung zu verstehen.

Claims (7)

1. Stromeinstellschaltkreis zur Verwendung in einem statischen RAM, welches eine Vielzahl von Zellen (10) aufweist, die als Lastelement hochohmige mit der Quellspannung verschaltete Widerstände (5, 6) benützen, mit:
einer ersten Einrichtung (27, 24), die in Serie zwischen dem Anschluß der Quellspannung und dem Erdanschluß verschaltet ist, zum Erzeugen einer ersten und zweiten Spannung in Antwort auf eine Höhe der Quellspannung; und
eine zweite Einrichtung (25), welche zwischen dem Anschluß der Quellspannung und dem Lastelement verschaltet ist, zum Empfangen der ersten oder zweiten Spannung, wobei die zweite Einrichtung in einem linearen Bereich arbeitet, wenn die erste Spannung zugeführt wird und in einem Sättigungsbereich arbeitet, wenn die zweite Spannung zugeführt wird.
2. Stromeinstellschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Einrichtung (25) ein P-MOS- oder ein N-MOS-Transistor ist.
3. Stromeinstelleinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Spannung einer Höhe der Quellspannung, die kleiner als ein vorbestimmter Wert ist, entspricht und daß die zweite Spannung einer Höhe der Quellspannungsversorgung, die größer als ein vorbestimmter Wert ist, entspricht.
4. Gitteranordnung aus statischen RAM-Zellen mit:
einer Vielzahl von Speicherzellen (10), die ein Lastelement mit hohem Widerstand aufweisen, welches mit der Spannungsversorgung verschaltet ist; und
einem Schaltkreis (20), der zwischen die Spannungsversorgung und das Lastelement geschaltet ist und zum Einstellen des durch das Lastelement fließenden Stromes dient.
5. Gitteranordnung aus statischen RAM-Zellen nach Anspruch 4, dadurch gekennzeichnet, daß der Schaltkreis zum Einstellen des Stromes (20) umfaßt:
eine Spannungsabfalleinrichtung (27) und einen Pull-down-Widerstand (24), die in Serie zwischen die Spannungsversorgung (11) und Erde (12) geschaltet sind;
einen Netzwerkknoten (23), der zwischen die Spannungsabfalleinrichtung (27) und den Pull-down-Widerstand (24) verschaltet ist; und
einen P-MOS-Transistor (25), dessen Gate mit dem Netzwerkknoten (23) verbunden ist und dessen Kanal mit dem Lastelement (5, 6) und der Spannungsversorgung (11) verbunden ist.
6. Gitteranordnung aus statischen RAM-Zellen nach Anspruch 5, dadurch gekennzeichnet, daß der Netzwerkknoten (23) eine erste Spannung erzeugt, wenn die Höhe der Quellspannung geringer als ein vorgegebener Wert ist und eine zweite Spannung erzeugt, wenn die Höhe der Spannungsversorgung höher als ein vorgegebener Wert ist.
7. Gitteranordnung statischer RAM-Zellen nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der P-MOS-Transistor (25) in einem linearen Bereich arbeitet, wenn die Spannung des Netzwerkknotens (23) der ersten Spannung entspricht und in einem Sättigungsbereich arbeitet, wenn die Spannung des Netzwerkknotens (23) der zweiten Spannung entspricht.
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