JPH04132080A - スタテイツクｒａｍの電流調節回路 - Google Patents

スタテイツクｒａｍの電流調節回路

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JPH04132080A
JPH04132080A JP2323353A JP32335390A JPH04132080A JP H04132080 A JPH04132080 A JP H04132080A JP 2323353 A JP2323353 A JP 2323353A JP 32335390 A JP32335390 A JP 32335390A JP H04132080 A JPH04132080 A JP H04132080A
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ス・クー・リー
Chung-Geun Kwak
チヤン・アン・クー
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティックＲＡＭ　（Ｓｔａｔｉｃ　ＲＡＭ
）に関し、特に高抵抗を負荷素子として使用するメモリ
セルなもつスタティックＲＡＭにおいて電流を調節して
電力消耗を減らすための電流調節回路に関するものであ
る。
［従来の技術］ スタティックＲＡＭの単位メモリセルは、２個の伝達用
トランジスタと、２個の充放電用トランジスタと、記憶
ノードに電源電圧を供給する負荷素子とから構成される
。このような要素で構成された高抵抗負荷型スタティッ
クＲＡＭセルが第１図に示されている。
第１図を参照すると、ワードライン（ＷＬ）とビットラ
イン（ＢＬ、ＢＬ）とに接続されている伝達用トランジ
スタ３．４のチャネルが記憶ノード１３．１４に各々連
結されており、フリップフロップ形態にクロスカップル
されている充放電用トランジスタ１．２のゲートとチャ
ネルの一端とが前記記憶ノード１３．１４に接続されて
いる。前記２個の充放電用トランジスタ１．２は１つの
ラッチ回路を構成しているので、前記記憶ノード１３．
１４の電位は常に一定の状態を維持している。前記２個
の記憶ノード１３．１４と電源電圧端１１との間には抵
抗５．６により構成された負荷素子が形成されている。
前記抵抗５．６は大変大きな抵抗値をもつものである。
前記第１図のスタティックＲＡＭセルが複数個配列され
て構成された従来のセルアレイが第２図に示されている
。第２図のような従来のメモリアレイにおけるメモリチ
ップがスタンバイ（ｓｔａｎｄｂｙ）状態にあるときの
全体の電流消耗値は、第１図のセルで抵抗５または６と
充放電用トランジスタ１または２のチャネルとを通じて
接地端１２に流れる電流Ｖ　ｃｃ／　Ｒ（Ｖ　ｃｃ　：
電源電圧。
Ｒ：抵抗５または６の抵抗値）にセルの個数を乗算した
値になる。
この場合、チップが低い温度で動作する時には、前記抵
抗値Ｒが充分に大きな値であるため電流消耗が小さい、
しかし、温度が高くなると抵抗値自体が小さくなり、抵
抗値が小さくなると電流消耗量が増加するのは当然であ
る。そして、電源電圧のレベルが上昇する場合にも、温
度上昇と同じように電流消耗量が増加する。
このような問題点を解決するために抵抗値をもつと大き
くする方法があるが、これは記憶ノード１３．１４のデ
ータを維持するのに問題があり、温度上昇時には大きな
効果を期待しえない。
［発明が解決しようとしている課題］ したがって、本発明の目的は、高温あるい〜は高電圧状
態でスタティックＲＡＭセルアレイにおける電流消耗を
減らしつる電流調整回路を提供することにある。
本発明のまた他の目的は、高温あるいは高電圧状態にお
いても一定の電流のみを消耗するスタティックＲＡＭセ
ルアレイを提供することにある。
［課題を解決するための手段］ 前記本発明の目的を達成するために、本発明のスタティ
ックＲＡＭの電流調整回路は、電源電圧と接続された高
抵抗を負荷素子として使用するセルを多数個具備するス
タティックＲＡＭにおいて、 前記電源電圧端と接地電圧端との間に直列連結され、前
記電源電圧のレベルに対応して第１電圧または第２電圧
を出力する電圧出力手段と、前記電源電圧端と負荷素子
との間に連結され、前記第１電圧が供給された場合には
線形領域で動作し、前記第２電圧が供給された場合には
飽和領域で動作する電流調節手段とを備える。
ここで、前記電流調節手段がＰ型またはＮ型ＭＯＳトラ
ンジスタである。
又、前記第１電圧は前記電源電圧のレベルが所定値以下
であるときの電圧であり、前記第２電圧は前記電源電圧
のレベルが所定値以上であるときの電圧である。
前記本発明のまた他の目的を達成するために、本発明の
スタティックＲＡＭのセルアレイは、電源電圧と接続さ
れた高抵抗を負荷素子として使用する複数個のメモリセ
ルと、前記電源電圧と負荷素子との間に連結された電流
調節回路とを備える。
ここで、前記電流調節回路が、前記電源電圧端と接地電
圧端との間に直列・連結された電圧降下手段及びプルダ
ウン抵抗と、前記電圧降下手段とプルダウン抵抗との間
に位置するノードと、該ノードにゲートが連結され前記
高抵抗の負荷素子と電源電圧端との間にチャネルが連結
されたＰＭＯＳトランジスタとから構成される。
又、前記ノードが、前記電源電圧のレベルが所定値以下
であるときは第１電圧をもち、前記電源電圧のレベルが
所定値以下であるときは第２電圧をもつ。
又、前記ＰＭＯＳトランジスタが、前記ノードの電位が
前記第１電圧である場合には線形領域で動作し、前記第
２電圧である場合には飽和領域で動作する。
［実施例］ 以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
第３図は本実施例のメモリセルアレイの構成を示すブロ
ック図である。
第３図には、マトリックス形態に複数個のスタティック
ＲＡＭのメモリセル１０が配列されており、電源電圧端
１１とメモリセル１０との間に電流調節回路２０が形成
されている。前記電流調節回路２０は、すべてのメモリ
セル１０に印加される電源電圧を調整して供給するよう
に連結されていて、電源電圧の変動によるメモリセル内
の電流調節作用を成しつる。
前記第３図の電流調節回路２０の詳細回路例が第４図に
示されている。
第４図の電流調節回路２０は、図示のように電源電圧端
１１にゲートとドレインとが共通に接続されたダイオー
ド性ＮＭＯＳトランジスタ２１・・・２２が所定個数だ
け直列連結された電圧降下手段２７と、該電圧降下手段
２７の末端にあるＮＭｏ５トランジスタ２２のソースと
接地電圧端１２との間に連結されたプルダウン抵抗２４
と、前記ＮＭＯＳ）ランジスタ２２のソースと前記プル
ダウン抵抗２４との間に位置したノード２３と、該ノー
ド２３にゲートが連結され電源電圧端１１にソースと基
板とが接゛続され第１図の抵抗５．６（または内部電圧
端２６）にドレインが接続されたＰＭＯＳトランジスタ
２５とから構成されている。
前記電圧降下手段２２のＮＭＯＳトランジスタ２１・・
・２２は、ゲートとドレインとが接続されソースと基板
とのバルク（ｂｕｌｋ）領域が連結されてダイオードと
同じ機能をもつもので、電源電圧の降下のためのもので
あり、他の素子によっても構成できる。同様に、前記Ｐ
ＭＯＳトランジスタ２５もゲートに印加される電圧の量
によりチャネルを通ずる電流の量を制限するためのもの
であり、機能に適合する他の素子をもって構成し得る。
第５図は第４図のＰＭＯＳトランジスタ２５の電流−電
圧特性を示すグラフである。
前記グラフにおいては、ドレイン・ソース電圧（Ｖ□）
とトレイン・ソース電流（Ｉ　ｏｓ）の関係を、各ゲー
ト・ソース電圧（Ｖａｎ）に対応するカーブで示した。
上述の第４図の構成と第５図のグラフとを参照して、以
下本実施例による電流制限または調節作用を説明する。
電源電圧端１１に接続された電圧降下手段２７のダイオ
ード性ＮＭＯＳトランジスタ２１・・・２２は、その個
数に該当するしきい電圧（ＶＴＨ）の和だけ電源電圧（
Ｖｃｃ）を降下させる役割をする。したがって、前記Ｎ
ＭＯＳトランジスタがＮ個直列連結されていると、ノー
ド２３の電位は常に（Ｖ　ｃｃ−Ｎ　Ｘ　Ｖ　ｔｏ）　
となる。
ここで、前記電源電圧のレベルが（ＮＸＶＴＨ）より低
いときには、ノード２３が電源電圧端とは遮断されるの
で、前記ノード２３がプルダウン抵抗２４を通じて接地
と連結され、これによりＰＭＯＳトランジスタ２５のゲ
ート・ソース電圧（Ｖａｓ）が−ＶｅＣとなる［第５図
のカーブ５１］、このような場合には、前記ＰＭＯＳト
ランジスタ２５は線形領域Ｌｓ＋で動作するので、内部
電圧端２６に流れる電流（線形電流Ｉ　０８Ｌ）が大き
くなる。このような結果は、ＰＭＯＳトランジスタのゲ
ート・ソース電圧（Ｖｏｍ）が線形的に防電圧に行く程
チャネル電流が沢山流れる特性のためであることを、こ
の分野における通常の知識を持つものは理解しつる。
このとき、前記ＰＭＯＳトランジスタ２５のドレイン・
ソース電流（Ｉ　ＤＳＬ）は、カーブ５１上で飽和領域
（Ｓｉ＋）に到達するまで増加する。
一方、前記電源電圧のレベルが（Ｎ　Ｘ　Ｖ　ｔＨ）よ
り高いときには、前記ノード２３の電位が（Ｖ　ｃｃ−
Ｎ　Ｘ　Ｖ　ＴＨ）になり、このときのＰＭＯＳトラン
ジスタ２５のゲート・ドレイン電圧（ＶＯ−はソース側
の電圧がＶＣＣであるので、−（Ｎ　Ｘ　Ｖ　ｒｓ＞に
なる［第５図のカーブ５２］。
この電圧は前記ＰＭＯＳトランジスタ２５を飽和領域（
Ｓｓ＊）で動作する電圧であるので、それ以上のドレイ
ンソース電流は流れない［飽和電流１□、１゜ 即ち、外部から入ってくる電源電圧のレベルが低いとき
には、前記ＰＭＯＳトランジスタ２５を線形領域で動作
するようにして内部のメモリセルに印加される電流の量
を増加させ、前記電源電圧のレベルが高くなるときには
、前記ＰＭＯＳトランジスタが飽和領域で動作すること
によって電流を殆ど流さないので、常に安定した内部電
圧が第１図の抵抗５．６に印加されるようになる。
ここで、前記電圧降下手段２７による電圧降下量とＰＭ
ＯＳトランジスタ２５による電流制限マージンとは、該
当するトランジスタの個数及び大きさをもって調節可能
である。
本実施例においては電流１１ｉｌ　ｉｔ５用としてＰＭ
ＯＳトランジスタを使用したが、ＮＭＯ３形も可能であ
ることは理解しつる。
一方、集積回路における温度が上昇してしまう場合があ
るが、これは電源電圧のレベルが高くなって回路内の抵
抗素子または抵抗線が加熱するのに起因する場合が多い
ので、本実施例は電源電圧が上昇し温度が高くなるとき
にもメモリセルに必要な内部動作電圧を安定させるのに
寄与することができる。
上述のように、本発明はスタティックＲＡＭセルアレイ
で外部電源電圧及び温度が上昇する場合においても、不
必要な電流消耗を減らして安定した内部動作電圧を維持
しつる効果がある。
［発明の効果］ 本発明により、高温あるいは高電圧状態でスタティック
ＲＡＭセルアレイにおける電流消耗を減らしつる電流調
整回路を提供できる。
また、高温あるいは高電圧状態においても一定の電流の
みを消耗するスタティックＲＡＭセルアレイを提供でき
る。
【図面の簡単な説明】
第１図はスタティックＲＡＭセルの回路図、第２図は従
来のメモリセルアレイの構成図、第３図は本実施例のメ
モリセルアレイの構成図、 第４図は本実施例の電流調節回路図、 第５図は第４図のＰＭＯＳトランジスタ２５の電流−電
圧特性を示す図である。 図中、１０・・・メモリセル、２０・・・電流調節回路
、２１．２２・・・ＮＭＯＳトランジスタ、２４・・・
プルダウン抵抗、２５・・・ＰＭＯＳトランジスタ、２
７・・・電圧降下手段である。 特許出願人　　サムソン・エレクトロニクス６辺 ＦＩＣ。 ＦＩＧ。 （−）Ｖｏｓ　［Ｖ］ ＦＩＧ。

Claims (7)

    【特許請求の範囲】
  1. （１）電源電圧と接続された高抵抗を負荷素子として使
    用するセルを多数個具備するスタティックＲＡＭにおい
    て、 前記電源電圧端と接地電圧端との間に直列連結され、前
    記電源電圧のレベルに対応して第１電圧または第２電圧
    を出力する電圧出力手段と、前記電源電圧端と負荷素子
    との間に連結され、前記第１電圧が供給された場合には
    線形領域で動作し、前記第２電圧が供給された場合には
    飽和領域で動作する電流調節手段とを備えることを特徴
    とするスタティックＲＡＭの電流調節回路。
  2. （２）前記電流調節手段がＰ型またはＮ型ＭＯＳトラン
    ジスタであることを特徴とする請求項第１項記載のスタ
    ティックＲＡＭの電流調節回路。
  3. （３）前記第１電圧は前記電源電圧のレベルが所定値以
    下であるときの電圧であり、前記第２電圧は前記電源電
    圧のレベルが所定値以上であるときの電圧であることを
    特徴とする請求項第１項記載のスタティックＲＡＭの電
    流調節回路。
  4. （４）電源電圧と接続された高抵抗を負荷素子として使
    用する複数個のメモリセルと、 前記電源電圧と負荷素子との間に連結された電流調節回
    路とを備えることを特徴とするスタティックＲＡＭのセ
    ルアレイ。
  5. （５）前記電流調節回路が、 前記電源電圧端と接地電圧端との間に直列連結された電
    圧降下手段及びプルダウン抵抗と、前記電圧降下手段と
    プルダウン抵抗との間に位置するノードと、 該ノードにゲートが連結され前記高抵抗の負荷素子と電
    源電圧端との間にチャネルが連結されたＰＭＯＳトラン
    ジスタとから構成されることを特徴とする請求項第４項
    記載のスタティックＲＡＭのセルアレイ。
  6. （６）前記ノードが、前記電源電圧のレベルが所定値以
    下であるときは第１電圧をもち、前記電源電圧のレベル
    が所定値以下であるときは第２電圧をもつことを特徴と
    する請求項第５項記載のスタティックＲＡＭのセルアレ
    イ。
  7. （７）前記ＰＭＯＳトランジスタが、前記ノードの電位
    が前記第１電圧である場合には線形領域で動作し、前記
    第２電圧である場合には飽和領域で動作することを特徴
    とする請求項第５項記載のスタティックＲＡＭのセルア
    レイ。
JP2323353A 1990-09-19 1990-11-28 スタテイツクｒａｍの電流調節回路 Pending JPH04132080A (ja)

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DE (1) DE4037207A1 (ja)
FR (1) FR2666913B1 (ja)
GB (1) GB2248131A (ja)
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GB9111468D0 (en) 1991-07-17
ITRM910698A0 (it) 1991-09-18
GB2248131A (en) 1992-03-25
FR2666913A1 (fr) 1992-03-20
KR920006985A (ko) 1992-04-28
DE4037207A1 (de) 1992-04-02
IT1250098B (it) 1995-03-30
DE4037207C2 (ja) 1993-08-19
FR2666913B1 (fr) 1993-12-10

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