Hintergrund der Erfindung
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Die Erfindung betrifft allgemein ein
Zeitmultiplexvermittlungssystem für Signale in Mehrkanal-Verbindungen
Beim Vermitteln von Mehrkanal-Verbindungen mit der
mehrfachen Grundträgergeschwindigkeit oder
Grundverkehrseinheit des ISDN (integriertes Sprach- und Datennetz) ist es
erforderlich, daß Signale auf einer gehenden Multiplexleitung
in der gleichen Reihenfolge erscheinen, wie sie auf einer
kommenden Multiplexleitung erscheinen, eine Anforderung, die
als "Zeitschlitzfolgenzusammengehörigkeit" bekannt ist. Um
diese Anforderung zu erfüllen, wird die Phase eines Rahmens
auf kommenden Multiplexleitungen so gestaltet, daß sie mit der
Phase eines entsprechenden Rahmens auf gehenden
Multiplexleitungen zusammenfällt, wobei zwei Zeitkoppelspeicher bzw.
Zeitvermittlungsspeicher 304 und 305 gemäß Fig. 1 verwendet
werden. Dieses bekannte Zeitmultiplexvermittlungssystem weist
einen Schreibzähler 310 auf, der die Zeitsteuerung des
gesamten Systems ermöglicht. Dieser Zähler wird als Antwort auf ein
Signal von einem Rahmendetektor 309 zu Beginn eines
ankommenden Rahmens auf einer kommenden Multiplexleitung 301
zurückgesetzt. Um die Zeitschlitze Nr. 2 und Nr. 3 einer Mehrkanal-
Verbindung (b, c) mit den Zeitschlitzen Nr. 1 und Nr. 4 zu
koppeln, wird das Ausgangssignal des Schreibzählers 310 als
Adreßsignal an die Zeitkoppelspeicher 304 und 305 angelegt, um
Signale der Mehrkanal-Verbindungen (b&sub1;, c&sub1;) und (b&sub2;, c&sub2;) in
den Speicherstellen Nr. 2 und Nr. 3 der Speicher 304 bzw. 305
zu speichern. Eine Steuerungsschaltung 320 speichert
Leseadreßcodes "2" und "3" in den Speicherstellen Nr. 1 bzw. Nr.
4 des Steuerungsspeichers 321. Um den
Zeitschlitzfolgenzusammenhang sicherzustellen, muß der Steuerungsspeicher 321
warten,
bis der Schreibvorgang eines gegebenen Rahmens beendet
ist, bevor er zum Lesevorgang dieses gegebenen Rahmens
übergeht (siehe Fig. 2). Die ankommenden und abgehenden Rahmen
müssen jedoch phasenmäßig aneinander angeglichen sein, um den
Zeitschlitzfolgenzusammengehörigkeit sicherzustellen. Wenn
Mehrkanal-Verbindungen mit einem Koppelsystem der
Konfiguration TxSxT (Zeit-Raum-Zeit-Kopplung) durchgeführt werden, in
denen das Phasenverhältnis zwischen ankommenden und abgehenden
Rahmen vorbestimmt ist, muß ein Speicher, z. B. ein FIFO-
Speicher als Rahmensynchronisationseinrichtung bzw.
Rahmenausgleicher verwendet werden. Dadurch wird die Hardware größer
und komplexer.
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In der Beschreibung der Europäischen Patentschrift Nr.
0 053 267, die am 09.06.1983 veröffentlicht wurde, und in der
Beschreibung der entsprechenden englischsprachigen
US-Patentbeschreibung Nr. 4 467 471, die am 21.08.1984 veröffentlicht
wurde, ist ein Zeitmultiplexvermittlungssystem für
Mehrkanalverbindungen beschrieben, bei dem die Steuerungsvorgänge der
Zeitschlitzvielfachen dadurch vereinfacht werden, daß ein
voller Speicher bei einem Schreibvorgang während eines ersten
Schreibimpulsrahmens und ein weiterer voller Speicher bei
einem Schreibvorgang während eines folgenden zweiten
Schreibimpulsrahmens verwendet wird.
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Ein Merkmal einer zu beschreibenden besonderen
Anordnung ist ein Multiplexvermittlungssystem für
Mehrkanal-Verbindungen, das Zeitmultiplexkopplung ohne die Verwendung einer
Rahmensynchronisationseinrichtung zuläßt und dabei die
Zeitschlitzfolgenzusammengehörigkeit aufrecht erhält.
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In einer besonderen Anordnung weist das
Zeitmultiplexvermittlungssystem auf: eine kommende Multiplexleitung zur
Unterstützung eines ankommenden Rahmens mit Zeitschlitzen, in
denen Signale der Mehrkanal-Verbindungen transportiert werden,
und eine gehende Multiplexleitung zur Unterstützung eines
abgehenden Rahmens mit Zeitschlitzen, in denen entsprechende
Signale der Mehrfachkanäle auftreten. Ein erster und ein
zweiter Zeitkoppelspeicher sind vorgesehen, wobei jeder
Speicherstellen hat, die den Zeitschlitzen jedes der
ankommenden und der abgehenden Rahmen entsprechen. Signale auf der
kommenden Multiplexleitung werden jeweils abwechselnd in den
einen, nämlich in den ersten oder den zweiten
Zeitkoppelspeicher geschrieben, und Signale werden sequentiell jeweils aus
dem anderen Zeitschlitzspeicher gelesen und in bestimmte
Zeitschlitze der gehenden Multiplexleitung entsprechend einer
Phasendifferenz zwischen dem ankommenden und dem abgehenden
Rahmen und einer Austauschbeziehung zwischen Signalen auf der
kommenden Multiplexleitung und entsprechenden Signalen auf der
gehenden Multiplexleitung übergeben, so daß der Beginn eines
abgehenden Rahmens mit dem einen der Zeitschlitze des
ankommenden Rahmens zusammenfällt, der ab Beginn des ankommenden
Rahmens um einen Betrag verschoben ist, der der
Phasendifferenz entspricht.
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Ein weiteres Merkmal der Anordnung besteht darin, daß,
wenn der Zeitschlitz mindestens eines Signals einer gegebenen
Mehrkanal-Verbindung auf der kommenden Multiplexleitung später
auftritt als der Zeitschlitz eines entsprechenden Signals auf
der gehenden Multiplexleitung, alle Signale der gegebenen
Mehrkanal-Verbindung von einem, nämlich dem ersten oder dem
zweiten Zeitkoppelspeicher entsprechend der Phasendifferenz
und einer Zeitschlitzaustauschbeziehung zwischen dem
ankommenden und dem abgehenden Rahmen in die Zeitschlitze einer
gegebenen gehenden Multiplexleitung übertragen werden, so daß
die Signale in dem gegebenen abgehenden Rahmen denjenigen in
einem ankommenden Rahmen entsprechen, der einen Rahmen vor
demjenigen liegt, der zu Beginn des gegebenen abgehenden
Rahmens in den anderen Zeitkoppelspeicher geschrieben wird.
Wenn die Zeitschlitze aller Signale der gegebenen Mehrkanal-
Verbindung früher auftreten als die Zeitschlitze von jeweils
entsprechenden Signalen auf der gehenden Multiplexleitung,
dann werden alle Signale dieser Mehrkanal-Verbindung eines
ankommenden Rahmens von einem, nämlich dem ersten oder dem
zweiten Zeitkoppelspeicher entsprechend der Phasendifferenz
und einer Zeitschlitzaustauschbeziehung in die Zeitschlitze
einer gegebenen gehenden Multiplexleitung übertragen, so daß
die Signale in dem gegebenen abgehenden Rahmen demjenigen in
einem ankommenden Rahmen entsprechend, der zu Beginn des
gegebenen abgehenden Rahmens geschrieben wird.
Kurze Beschreibung der Zeichnungen
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Nachstehend wird die Erfindung mit Bezug auf die
beigefügten Zeichnungen beschrieben. Dabei zeigen:
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Fig. 1 ein Blockschaltbild eines bekannten
Zeitmultiplexvermittlungssystems;
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Fig. 2 ein Zeitdiagramm, das sich auf Fig. 1 bezieht;
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Fig. 3 ein Blockschaltbild eines
Zeitmultiplexvermittlungssystems gemäß einer ersten erfindungsgemäßen
Ausführungsform;
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Fig. 4a ein Ablaufdiagramm, das sich auf die
Ausführungsform gemäß Fig. 3 bezieht,
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Fig. 4b eine Darstellung, die sich auf das
Ablaufdiagramm gemäß Fig. 4a bezieht;
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Fig. 5 ein Zeitdiagramm, das sich auf die
Ausführungsform gemäß Fig. 3 bezieht;
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Fig. 6 ein Blockschaltbild eines
Zeitmultiplexvermittlungssystems gemäß einer zweiten erfindungsgemäßen
Ausführungsform;
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Fig. 7 ein Ablaufdiagramm, das sich auf die
Ausführungsform Fig. 6 bezieht:
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Fig. 8 ein Zeitdiagramm, das sich auf die
Ausführungsform Fig. 6 bezieht;
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Fig. 9 ein Blockschaltbild eines
Zeitmultiplexvermittlungssystems gemäß einer dritten erfindungsgemäßen
Ausführungsform;
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Fig. 10a ein Ablaufdiagramm, das sich auf die
Ausführungsform gemäß Fig. 9 bezieht, und Fig. 10b eine Darstellung,
die sich auf Fig. 10a bezieht;
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Fig. 11a und 11b Zeitdiagramme, die sich auf die
Ausführungsform gemäß Fig. 9 beziehen;
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Fig. 12 ein Ablaufdiagramm, das sich auf die
Ausführungsform gemäß Fig. 9 bezieht; und
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Fig. 13a und 13b Zeitdiagramme, die sich auf die
Ausführungsform gemäß Fig. 9 beziehen.
Ausführliche Beschreibung:
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In Fig. 3 ist ein Zeitmultiplexvermittlungssystem gemäß
einer erfindungsgemäßen Ausführungsform dargestellt. Das
Vermittlungssystem weist auf: eine kommende Multiplexleitung
101, einen Demultiplexierer 102, der mit der kommenden
Multiplexleitung 101 verbunden ist, einen ersten Zeitkoppelspeicher
104 mit einem Dateneingangsanschluß DI&sub1;, der mit einem ersten
Ausgangsanschluß des Demultiplexierers 102 verbunden ist,
einen zweiten Zeitkoppelspeicher 105 mit einem
Dateneingangsanschluß DI&sub2;, der mit einem zweiten Ausgangsanschluß des
Demultiplexierers 102 verbunden ist, einen Demultiplexierer
106 mit einem ersten Eingangsanschluß, der mit einem
Ausgangsanschluß DO&sub1; des ersten Zeitkoppelspeichers 104 verbunden ist
und einem zweiten Eingangsanschluß, der mit einem
Ausgangsanschluß DO&sub2; des zweiten Zeitkoppelspeichers 105 verbunden ist,
und eine gehende Multiplexleitung, die mit dem
Ausgangsanschluß des Multiplexierers 106 verbunden ist.
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Ein Rahmendetektor 109 ist mit der kommenden
Multiplexleitung 101 verbunden, um zu Beginn jedes ankommenden
Rahmens ein Ausgangssignal zu erzeugen. Ein Schreibzähler 110
erhöht seinen Zählwert schrittweise in Intervallen
entsprechend den Zeitschlitzintervallen von ankommenden Rahmen FI und
wird einmal bei jedem zweiten Ausgangssignal des
Rahmendetektors 109 zurückgesetzt. Das niedrigstwertige bis
zweithöchstwertige Bit des Ausgangssignals des Zählers 110 werden als
Schreibadresse WA(p) an beide Zeitkoppelspeicher 104 und 105
angelegt, wobei das höchstwertige Bit zwischen
aufeinanderfolgenden ankommenden Rahmen als Speicherraumkoppelsignal an den
Steuerungseingang des Demultiplexierers 102 übergeben wird zum
Koppeln des Schreibtaktes eines Speicherraumes, der durch die
Zeitkoppelspeicher 104 und 105 definiert ist, und ferner über
eine NICHT-Schaltung 111 an den Steuerungseingang des
Multiplexierers 106 angelegt wird zum Durchschalten des Lesetaktes
des Speicherraumes während des Intervalles jedes abgehenden
Rahmens, wie man später noch sehen wird.
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Ein Lesezähler 112 ist vorgesehen, der seinen Zählwert
schrittweise erhöht in Intervallen entsprechend den
Zeitschlitzintervallen von abgehenden Rahmen FO. Das
Ausgangssignal des Lesezählers 112 wird angelegt als Leseadresse RA(c)
an einen Steuerungsspeicher 121 sowie an einen Signalspeicher
113, wo die Leseadresse, ausgelöst durch ein Ausgangssignal
des Rahmendetektors 109, festgehalten wird. Die
festgehaltenen Daten stellen eine Phasendifferenz zwischen dem
ankommenden und dem abgehenden Rahmen dar. Die Steuerungsschaltung 120
leitet eine Schreibadresse WA(c) für den Steuerungsspeicher
121 und eine Leseadresse RA(t) für die Zeitkoppelspeicher 104
und 105 aus der Phasendifferenz sowie aus der Beziehung
zwischen den einzelnen Zeitschlitzen eines ankommenden Rahmens
und den Zeitschlitzen eines entsprechenden abgehenden Rahmens
ab, mit denen die Signale auf der kommenden Multiplexleitung
durchgeschaltet werden sollen. Die Leseadresse RA(c) wird
gemäß der Schreibadresse WA(c) im Steuerungsspeicher 121
gespeichert und gemäß der Schreibadreßdaten RA(c) des
Lesezählers 112 aus dem Steuerungsspeicher gelesen und als
Leseadresse an die Zeitkoppelspeicher 104 und 105 übergeben.
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Fig. 4a ist eine Darstellung eines Algorithmus der
Steuerungsschaltung 120. Wie in Fig. 4b dargestellt, sind
ankommende Signale auf der Multiplexleitung 101 mit Xj
bezeichnet (wobei j die Zeitschlitznummer von 1 bis M
bezeichnet) und abgehende Signale auf der Multiplexleitung 108 mit Yj
bezeichnet. Die Zwischenrahmenphasendifferenz ist mit D
bezeichnet, und die ankommenden Rahmen erstrecken sich
zwischen Zeitschlitzen T&sub1; und Tn, und die entsprechenden
abgehenden Rahmen erstrecken sich zwischen Zeitschlitzen S&sub1; und Sn.
Der Ablauf des Algorithmus beginnt mit Block 200, der das
Lesen von Signalen Xj, Yj und D durchführt. Es erfolgt dann
der Eintritt in den Block 201, der die Modulosubstraktion von
Yj - D durchführt, und das Ergebnis ist mit Cj bezeichnet. Der
Ablauf geht weiter mit Block 202, der das Setzen des
Parameters j auf Eins durchführt.
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Es erfolgt dann ein Eintritt in den Block 203, der die
Ermittlung eines minimalen Wertes Cj aus den Werten C&sub1; bis CM
durchführt und ihn als Ej bezeichnet. Der Ablauf geht weiter
im Operationsblock 204, um eine Modulosummierung von Ej
durchzuführen, auf die der Operationsblock 205 folgt, der das
Koppeln von Xj mit Ej durchführt. Es erfolgt ein Eintritt in
den Operationsblock 206, der den Parameter j um Eins erhöht,
der im Entscheidungsblock 207 mit M verglichen wird, um
festzustellen, ob j kleiner oder gleich M ist. Wenn der
Parameter j kleiner als M ist, ist die Antwort in Block 207
positiv, und es erfolgt eine Rückkehr nach Block 203, um den
oben beschriebenen Ablauf zu wiederholen, und ansonsten wird
der Ablauf beendet.
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Der Arbeitsablauf der Ausführungsform gemäß Fig. 4a
wird nachstehend mit Bezug auf ein Zeitdiagramm Fig. 5
beschrieben. Es wird angenommen, daß das Vermittlungssystem die
ankommenden Rahmen FI&sub1; und FI&sub2; empfängt, wobei jeder die
Zeitmultiplex-Signale b und c transportiert (jeder mit einem
Subskript, das den Rahmen bezeichnet, in dem sie in den
Zeitschlitzen Nr. 2 bzw. Nr. 3 auf der kommenden
Multiplexleitung 101 transportiert werden). Es wird ferner angenommen, daß
eine Phasendifferenz von zwei Zeitschlitzen zwischen dem
ankommenden und dem abgehenden Rahmen vorhanden ist. Diese
Phasendifferenz wird durch den Signalspeicher 113 als Antwort
auf ein Ausgangssignal des Rahmendetektors 109 zu Beginn des
Rahmens FI&sub1; ermittelt und an die Steuerungsschaltung 120
übergeben. Gleichzeitig wird der Schreibzähler 110 durch das
Ausgangssignal des Rahmendetektors 109 zurückgesetzt und als
Schreibadresse WA (t) an die Zeitkoppelspeicher 104 und 105
weitergegeben, so daß die Zeitmultiplex-Signale b&sub1; und c&sub1; in
den Speicherstellen Nr. 2 bzw. Nr. 3 des Zeitkoppelspeichers
104 und die Zeitmultiplex-Signale b&sub2; und c&sub2; in den
Speicherstellen Nr. 2 bzw. Nr. 3 des Zeitkoppelspeichers 105
gespeichert werden.
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Wenn die Phasendifferenz D gleich 2 ist und wenn X&sub1;=2,
X&sub2;=3, Y&sub1;=1 und Y&sub2;=4 gilt, führt die Ausführung des Blocks 201
zu dem Ergebnis, daß C&sub1; und C&sub3; "3" bzw. "2" sind. In Block 203
wird E&sub1; gleich C&sub2;, das heißt, C&sub2; wird als Minimum der Signale
ermittelt, und X&sub1;=2 wird in Block 205 mit E&sub1;=2+2=4 verkoppelt.
Ebenso ist E&sub2; gleich C&sub1;, und deshalb wird X&sub2;=3 mit E&sub2;
verkoppelt, das eine Modulosumme von 3+2=1 ist. Andererseits
bestimmt die Steuerungsschaltung 120, daß der Zeitschlitz Nr. 4
des Rahmens FO&sub1; und der Zeitschlitz Nr. 1 des Rahmens FO&sub2;
Ziel-(Senke-)Schlitze von der Phasendifferenz sowie von einem
Koppelsteuerungssignal sind, das von einer Fremdquelle kommt,
und geht dazu über, den ankommenden Zeitschlitz Nr. 2 mit dem
abgehenden Zeitschlitz Nr. 4 und den ankommenden Zeitschlitz
Nr. 3 mit dem abgehenden Zeitschlitz Nr. 1 in Beziehung zu
setzen, indem ein Code "2" in die Speicherstelle Nr. 4 des
Steuerungsspeichers 121 und ein Code "3" in die Speicherstelle
Nr. 1 dieses Speichers geschrieben werden.
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Eine Lesevorgang wird in einem der Zeitkoppelspeicher
104 und 105 entsprechend der Leseadresse RA(t) aus dem
Steuerungsspeicher 121 durchgeführt in der Zeit, wo ein
Schreibvorgang in dem anderen Zeitkoppelspeicher durchgeführt wird.
Speicherraum wird auf diese Weise während des Intervalls eines
abgehenden Rahmens, der durch Dreiecke in Fig. 5 markiert ist,
von dem einen Zeitkoppelspeicher zu dem anderen
durchgeschaltet. Insbesondere wird ein Zeitmultiplex-Signal c&sub0; in einem
ankommenden Rahmen, der dem Rahmen FI&sub1; vorausgeht, aus der
Speicherstelle Nr. 3 des Zeitkoppelspeichers 105 gelesen, und
zwar während des Zeitschlitzes Nr. 1 des abgehenden Rahmens
FO&sub1;, und ein Zeitmultiplex-Signal b&sub1; in einem ankommenden
Rahmen FI&sub1; wird aus der Speicherstelle Nr. 2 des
Zeitkoppelspeichers 104 gelesen, und zwar während des Zeitschlitzes
Nr. 4 dieses abgehenden Rahmens. Auf diese Weise können die
ankommenden Zeitmultiplex-Signale b&sub1;, c&sub1;, b&sub2;, c&sub2;, mit den
Zeitschlitzen Nr. 1 und Nr. 4 der gehenden Multiplexleitung
108 gekoppelt werden, wobei sie ihre Reihenfolge beibehalten.
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Eine modifizierte erfindungsgemäße Ausführungsform ist
in Fig. 6 dargestellt. Diese Ausführungsform weist auf: eine
kommende Multiplexleitung 401, einen Demultiplexierer 402, der
mit der kommenden Multiplexleitung 401 verbunden ist, einen
ersten Zeitkoppelspeicher 404 mit einem Dateneingangsanschluß
DI&sub1;, der mit einem ersten Ausgangsanschluß des
Demultiplexierers 402 verbunden ist, einem zweiten Zeitkoppelspeicher 405
mit einem Dateneingangsanschluß DI&sub2;, der mit einem zweiten
Ausgangsanschluß des Demultiplexierers D 402 verbunden ist,
einen Multiplexierer 406 mit einem ersten Eingangsanschluß,
der mit einem Ausgangsanschluß DO&sub1; des ersten
Zeitkoppelspeichers 404 verbunden ist, und einen zweiten Eingangsanschluß,
der mit einem Ausgangsanschluß DO&sub2; des zweiten
Zeitkoppelspeichers 405 verbunden ist, und eine gehende Multiplexleitung
408, die mit dem Ausgangsanschluß des Multiplexierers 406
verbunden ist. Ein Rahmendetektor 409 ist mit der kommenden
Multiplexleitung 401 verbunden, um zu Beginn jedes ankommenden
Rahmens ein Ausgangssignal zu erzeugen. Der Schreibzähler 401
erhöht seinen Zählwert in Intervallen, die den
Zeitschlitzintervallen von ankommenden Rahmen FI entsprechen, und wird als
Antwort auf jedes Ausgangssignal vom Rahmendetektor 409
zurückgesetzt.
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Ein Lesezähler 412 erhöht seinen Zählwert in
Intervallen, die den Zeitschlitzintervallen von abgehenden Rahmen FO
entsprechen. Das zweithöchstwertige bis niedrigstwertige Bit
der Ausgangssignale des Lesezählers 412 werden als Leseadresse
RA(c) an einen Steuerungsspeicher 421 angelegt. Das
höchstwertige Bit des Ausgangssignals des Lesezählers 412 wird an den
Demultiplexierer 402 als Speicherraumkoppelsignal angelegt zum
Durchschalten des Schreibtaktes eines Speicherraumes, der
durch die Zeitkoppelspeicher 404 und 405 definiert ist,
während des Intervalls jedes ankommenden Rahmens, und wird
ferner über eine NICHT-Schaltung 411 an den Steuerungseingang
des Multiplexierers 106 angelegt zum Durchschalten des
Lesetaktes des Speicherraumes während nachfolgender abgehender
Rahmen. Dieses Signal mit dem höchstwertigen Bit oder MSB-
Ausgangssignal wird auch an einen Signalspeicher 413 angelegt,
um eine Schreibadresse WA(t) vom Schreibzähler 410
festzuhalten, um ein Ausgangssignal zu erzeugen, das eine
Phasendifferenz zwischen ankommenden und abgehenden Rahmen bezeichnet.
Eine Steuerungsschaltung 420 leitet eine Schreibadresse WA(c)
für den Steuerungsspeicher 421 und eine Leseadresse RA(c) für
die Zeitkoppelspeicher 404 und 405 aus der Phasendifferenz
zwischen den einzelnen Zeitschlitzen eines ankommenden Rahmens
und denjenigen Zeitschlitzen eines abgehenden Rahmens ab, die
diesem ankommenden Rahmen entsprechen. Die Leseadresse RA(t)
wird entsprechend der Schreibadresse WA(c) im
Steuerungsspeicher 421 gespeichert und entsprechend der Leseadresse RA(c)
vom Lesezähler 412 aus dem Steuerungsspeicher gelesen und als
Leseadresse an die Zeitkoppelspeicher 404 und 405 übergeben.
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Der Algorithmus der Steuerungsschaltung 420 ist in Fig.
7 dargestellt, die identisch ist mit derjenigen in Fig. 4a mit
der Ausnahme, daß die Blöcke 201 und 205 von Fig. 4a durch die
Blöcke 210 und 211 ersetzt sind. In Block 210 wird eine
Modulosubtraktion Xj - D durchgeführt, und die
Modulosubtraktion wird als Cj bezeichnet, und in Block 211 wird Yj mit Ej
gekoppelt.
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Wenn eine Phasendifferenz D gleich 2 ist und wenn X&sub1;=2,
X&sub2;=3, Y&sub1;=1 und Y&sub2;=4 gilt, dann führt die Ausführung des Blocks
210 zu dem Ergebnis, daß C&sub1; und C&sub2; gleich "4" bzw. "1" sind.
In Block 203 wird E&sub1; gleich c&sub2;, daß heißt C&sub2; wird als Minimum
der Signale ermittelt, X&sub1;=2 wird in Block 205 mit E&sub1;=2+2=4
gekoppelt. Ebenso ist E&sub1; gleich C&sub1;, und deshalb wird X&sub2;=3 mit E&sub2;
gekoppelt, das eine Modulosumme von 3+2=1 ist.
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Ebenso wie in der vorherigen Ausführungsform stellt die
Steuerungsschaltung 420 einen ankommenden Zeitschlitz Nr. 2
mit einem abgehenden Zeitschlitz Nr. 4 und einen ankommenden
Zeitschlitz Nr. 3 mit dem abgehenden Zeitschlitz Nr. 1 in
Beziehung, indem ein Code "2" in die Speicherstelle Nr. 4 des
Steuerungsspeichers 421 und ein Code "3" in die Speicherstelle
Nr. 1 dieses Speichers geschrieben werden. Bei dieser
Ausführungsform ereignet sich das Durchschalten des Speicherraumes
zwischen den Zeitkoppelspeichern 404 und 405 während des
Intervalls jedes ankommenden Rahmens, wie durch Dreiecke in
Fig. 8 dargestellt ist.
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Selbst wenn eine Phasendifferenz zwischen ankommenden
und abgehenden Rahmen vorhanden ist, können Zeitmultiplex-
Signale durchgeschaltet werden, ohne daß deren Reihenfolge
unter Verwendung von Speichern mit der Gesamtkapazität von 2
Rahmen sich ändert. Man erkennt, daß die Zeitkoppelspeicher
nicht nur als Zeitschlitzwechsler, sondern auch als
Rahmensynchronisiereinrichtung dienen.
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Es ist zwar bisher nur von einer Betriebsart
'Sequentielles Schreiben und wahlfreies Lesen' die Rede
gewesen, die Betriebsart 'Wahlfreies Schreiben und
sequentielles Lesen' könnte aber ebenso erfindungsgemäß verwendet
werden. Bei den vorherigen Ausführungsformen geht die
Zeitschlitzfolgenzusammengehörigkeit verloren, wenn mindestens ein
Signal einer Mehrkanal-Verbindung auf der kommenden
Multiplexleitung später erscheint als ein entsprechendes Signal auf
der gehenden Multiplexleitung.
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Eine modifizierte erfindungsgemäße Ausführungsform, die
in Fig. 9 dargestellt ist, vermeidet dieses Problem. Wie bei
den vorherigen Ausführungsformen weist das
Zeitmultiplexvermittlungssystem gemäß Fig. 9 auf: eine kommende
Multiplexleitung 501, einen Demultiplexierer 502, der mit der kommenden
Multiplexleitung 501 verbunden ist, einem ersten
Zeitkoppelspeicher 504 mit einem Dateneingangsanschluß DI&sub1;, der mit
einem ersten Ausgangsanschluß des Demultiplexierers 502
verbunden ist, einem zweiten Zeitkoppelspeicher 505 mit einem
Dateneingangsanschluß DI&sub2;, der mit einem zweiten
Ausgangsanschluß des Demultiplexierers 502 verbunden ist, einen
Multiplexierer 506 mit einem ersten Eingangsanschluß, der mit einem
Ausgangsanschluß DO&sub1; des ersten Zeitkoppelspeichers 504
verbunden ist, und einem zweiten Eingangsanschluß, der mit
einem Ausgangsanschluß DO&sub2; des zweiten Zeitkoppelspeichers 505
verbunden ist, und eine gehende Multiplexleitung 508, die mit
dem Ausgangsanschluß des Multiplexierers 506 verbunden ist.
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Ein Rahmendetektor 509 ist mit der kommenden
Multiplexleitung 501 verbunden, um ein Ausgangssignal zu Beginn
jedes ankommenden Rahmens zu erzeugen. Ein Schreibzähler 510
erhöht seinen Zählwert in Intervallen, die den
Zeitschlitzintervallen von ankommenden Rahmen FI entsprechen, und wird einmal
bei jedem zweiten Ausgangssignal des Rahmendetektors 509
zurückgesetzt. Das niedrigstwertige bis zweithöchstwertige Bit
des Ausgangs des Zählers 510 werden als Schreibadresse WA(t)
an beide Zeitkoppelspeicher 504 und 505 angelegt, wobei das
höchstwertige Bit an den Steuerungseingang des
Demultiplexierers 502 als Speicherraumkoppelsignal übergeben wird zum
Durchschalten des Schreibaktes eines Speicherraumes, der durch
die Zeitkoppelspeicher 504 und 505 definiert ist.
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Ein Lesezähler 512 erhöht seinen Zählwert in
Intervallen, die den Zeitschlitzintervallen der Zeitschlitznummer von
abgehenden Rahmen FO entsprechen, um ein binäres
Ausgangssignal zu erzeugen, wobei das zweithöchstwertige bis
niedrigstwertige Bit des Zählers als Leseadresse RA(c) an einen
Steuerungsspeicher 521 und an einen Signalspeicher 513 angelegt
werden. Das höchstwertige Bit des Ausgangs des Zählers 512
wird an den Signalspeicher 513 und an ein Ausschließlich-ODER-
Glied 511 angelegt.
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Eine Steuerungsschaltung 520 leitet eine Schreibadresse
WA(c) für den Steuerungsspeicher 521 und eine Leseadresse
RA(t) für die Zeitkoppelspeicher 504 und 505 von einem
Koppelsteuerungssignal ab, das dort angelegt wird, und schreibt die
Leseadreßcodes RA(t), die ankommende Zeitschlitze bezeichnen,
in die Speicherstellen des Steuerungsspeichers 521, die
wiederum jeweils den abgehenden Zeitschlitzen entsprechen.
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Alle Bits des Ausgangssignals des Zählers 512, die im
Signalspeicher 513 gespeichert sind, stellen eine
Phasendifferenz zwischen dem ankommenden und dem abgehenden Rahmen dar.
Wenn die Phasendifferenz geringer ist als ein Rahmenintervall,
dann ist das festgehaltene höchstwertige Bit binär 1, und wenn
die Phasendifferenz zwischen einem Rahmenintervall und einem
Intervall von zwei Rahmen liegt, dann ist das festgehaltene
höchstwertige Bit binär 0. Der Steuerungsspeicher 521 hat eine
Anzahl von Steuerungsbitzellen, die jeweils zu den einzelnen
Speicherstellen dieses Speichers gehören, um eine binäre l
oder 0 zu speichern.
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Die Steuerungsschaltung 520 arbeitet nach einem
Algorithmus, der anhand eines Ablauflaufdiagramms in Fig. 10a
dargestellt ist. Wie in Fig. 4b sind ankommende Signale auf
der Multiplexleitung 501 mit Xj (wobei j die Zeitschlitznummer
ist, die von 1 bis M geht) und abgehende Signale auf der
Multiplexleitung 508 mit Yj bezeichnet, wie in Fig. 10b
dargestellt. Die Zwischenrahmenphasendifferenz ist mit D
bezeichnet, und die ankommenden Rahmen erstrecken sich
zwischen den Zeitschlitzen T&sub1; und Tn, und die entsprechenden
abgehenden Rahmen erstrecken sich zwischen den Zeitschlitzen
S&sub1; und Sn.
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Der Programmablauf beginnt mit dem Operationsblock 600,
der das Lesen von Eingabedaten einschließlich der Signale Xj,
Yj und B durchführt. Es erfolgt ein Eintritt in den Block 601,
der die Modulosummierung der abgehenden Signale Yj und der
Phasendifferenz D durchführt, um eine Modulosumme Cj zu
ermitteln. Der Ablauf geht weiter im Operationsblock 602, in
dem die Signalfolgenummer j auf Eins zurückgesetzt wird, um
die Verarbeitung mit einem ersten Signal jeder Mehrkanal-
Verbindung zu beginnen.
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Im Entscheidungsblock 603 wird festgestellt, ob die
Zeitschlitznummer des ankommenden Signals Xj größer ist als
die Phasendifferenz D und ob gleichzeitig die Modulosumme Cj
kleiner ist als die Endzeitschlitznummer Tn. Dies bedeutet,
daß ein ankommendes Signal Xj zwischen dem Beginn (S&sub1;) eines
ersten abgehenden Rahmens und dem Ende (Tn) eines ersten
ankommenden Rahmens angeordnet wird, der mindestens teilweise
mit dem ersten abgehenden Rahmen überlappt, und wenn ein
entsprechendes abgehendes (Senke-)Signal Cj zwischen den
Beginn (=Tn+D) eines zweiten nachfolgenden abgehenden Rahmens
und dem Ende (2Tn+D) eines zweiten nachfolgenden abgehenden
Rahmens, also Xj > D und 2Tn + D > Cj > Tn + D = Tn > Cj,
angeordnet ist, dann ist die Entscheidung positiv. Wenn die
Antwort im Block 603 positiv ist, geht es weiter im
Entscheidungsblock 604, um zu ermitteln, ob die Phasendifferenz
kleiner als ein Rahmen oder größer als ein Rahmen, aber
kleiner als zwei Rahmen ist. Wenn die Phasendifferenz kleiner
ist als ein Rahmen, ist das MSB-Ausgangssignal des Zählers 512
gleich Eins, und die Steuerung geht weiter im Operationsblock
605, um eine binäre 1 zu erzeugen, und ansonsten ist das
höchstwertige Bit des Ausgangssignals 0, und die Steuerung
geht weiter im Operationsblock 609, um eine binäre 0 zu
erzeugen. Wenn die Entscheidung im Block 603 negativ ist, geht
es weiter im Operationsblock 606, um j um Eins zu erhöhen, und
der Ablauf geht weiter im Entscheidungsblock 607, der
feststellt, ob j kleiner oder gleich M ist. Wenn Xj größer als D
und Cj kleiner als Tn ist, kann es nur mit Verzögerung gelesen
werden, und somit werden alle Signale der Mehrkanal-Verbindung
in einen nachfolgenden abgehenden Rahmen gelesen. Unter diesen
Umständen ist die Entscheidung in Block 603 positiv, und eine
binäre Eins wird erzeugt, wenn das höchstwertige Bit des
Zählers 512 1 ist oder eine binäre 0 wird erzeugt, wenn das
höchstwertige Bit des Zählers 512 0 ist. Wenn die Entscheidung
im Block 603 negativ ist, wird eine binäre 0 erzeugt, wenn das
höchstwertige Bit des Zählers 512 1 ist, oder es wird eine
binäre Eins erzeugt, wenn das höchstwertige Bit des Zählers 512
0 ist.
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Der Arbeitsablauf des Ablaufdiagramms gemäß Fig. 10a
ist besser verständlich mit Bezug auf Fig. 11a und 11b, die
jeweils Phasendiagramme mit einer Phasendifferenz von drei
Zeitschlitzen und einer Phasendifferenz von einem Rahmen plus
drei Zeitschlitzen darstellen.
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Gemäß Fig. 11a wird angenommen, daß ankommende Rahmen
FI&sub1; und FI&sub2; jeweils Signale A&sub1; und A&sub2; einer
Mehrkanal-Verbindung A in den Zeitschlitzen Nr. 5 und Nr. 7 und Signale B&sub1; und
B&sub2; einer Mehrkanal-Verbindung B in den Zeitschlitzen Nr. 3 und
Nr. 8 transportieren und die ankommenden Zeitschlitze Nr. 5
und Nr. 7 mit den abgehenden Zeitschlitzen Nr. 3 bzw. Nr. 5
und die ankommenden Zeitschlitze Nr. 3 und Nr. 8 mit den
abgehenden beiden Zeitschlitzen Nr. 2 bzw. Nr. 4 gekoppelt
werden. Koppelsignale, die die Beziehung zwischen ankommenden
und abgehenden Zeitschlitzen darstellen, und
Phasendifferenzdaten werden von einer Fremdquelle (Block 600) an die
Steuerungsschaltung 520 übergeben, um die Verarbeitung der
Mehrkanalsignale A&sub1; und A&sub2; zu beginnen, und zwar nacheinander, indem
die Blöcke 601, 602 und 603 abgearbeitet werden. Somit sind
die Entscheidungen bei den Signalen A&sub1; und A&sub2; im Block 603
positiv, was dazu führt, daß eine binäre 1 in die
Steuerungsbitzellen Nr. 3 und Nr. 5 des Speichers 521 geschrieben werden.
Ebenso werden die Signale B&sub1; und B&sub2; verarbeitet, um zu einer
positiven Entscheidung im Block 603 zu kommen, und eine binäre
1 wird in die Steuerungsbitzellen Nr. 2 und Nr. 4 des
Speichers 521 geschrieben.
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Die Steuerungsbits "1111" werden also in den
Steuerungsbitzellen des Speichers 521 gespeichert, die zu den
Speicherstellen Nr. 2, Nr. 3, Nr. 4 bzw. Nr. 5 des Speichers
521 gehören, und zwar als Antwort auf die Schreibadresse WA(c)
zusammen mit den entsprechenden Leseadreßdaten RA(t), und
werden aus diesem Speicher gelesen als Antwort auf die
Leseadresse RA(c) aus dem Lesezähler 512. Die Steuerungsbits
werden an einen Eingang eines Ausschließlich-ODER-Gliedes 511
übergeben, an das auch das höchstwertige Bit des
Ausgangssignals des Lesezählers 512 angelegt wird, und die Leseadresse
RA(t) wird an die Zeitkoppelspeicher 504 und 505 übergeben.
Das Ausgangssignal des Ausschließlich-ODER-Gliedes 511 wird
als Speicherraumkoppelsignal an den Multiplexierer 506
angelegt. Die Aufgabe des Ausschließlich-ODER-Gliedes 512 besteht
darin, den Binärzustand des Speicherraumkoppelsignals während
aufeinanderfolgender Rahmen synchron mit den Änderungen des
Binärwertes des höchstwertigen Bits des Lesezählers 512
abwechselnd umzukehren.
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Da das Signal B&sub2;&sub1; während des abgehenden Rahmens FO&sub1;
nicht gelesen werden kann, werden alle Signale A&sub1;&sub1;, A&sub2;&sub1;, B&sub1;&sub1;
und B&sub2;&sub1; während des nachfolgenden abgehenden Rahmens FO&sub2; aus
dem Zeitkoppelspeicher 504 gelesen, der jetzt die Signale des
ankommenden Rahmens FI&sub1; speichert. Eine Bitfolge "1111" wird
erzeugt durch das Ausschließlich-ODER-Glied 511 während eines
abgehenden Rahmens, und eine Bitfolge "0000" wird erzeugt
während eines nachfolgenden abgehenden Rahmens.
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Wenn die Phasendifferenz größer als ein
Rahmenintervall, aber kleiner als ein Intervall von zwei Rahmen ist, ist
das festgehaltene höchstwertige Bit des Ausgangssignals des
Zählers 512 eine binäre 0 zu Beginn eines ersten ankommenden
Rahmens, und es ändert sich in eine binäre 1 während des
abgehenden Rahmens F&sub1; und dann in eine binäre 0 während des
abgehenden Rahmens F&sub2;, wie in Fig. 11b dargestellt. Die
Steuerungsschaltung 520 erzeugt ein Steuerungsbinärbit 0 für
alle Signale A&sub1;, A&sub2;, B&sub1; und B&sub2;, um anzuzeigen, daß Signale von
Mehrkanal-Verbindungen A und B mit einer Rahmenverzögerung
gelesen werden. Also wird eine binäre 0 für die abgehenden
Zeitschlitze Nr. 2, Nr. 3, Nr. 4 und Nr. 5 erzeugt. Somit ist
die Bitfolge, die durch das Ausschließlich-ODER-Glied 511
erzeugt wird, während jedes abgehenden Rahmens die gleiche wie
in dem Fall wo die Phasendifferenz kleiner ist als ein Rahmen.
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Fig. 12 ist ein modifiziertes Ablaufdiagramm des
Algorithmus gemäß Fig. 11a. Der modifizierte Algorithmus ist
identisch mit dem von Fig. 11a mit der Ausnahme, daß der
Entscheidungsblock 306 der vorherigen Ausführungsform ersetzt
wird durch den Entscheidungsblock 700, der feststellt, ob Xj
größer ist als Cj.
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Dieser Algorithmus ist mit Bezug auf Fig. 13a und Fig.
13b, die Fig. 11a bzw. 11b entsprechen, besser verständlich.
In Fig. 13a ist die Entscheidung in Block 700 bei Signalen A1
und A2 negativ, was zur Erzeugung einer binären 0 bei dem
höchstwertigen Bit 1 des Zählers 512 und einer binären 1 bei
dem höchstwertigen Bit 0 führt, und die Entscheidung im Block
700 ist bei Signal B1 negativ und bei Signal B2 positiv.
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Die Steuerungsbits "1010" werden also in den
Steuerungsbitzellen des Speichers 521 gespeichert, wenn die
Phasendifferenz kleiner ist als ein Rahmen, und die Steuerungsbits
"0101" werden in den Steuerungsbitzellen gespeichert, wenn-die
Phasendifferenz größer als ein Rahmen, aber kleiner als zwei
Rahmen (Fig. 13b) ist. Eine Bitfolge "1010" wird erzeugt durch
das Ausschließlich-ODER-Glied 511 während eines abgehenden
Rahmens, und eine Bitfolge "0101" wird erzeugt während eines
nachfolgenden abgehenden Rahmens. Die Signale A&sub1;&sub1; und A&sub2;&sub1;
werden also während des abgehenden Rahmens FO&sub1; aus dem
Zeitkoppelspeicher 504 gelesen, der nun die Signale des
ankommenden Rahmens FI&sub1; speichert, und die Signale B&sub1;&sub1; und B&sub2;&sub1; werden
während des abgehenden Rahmens FO&sub2; aus dem gleichen
Zeitkoppelspeicher gelesen.
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Die vorstehende Beschreibung stellt nur bevorzugte
erfindungsgemäße Ausführungsformen dar. Verschiedene
Modifikationen sind für den Fachmann offensichtlich, ohne daß der
Umfang der vorliegenden Erfindung, der lediglich durch die
beigefügten Patentansprüche eingeschränkt wird, verlassen
wird. Deshalb dienen die dargestellten und beschriebenen
Ausführungsformen lediglich der Darstellung, und haben keinen
einschränkenden Charakter.