DE3830567A1

DE3830567A1 - Analog/digital-umsetzanordnung

Info

Publication number: DE3830567A1
Application number: DE3830567A
Authority: DE
Inventors: Kaoru Suzuki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-09-08
Filing date: 1988-09-08
Publication date: 1989-03-23
Also published as: JPS6467034A; US4973974A; DE3830567C2

Description

Die Erfindung betrifft eine A/D-Umsetzanordnung gemäß dem Oberbegriff des Patentanspruchs 1. Insbesondere handelt es sich um eine A/D-Umsetzanordnung, die sogenannte Parallel- ADUs (Analog/Digital-Umsetzer) in zwei oder mehr Stufen aufweist, um eine höhere Verarbeitungsgeschwindigkeit und eine höhere Auflösung zu erzielen.

Fig. 1 zeigt ein Blockschaltbild einer herkömmlichen A/D- Umsetzanordnung, die zwei oder mehr Stufen von Parallel- ADUs oder eine herkömmliche sogenannte Serienparallel-A/D- Umsetzanordnung enthält.

Wie in Fig. 1 gezeigt, wird ein analoges Eingangssignal durch einen Parallel-ADU 1 einer ersten Stufe digitalisiert und außerdem vorübergehend in einem Analogdatenhalteschal tungsteil 2 gespeichert, der beispielsweise von einer Ab tast- und Halteschaltung oder einer analogen Verzögerungs leitung gebildet wird.

Der Digitalwert vom ADU 1 wird mittels eines DAUs 3 (Digi tal/Analog-Umsetzer) in einen analogen Ausgangswert zu rückumgesetzt. Dieser analoge Ausgangswert und der im Ana logdatenhalteschaltungsteil 2 gespeicherte ursprüngliche analoge Eingangswert werden einem Summierverstärker 4 ge liefert, bei dem es sich beispielsweise um einen Opera tionsverstärker handelt. Dieser Summierverstärker 4 ver stärkt in geeigneter Weise den Unterschied zwischen den beiden empfangenen Analogwerten und liefert einen Analog wert, der der Differenz zwischen dem ursprünglichen analo gen Eingangswert und dem Ausgangswert des ADUs 1 der ersten Stufe entspricht.

Der dieser Differenz entsprechende Analogwert wird durch einen Parallel-ADU 5 der nächsten Stufe digitalisiert.

Ein Addierer 6 setzt den Ausgangswert des ADUs 1 der ersten Stufe und den Ausgangswert des ADUs 5 der nächsten Stufe zu einem digitalen Ausgangswert hoher Auflösung zusammen, der zur Weiterverarbeitung an eine nicht dargestellte Einheit gegeben wird. Diese Zusammensetzung erfolgt so, daß die hö heren Bits des digitalen Ausgangswerts dem Ausgangswert des ADUs 1 und die niedrigeren Bits dem Ausgangswert des ADUs 5 entsprechen.

Bei dieser A/D-Umsetzanordnung wird also ein analoger Ein gangswert grob von einem ADU in einer ersten Stufe digita lisiert, dann der restliche, nicht digitalisierte Analog wert, das heißt der Umsetzungsfehler des ADUs 1 der ersten Stufe, im ADU 5 der nächsten Stufe fein digitalisiert und die beiden Digitalwerte dann mittels des Addierers 6 zusam mengefügt. Folglich kann eine Kombination aus ADUs 1 und 5 mit geringer Auflösung eine A/D-Umsetzanordnung hoher Auf lösung ergeben. Darüberhinaus läßt sich bei Verwendung von schnellen Parallel-ADUs als ADUs 1 und 5 gleichzeitig eine hohe Verarbeitungsgeschwindigkeit und eine hohe Auflösung erreichen.

Obwohl bei dem in Fig. 1 dargestellten Beispiel Parallel- ADUs in zwei Stufen zur Lieferung einer hohen Auflösung an geordnet sind, können ADUs desselben Typs in einer größeren Anzahl von Stufen, zum Beispiel 3, 4, etc., zur noch weite ren Erhöhung der Auflösung vorgesehen werden.

Solch eine herkömmliche A/D-Umsetzanordnung erfordert viele Analogelemente, etwa den Analogdatenhalteschaltungsteil 2 und den Summierverstärker 4, weshalb eine Änderung der Um gebungstemperatur zu einer großen Änderung der Umsetzungs genauigkeit führt. Deshalb weist die herkömmliche A/D-Um setzanordnung bei ausreichender Umsetzgenauigkeit einen engen Temperaturbereich auf und besitzt eine unvermeidliche zeitabhängige Änderung der Umsetzungsgenauigkeit. Eine Er höhung der Genauigkeit ist mit einer Senkung der Produkti vität und damit mit einer Erhöhung der Kosten dieser Anord nung verbunden.

Aufgabe der Erfindung ist es, eine A/D-Umsetzanordnung zu schaffen, die in einem weiten Temperaturbereich eine hohe Genauigkeit aufweist, von Temperaturänderungen und Alterung wenig beeinflußt wird sowie leicht und mit geringen Kosten hergestellt werden kann.

Diese Aufgabe wird erfindungsgemäß durch eine A/D-Umsetzan ordnung gemäß Patentanspruch 1 gelöst. Spezielle Ausfüh rungsformen der Erfindung sind in den weiteren Ansprüchen gekennzeichnet.

Bei dieser A/D-Umsetzanordnung kann eine Änderung der Eigenschaften analoger Elemente auf Grund einer Tempera turänderung oder alterungsbedingt rechtzeitig korrigiert werden, so daß man eine hohe Genauigkeit erhält. Dadurch kann der zulässige Temperaturbereich vergrößert werden und eine stabile Genauigkeit über eine lange Zeit sicherge stellt werden.

Da Änderungen analoger Elemente bei der Herstellung nicht besonders berücksichtigt werden müssen, kann die A/D-Um setzanordnung mit hoher Produktivität und entsprechend ge ringen Kosten hergestellt werden.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend an Hand der Zeichnungen näher erläutert. Es zeigen

Fig. 1 ein Blockschaltbild eines Beispiels einer herkömmlichen A/D-Umsetzanordnung,

Fig. 2 ein Blockschaltbild einer Ausführungs form der Erfindung

Fig. 3 ein Blockschaltbild einer beispielhaften Ausgestaltung des Bezugsdatengebers in der Ausführungsform von Fig. 2,

Fig. 4 ein Blockschaltbild einer beispielhaften Ausgestaltung eines Signalprozessors in der Ausführungsform gemäß Fig. 2,

Fig. 5 eine grafische Darstellung eines Beispiels der Kennlinie des ADUs der ersten Stufe bei der Ausführungsform gemäß Fig. 2, und

Fig. 6 eine grafische Darstellung der Kennlinie eines DAUs bei der Ausführungsform gemäß Fig. 2.

Fig. 2 zeigt ein Blockschaltbild einer A/D-Umsetzanordnung gemäß einer Ausführungsform der Erfindung.

In Fig. 2 haben ADUs 1 und 5, ein Analogdatenhalteschal tungsteil 2, ein DAU 3 und ein Summierverstärker 4 den gleichen Aufbau wie die entsprechenden Schaltungsteile in Fig. 1.

Ein Bezugswertgeber 7 erzeugt nacheinander Paare einer Vielzahl von analogen Korrekturwerten und digitalen Bezugs werten als Korrekturbezugspunkte, die einer idealen Ein gangs-Ausgangs-Kennlinie entsprechen und bei der vorliegen den A/D-Umsetzanordnung benötigt werden. Der Bezugswertge ber 7 enthält einen Zähler 71 zum Erzeugen eines digitalen Bezugswerts, einen DAU 72 zum Umsetzen des Ausgangswertes dieses Zählers in einen analogen Bezugswert und einen Os zillator 73, der dem Zähler 71 ein Abtasttaktsignal lie fert, wie dies in Fig. 3 dargestellt ist. Die Betätigung des Schalters 74 ist mit der eines später beschriebenen Schalters 10 gekoppelt.

Ein Digitalwertspeicher 8, der von einem Schreib-Lese-Spei cher mit wahlfreiem Zugriff gebildet wird, erhält an seinem Adresseneingang den digitalen Ausgangswert des ADUs 1 der ersten Stufe.

Am Dateneingang des Speichers 8 liegt der digitale Aus gangswert eines Addierers 6 an. Die Ausgangsdaten vom Speicher 8 werden an einen Signalprozessor 9 geliefert.

Wie in Fig. 4 gezeigt, ist der Signalprozessor 9 in der Lage, den digitalen Ausgangswert des ADUs 1 an den Speicher 8 zu liefern, eine Änderung des digitalen Ausgangswerts des ADUs 1 mit Hilfe eines Digitalwertänderungsdetektors 91 festzustellen und ein Änderungsdetektorsignal an eine Steuereinheit 11 zu geben, sowie wahlweise den Digitalwert vom Bezugsdatengeber 7 oder den Digitalwert vom Speicher 8 an den Addierer 6 zu liefern.

Der Schalter 10 dient dazu, den Eingang des ADUs 1 entweder mit dem ursprünglichen Analogwert oder dem Bezugsanalogwert zu beaufschlagen.

Die Steuereinheit 11 steuert die Erzeugung des Bezugswerts vom Bezugsdatengeber 7, das Umschalten zwischen Schreibzu griff und Lesezugriff auf den Speicher 8, das Umschalten eines Schalters 92 des Signalprozessors 9 und das gemein same Umschalten von Schalter 10 und Schalter 74. Die Steuereinheit 11 kann von einer fest verdrahteten Logik schaltung oder einem Mikroprozessor gebildet werden. Ein Steuersignal für eine Kompensationssteuerung, das von der Steuereinheit 11 erzeugt wird, wird gemäß Darstellung in Fig. 2, dem Addierer 6, dem Speicher 8 und dem Signalpro zessor 9 geliefert.

In der obigen Anordnung führt der Addierer 6 etwas unter schiedliche Funktionen in der Korrekturbetriebsart einer seits und der Anwendungsbetriebsart andererseits unter der Steuerung durch die Steuereinheit 11 aus. Bei der Korrek turbetriebsart subtrahiert er vom Ausgangswert des ADUs 5 der zweiten Stufe den vom Signalprozessor 9 erhaltenen Wert, während er in der Anwendungsbetriebsart diese beiden Werte addiert.

Die Arbeitsweise der A/D-Umsetzanordnung gemäß dieser Aus führungsform soll nachfolgend unter Bezug auf die Fig. 5 und 6 und die folgenden Tabellen 1 bis 3 erläutert werden. Obwohl Analogwerte normalerweise in dezimaler Form ausge drückt werden, sind der Einfachheit halber alle Werte in den Tabellen 1 oder 3, ob analog oder digital, in Hexadezi malform ausgedrückt (Analogwerte allerdings einschließlich des Radixpunkts).

Tabelle 1

Beispiele von ADU-Ausgangswerten

Tabelle 2

Beispiele von DAU-Ausgangswerten

Tabelle 3

Beispiele von ADU-Ausgangswerten und gespeicherten Werten zum Zeitpunkt der Genauigkeitskompensation

Zunächst soll die Arbeitsweise der A/D-Umsetzanordnung in der Korrekturbetriebsart beschrieben werden. Die Arbeits weise in dieser Betriebsart wird als Initialisierungsprozeß beispielsweise jedesmal dann ausgeführt, wenn die Stromver sorgung der Anordnung eingeschaltet wird.

Es sei angenommen, daß der ADU 1 der ersten Stufe und der folgende DAU 3, die sich aus den Tabellen 1 und 2 ergeben den Kennlinien aufweisen.

Diese Kennlinien unterscheiden sich etwas von den Ideal kennlinien, wie sie in den Fig. 5 und 6 dargestellt sind, so daß bei einfachem Eingeben analoger Eingangswerte an die Anordnung der schließlich erhaltene digitale Ausgangswert einen deutlichen Fehler aufweisen würde.

Wenn unter diesen Voraussetzungen der Betrieb in der Kor rekturbetriebsart beginnt, wird der Schalter 10 auf den Be zugsdatengeber 7 geschaltet. Unter der Annahme, daß die Kennlinien des ADUs 1 und des DAUs 3 den idealen Kennlinien der Fig. 5 und 6 entsprechen, erzeugt daraufhin der Bezugs datengeber 7 nacheinander Paare von analogen Bezugswerten und digitalen Bezugswerten, die den Korrekturbezugspunkten gemäß den idealen Eingangs/Ausgangs-Kennlinien dieser A/D- Umsetzanordnung entsprechen.

In Tabelle 3 sind sechs Paare von analogen Bezugswerten (a) und digitalen Bezugswerten (b), nämlich (1.F, 1F), (2.1, 21), (2.2, 22), (3.D, 3D), (3.E, 3E) und (4.4, 44) aufge führt.

Die analogen Bezugswerte (a) werden dem ersten Parallel-ADU 1 über den Schalter 10 als simulierte Eingangswerte gelie fert, und die digitalen Bezugswerte (b) werden über den Signalprozessor 9 an den Addierer 6 geliefert.

Der Addierer 6 liefert die Differenz zwischen dem vom zwei ten Parallel-ADU 5 gewonnenen Digitalwert und dem digitalen Bezugswert vom Signalprozessor 9 und gibt diese Differenz als Eingangsdaten an den Speicher 8.

Derweil wird der digitale Ausgangswert des ersten Parallel- ADU 1 als Adresse an den Speicher 8 angelegt, so daß die vorgenannten Differenzdaten in den durch diese Adresse aus gewählten Bereich des Speichers 8 geschrieben werden. Ent sprechende Vorgänge laufen für jedes der Paare aus analogem Bezugswert (a) und digitalem Bezugswert (b) in Tabelle 3 ab, und die Differenzen zwischen den jeweiligen Paaren (a) und (b) werden als Korrekturwerte F unter den zugehörigen Adressen im Speicher 8 gespeichert.

In Tabelle 3 stellen 14, 1B und 33 die korrigierten Aus gangswerte (f) der ersten Stufe dar, wie sie in den Spei cher 8 geschrieben werden.

Es folgt nun die Beschreibung der Arbeitsweise in der An wendungsbetriebsart, bei der der Schalter 10 mit dem Ein gang verbunden ist, an dem das eigentliche analoge Ein gangssignal, das Ziel der Messung ist, anliegt.

Der erste ADU 1 und der folgende DAU 3 führen eine Analog- Digital- bzw. eine Digital-Analog-Umsetzung entsprechend den Ist-Kennlinien in den Fig. 5 und 6 aus und liefern die einzelnen fehlerbehafteten Ausgangswerte (c) und (d) (siehe Tabelle 3).

Der Summierverstärker 4 verstärkt auf das zehnfache den analogen Eingangswert (a) plus einem Eigenoffset α minus dem analogen Ausgangswert (d) des DAUs 3 und liefert so einen Analogwert, der der Differenz zwischen dem analogen Eingangsbezugswert (a) und dem Ausgangswert (c) des ersten Parallel-ADUs 1 entspricht.

Dieser Analogwert wird im nachfolgenden Parallel-ADU 5 noch feiner zu einem digitalen Ausgangswert (e) digitalisiert, der den oberen Bits des digitalen Ausgangswerts der Anord nung entspricht.

Der digitale Ausgangswert des Parallel-ADUs 1 der ersten Stufe wird als Adresse an den Speicher 8 angelegt. Der un ter dieser Adresse gespeicherte Korrekturwert (f) wird aus dem Speicher 8 ausgelesen und dieser korrigierte digitale Ausgangswert der ersten Stufe wird dann als digitales Aus gangssignal der unteren Bits über den Signalprozessor 9 an den Addierer 6 angelegt.

Der Addierer 6 empfängt demzufolge den digitalen Ausgangs wert (e) vom zweiten ADU 5 als obere Bits und den Korrek turwert (f) vom Signalprozessor 9 und addiert diese Werte zur Lieferung des endgültigen digitalen Ausgangswerts ent sprechend den idealen (Soll-)Eingangs/Ausgangs-Umsetzungs kennlinien.

Nimmt man gemäß Darstellung in Tabelle 3 den analogen Ein gangsbezugswert (a) zu 1.F, den digitalen Ausgangsbezugs wert (b) zu 1F, den digitalen Ausgangswert des ADUs 1 zu 2, den analogen Ausgangswert (d) des DAUs 3 zu 2.4, den di gitalen Ausgangswert des nachfolgenden ADUs 5 zu B und den korrigierten digitalen Ausgangswert (f) der ersten Stufe zu 14 an, dann führt der Addierer 6 folgende Rechnung aus:

(e) + (f) = B + 14 = 1F

und liefert den endgültigen digitalen Ausgangswert (g). Es sei angemerkt, daß dieser Wert völlig mit dem digitalen Ausgangsbezugswert (b) auf der idealen Eingangs/Ausgangs- Kennlinie, die in Fig. 5 gezeigt ist, übereinstimmt.

Selbst wenn bei der oben beschriebenen A/D-Umsetzanordnung der ADU 1 der ersten Stufe und der folgende DAU 3 Abwei chungen von idealen Kennlinien zeitabhängig oder auf Grund des Einflusses der Umgebungstemperatur aufweisen, so wird vor der eigentlichen Benutzung der A/D-Umsetzvorrichtung die Korrekturbetriebsart ausgeführt, um den digitalen Aus gangswert des AUDs 1 zu korrigieren, so daß immer ein digi taler Ausgangswert sichergestellt ist, der der idealen Ein gangs/Ausgangs-Kennlinie entspricht.

Bei der Montage der Anordnung ist es nicht nötig, besonders kritisch eine Änderung der Funktionsgenauigkeit des ADUs 1 und des DAUs 3 auf Grund der Änderung analoger Elemente, die die Umsetzer bilden, zu berücksichtigen. Dies führt zu einer Verbesserung der Produktivität verglichen mit der Herstellung herkömmlicher A/D-Umsetzanordnungen und erlaubt dementsprechend eine Reduzierung der Herstellungskosten.

Die Erfindung ist nicht auf die in Fig. 2 dargestellte Aus führungsform beschränkt. Die A/D-Umsetzanordnung gemäß der Erfindung kann einen Mehrstufenaufbau mit drei oder mehr Stufen von AUDs aufweisen. Außerdem können andere als Pa rallel-ADUs eingesetzt werden.

Claims

1. A/D-Umsetzanordnung mit einem A/D-Umsetzabschnitt, der eine Vielzahl von in mehreren Stufen angeordneten ADUs umfaßt, gekennzeichnet durch
einen Bezugswertgeber (7) zum nacheinander erfolgen den Erzeugen von Paaren einer Vielzahl von analogen Korrek turbezugswerten entsprechend idealen Eingangs/Ausgangs- Kennlinien einer A/D-Umsetzanordnung, und den analogen Kor rekturbezugswerten zugeordneten digitalen Korrekturwerten,
einen Korrekturwertspeicher (8), auf den mittels Adreßdaten zugreifbar ist, die einem digitalen Ausgangswert eines ADUs (1) einer ersten Stufe entsprechen, und
eine Steuereinrichtung (9, 11) mit einer Korrekturbe triebsart und einer Anwendungsbetriebsart, auf Grund von de ren Steuerung in der Korrekturbetriebsart
die analogen Bezugswerte vom Bezugswertgeber (7) als simulierte Eingangswerte an den A/D-Umsetz abschnitt gegeben werden und in den Korrektur wertspeicher (8) die Differenz eingeschrieben wird zwischen dem digitalen Ausgangswert eines ADUs (5) einer nachfolgenden Stufe und dem digi talen Bezugswert, der dem digitalen Ausgangswert des ADUs (5) der nachfolgenden Stufe entspricht,
und in der Anwendungsbetriebsart
ein korrigierter Digitalwert aus dem Korrek turwertspeicher (8) nach Maßgabe des digitalen Ausgangswerts des ADUs (1) der ersten Stufe aus gelesen wird und der korrigierte Digitalwert an Stelle eines von einem ADU (1) einer vorher gehenden Stufe tatsächlich erhaltenen Digital werts an den A/D-Umsetzabschnitt angelegt wird, um mit dem digitalen Ausgangswert des ADUs (5) der nachfolgenden Stufe zusammengesetzt zu werden.

2. Anordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Vielzahl von ADUs einen ADU (1, 5) des Paralleltyps umfaßt.

3. A/D-Umsetzanordnung, umfassend:
einen ersten ADU (1) zum Umsetzen eines analogen Ein gangswertes in einen Digitalwert,
einen DAU (3) zum Umsetzen des digitalen Ausgangs werts des ersten ADUs (1) in einen Analogwert,
einen Analogwertspeicher (2) zum vorübergehenden Speichern des analogen Eingangswerts,
einen Differenzverstärker (4) zum Feststellen und Verstärken einer Differenz zwischen dem im Analogwertspei cher (2) gespeicherten Analogwert und dem Analogwert vom DAU (3),
einen zweiten ADU (5) zum Umsetzen des analogen Aus gangswerts des Differenzverstärkers (4) in einen Digital wert,
eine Synthetisiereinrichtung (6) zum Addieren und Synthetisieren des digitalen Ausgangswerts des ersten ADUs (1) und des digitalen Ausgangswerts des zweiten ADUs (5),
einen Bezugswertgeber (7) zum aufeinanderfolgenden Erzeugen von Paaren einer Vielzahl von analogen Korrektur bezugswerten entsprechend idealen Eingangs/Ausgangs-Kennli nien einer A/D-Umsetzanordnung und den analogen Korrektur bezugswerten zugeordneten digitalen Korrekturwerten,
einen Korrekturwertspeicher (8), auf den mittels Adreßdaten zugreifbar ist, die dem digitalen Ausgangswert des ersten ADUs (1) entsprechen, und
eine Steuereinrichtung (9, 11) mit einer Korrektur betriebsart und einer Anwendungsbetriebsart, auf Grund deren Steuerung in der Korrekturbetriebsart
die analogen Bezugswerte von dem Bezugswert geber (7) als simulierte Eingangswerte an den ersten ADU (1) und den Analogwertspeicher (2) angelegt werden und in den Korrekturwertspei cher (8) die Differenz zwischen dem digitalen Ausgangswert des zweiten ADUs (5) und den digi talen Bezugswerten entsprechend dem digitalen Ausgangswert des zweiten ADUs (5) eingeschrie ben werden,
und in der Anwendungsbetriebsart
ein korrigierter Digitalwert vom Korrektur wertspeicher (8) nach Maßgabe des digitalen Ausgangswerts des ersten ADUs (1) ausgelesen wird und an Stelle eines vom ersten ADU (1) tatsächlich erhaltenen Digitalwerts an die Synthetisiereinrichtung angelegt wird.

4. Anordnung nach Anspruch 3, dadurch gekenn zeichnet, daß der erste und zweite ADU einen ADU (1, 5) des Paralleltyps umfassen.

5. Anordnung nach einem der Ansprüche 1 bis 4, da durch gekennzeichnet, daß der Bezugswert geber (7) enthält:
einen Taktgeber (73) zum Erzeugen eines Taktsignals,
einen Zähler (71 zum Zählen des Taktsignals und zum Erzeugen eines Digitalwerts, und
einen DAU (72) zum Umsetzen des Digitalwerts vom Zäh ler (71) in einen Analogwert.