DE3688205T2 - Packungsstruktur fuer einen halbleiterchip. - Google Patents

Packungsstruktur fuer einen halbleiterchip.

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Description

    HINTERGRUND DER ERFINDUNG 1) Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleiteranordnung. Sie betrifft insbesondere eine Gehäusestruktur zum Unterbringen eines Ultrahochfrequenz-Halbleiterchips.
  • Das Gehäuse einer Ultrahochfrequenz-Halbleiteranordnung mit zum Beispiel einem Galliumarsenid-Feldeffekttransistors (FET), der in einem Gigahertz-Hochfrequenzband verwendet wird, sollte so konstruiert sein, daß die Funktion des hochverbesserten Halbleiterchips nicht verschlechtert wird, und daß das Gehäuse auf einfache Weise hergestellt wird.
    • 2) Beschreibung des verwandten Standes der Technik
  • Eine Halbleiteranordnung, die einen FET-Chip verwendet, umfaßt ein Gehäuse zum Unterbringen des Chips, ein Eingangsleitungsstück, ein Ausgangsleitungsstück und zwei Erdleitungsstücke, zum Erden und zur Stromzuführung.
  • Die dem Erfinder bekannte, herkömmliche Halbleiteranordnung umfaßt ein Halbleiterchip, der auf einer keramischen Grundplatte montiert ist, vier keramische Seitenwände, die rechtwinkelig angeordnet sind, wobei sie den Halbleiterchip umgeben, eine Abdeckung, die auf den oberen Kanten der Seitenwände über eine metallisierte Folie befestigt ist, ein Eingangsleitungsstück und ein Ausgangsleitungsstück, die sich von jeder Seitenwand der einander gegenüberstehenden Seitenwände des Paares erstrecken und zwei Erdleitungsstücke, die sich vom anderen Paar einander gegenüberstehender. Seitenwände erstrecken. Die Erdleitungsstücke sind mit dem Halbleiterchip über eine metallisierte Folie verbunden, mit der die Grundplatte und die Seitenwände beschichtet sind.
  • Bei der obigen, herkömmlichen Halbleiteranordnungsstruktur ist eine zufriedenstellende Erdungswirkung nicht erreicht worden, da die metallisierte Folie sehr dünn ist. Auch ist die Charakteristik der Anordnung instabil, da unnotwendige Rauschsignale vom Eingangsleitungsstück zum Ausgangsleitungsstück und umgekehrt durch die metallisierte Folie, mit der die oberen Kanten der Seitenwände beschichtet sind, übertragen werden.
  • Aus der EP-A - 01 10 997 ist ferner eine Halbleiteranordnung bekannt, welche umfaßt
  • eine Metallbasis, die ein Metallgehäuse und eine Durchgangspassage vorsieht, die das Innere und das Äußere des Metallgehäuses verbindet;
  • elektrische Anschlüsse, welche Isolatorbrücken vorsehen, die wahlweise an einer Isolatorbasis und einer Leiterschicht angeordnet sind, wobei die Anschlüsse an der Durchgangspassage der Metallbasis befestigt sind; und
  • ein Halbleiterelement, welches vom Metall der keramischen Abdeckung hermetisch versiegelt ist.
  • Die vorliegende Erfindung zielt darauf ab, die oben erwähnten Nachteile der herkömmlichen Halbleiteranordnung zu beseitigen, indem eine Halbleiteranordnung vorgesehen wird, die eine zufriedenstellende Erdungswirkung durch Verringern der Induktivität der Erdungsleitung erzielt, und welche eine stabile Charakteristik besitzt, wobei die unnotwendige Übertragung von Signalen vom Eingangsanschluß zum Ausgangsanschluß verhindert wird, indem der Halbleiterchip umgangen wird.
  • Eine Halbleiteranordnung gemäß der vorliegenden Erfindung umfaßt:
  • - eine Grundplatte zum Tragen eines Halbleiterchips, der darauf montiert ist;
  • - Seitenwände, die an der Grundplatte angeordnet sind, um den Halbleiterchip zu umgeben;
  • - ein Eingangsleitungsstück und ein Ausgangsleitungsstück, die beide mit dem Halbleiterchip verbunden sind und sich von den Seitenwänden nach außen erstrecken; und
  • - zumindest ein Erdleitungsstück, das sich von der zumindest einen Seitenwand nach außen erstreckt, zwischen den Positionen, wo die Eingangs- und Ausgangsleitungsstücke herausgeführt sind, worin zumindest ein Teil der Grundplatte aus einem keramischen Material ist, worin die Seitenwände, an den Positionen, wo die Eingangs- und Ausgangsleitungsstücke herausgeführt sind, aus einem elektrisch isolierenden Material sind, worin die zumindest eine Seitenwand an der Position, an der das Erdleitungsstück herausgeführt ist, aus Metall gemacht ist, als ein Körper zusammen sowohl mit einem Bondieranschluß, der sich von der Seitenwand nach innen erstreckt, als auch mit dem Erdleitungsstück, das sich von der Seitenwand nach außen erstreckt; und worin die Anordnung weiters umfaßt:
  • - einen Metallsiegelring, der an den Seitenwänden, die aus einem elektrisch isolierenden Material und einem Metall sind, vorgesehen ist; und
  • - eine Abdeckung, die am Metallsiegelring angeordnet ist, um den von den Seitenwänden umgebenen Halbleiterchip versiegelnd abzudecken.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1 zeigt eine Halbleiteranordnung gemäß der vorliegenden Erfindung, worin (a) eine Grundrißansicht und (b) und (c) ihre Teilschnittansichten sind;
  • Fig. 2 ist eine perspektivische Ansicht der Halbleiteranordnung von Fig. 1;
  • Fig. 3 ist ein Ersatzschaltkreisbild der Halbleiteranordnung von Fig. 1;
  • Fig. 4 zeigt eine andere Ausführungsform der Halbleiteranordnung gemäß der vorliegenden Erfindung auf ähnliche Weise, wie Fig. 1 zeigt;
  • Fig. 5 ist eine perspektivische Ansicht der Halbleiteranordnung von Fig. 4;
  • Fig. 6 zeigt noch eine andere Ausführungsform der Halbleiteranordnung gemäß der vorliegenden Erfindung, auf ähnliche Weise wie Fig. 1;
  • Fig. 7 zeigt eine verwandte Halbleiteranordnung auf ein ähnliche Weise wie Fig. 1; und
  • Fig. 8 ist ein Ersatzschaltkreisschema der Halbleiteranordnung von Fig. 7.
    • Beschreibung der bevorzugten Ausführungsformen
  • Die Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug auf die Zeichnungen und im Vergleich mit dem dem Erfinder bekannten, verwandten Stand der Technik beschrieben.
  • Eine herkömmliche Gehäusestruktur, die für eine Ultrahochfrequenz-Halbleiteranordnung verwendet wird, ist in Fig. 7 dargestellt, worin (a) eine Grundrißansicht und (b) und (c) Teilschnittansichten sind.
  • In der Zeichnung bezeichnet die Bezugsziffer 1 eine rechteckige, keramische Grundplatte. Eine Seitenwand 2 mit einer kontinuierlichen, rechteckigen Rahmenform in der Grundrißansicht ist auf der Grundplatte 1, entlang ihrer vier Kanten, eingerichtet. Metallisierte Folien 3 sind auf die einander gegenüberstehenden, äußeren Oberflächen der Seitenwand 2 und der Grundplatte 1 beschichtet. Die metallisierten Folien 3 sind zum Beispiel aus Wolfram. Weitere metallisierte Folien 4 für das Leiten von Eingangs- und Ausgangssignalen sind auf die weiteren, einander gegenüberstehenden, äußeren Oberflächen der Grundplatte 1 beschichtet. Die obere Kantenoberfläche der Seitenwand 2 ist mit einer metallisierten Folie 5 in einer in der Grundrißansicht rechteckigen Rahmenform beschichtet, zum Versiegeln einer Abdeckung 11. Die metallisierte Folie 5 ist mit der metallisierten Folie 3 verbunden. Die metallisierten Folien 4 und 5 sind aus dem gleichen Material, wie die metallisierten Folien 3. Die Grundplatte 1, die Seitenwand 2 und die metallisierten Folien 3 bis 5 werden gleichzeitig einem Sinterverfahren unterzogen, so daß sie eine wie ein Containerbehälter geformte Grundeinheit 6 bilden.
  • Äußere Leitungsstücke 7 und Eingangs- und Ausgangsstücke 8 aus Metall, so wie Kovar (Westinghouse Electric Corp.), sind an die unteren Kanten der Grundplatte 1 über die metallisierten Folien 3 und 4 hartgelötet, um ein Gehäuse für die Halbleiteranordnung zu bilden. Die Leitungsstücke 7 und 8 sind mit Gold plattiert.
  • Ein Halbleiterchip C ist auf die Grundplatte 1 an sein Zentrum bondiert und über die Drähte W mit den metallisierten Folien 9 und 10 verbunden, die an der Grundplatte 1, in das Innere der Seitenwand 2 gerichtet, angeordnet und mit den metallisierten Folien 3 bzw. 4 verbunden sind, um als innere Bondieranschlüsse zu dienen. Danach wird die Abdeckung 11 aus zum Beispiel Kovar an die obere Kantenoberfläche der Seitenwand 2 über die metallisierte Folie 5 hartgelötet, um das Gehäuse zu versiegeln.
  • In der oben erwähnten Struktur ist der Halbleiterchip C mit den äußeren Erdleitungsstücken 7 über die metallisierten Folien 3 und 9 verbundene die sehr dünn sind. Herkömmlicherweise besitzt die metallisierte Folie 3 eine Dicke von einigen um. In einem Hochfrequenzband wird daher die Erdungswirkung der Erdleitungsstücke 7 durch die metallisierten Folien 3 und 9 verschlechtert, was der Induktivität der metallisierten Folien 3 und 9 zuzuschreiben ist. Dementsprechend sind bei der herkömmlichen Halbleiteranordnung Probleme dahingehend aufgetreten, daß eine gewünschte Verstärkung nicht erhalten wurde, wenn die Frequenz erhöht wird und daß eine stabile Funktion aufgrund von Rückkoppelungssignalen vom Ausgangsanschluß zum Eingangsanschluß über die metallisierte Folie 5 und die Abdeckung 11 nicht erzielt wurde.
  • Dies wird weiter beschrieben mit Bezug auf Fig. 8, welche ein Ersatzschaltkreisbild der Halbleiteranordnung von Fig. 7 ist.
  • Ein Eingangsanschluß A und ein Ausgangsanschluß B sind mit dem Halbleiterchip C, wie einem FET, verbunden. Die Seitenwand 2 dient als Kondensator, und die metallisierte Folie 5, die auf die Seitenwand 2 beschichtet ist, dient als eine Induktionsspule, so daß ein Schaltkreis gebildet wird, unter Umgehung des Halbleiterchips C, vom Eingangsanschluß A zum Ausgangsanschluß B, um unnotwendige Rauschsignale, welche die Charakteristik des Transistors verschlechtern, zu übertragen. Das Erdleitungsstück 7 ist mit dem mittleren Teil der metallisierten Folie 5 über die metallisierte Folie 3 verbunden, welche auf die äußere Stirnseite der Seitenwand 2 beschichtet ist. Die metallisierte Folie 3 ist sehr dünn, wie vorher erwähnt, und ihre Induktivität ist sehr groß, so daß sie unnötigen Signale nicht vollständig zur Erde leiten kann, um die Übertragung der Signale vom Eingangsanschluß A zum Ausgangsanschluß B, oder umgekehrt, zu verhindern.
  • Der Anschluß für die Erdung des Halbleiterchips C ist zur Erde über die metallisierten Folien 3 und 9 und das Erdleitungsstück 7 verbunden, in welchem die metallisierten Folien 3 und 9 sehr dünn sind, wie vorher erwähnt, und ihre Induktivität sehr groß ist, was die Erdungswirkung ungünstig beeinflußt.
  • Solche Nachteile werden in einer Halbleiteranordnung gemäß der vorliegenden Erfindung beseitigt und in den Fig. 1 und 2 illustriert. Ein Hauptunterschied der Gehäusestruktur von Fig. 1 zu der von Fig. 7 besteht darin, daß die Seitenwand an der Seite, von der sich das äußere Leitungsstück 7 zum Erden erstreckt, aus Metall als eine metallische Wand 20 gebildet ist, welche ein Ganzes ist mit einem äußeren Erdleitungsstück und einem inneren Bondieranschluß.
  • In den Fig. 1 und 2 bezeichnet die Bezugsziffer 1 eine rechteckige Grundplatte aus einem elektrischen Isolatormaterial wie Keramik. Die Metallwände 20 sind an den einander gegenüberstehenden Seiten der rechteckigen Grundplatte 1 eingerichtet. Die Metallwände 20 sind zum Beispiel aus sauerstoffreiem Kupfer. Keramische Seitenwände 22 sind an den anderen, einander gegenüberstehenden Seiten der rechteckigen Grundplatte 1 eingerichtet. Von den keramischen Seitenwänden 22 erstrecken sich äußere Eingangs- und Ausgangsleitungsstücke 8 nach außen. Die metallische Wand 20 ist als ein ganzer Körper mit einem äußeren Erdleitungsstück 70 und einem inneren Bondieranschluß 90 ausgebildet, um einen Erdanschlußblock 12 zu bilden. Metallisierte Eingangs- und Ausgangsfolien 40 sind auf der Grundplatte 1 gebildet, um den Halbleiterchip C mit den Eingangs- und Ausgangsleitungsstücken 8 über die Drähte W zu verbinden. Ein rechteckiger O-Ring oder Versiegelungsring aus Metall, wie Kovar, ist an den oberen Kanten der Metallwände 20 und der keramischen Wände 22 zum Versiegeln einer Abdeckung 11 angeordnet. Der O-Ring 50 entspricht der metallisierten Folie 5 von Fig. 7. Der metallische Erdanschlußblock 12 ist an die Grundplatte 1 über eine metallisierte Folie 13 bondiert. Die Metallwand 20 und die keramische Wand 22 sind über eine metallisierte Folie 21 zusammen bondiert.
  • Die Grundplatte 1, die keramischen Wände 22 und die metallisierten Folien 40, 21, 13 werden zusammen einem Sinterverfahren unterzogen, um eine Grundeinheit zu bilden. Die Erdanschlußblöcke 12 sind an einer vorbestimmten Position an die Einheit hartgelötet. Auch der metallische O-Ring 50 und die äußeren Eingangs- und Ausgangsleitungsstücke 8 sind an einer vorbestimmten Position an die Grundplatte hartgelötet, um ein Gehäuse zu bilden. Jedes äußere Leitungsstück ist goldplattiert.
  • Ein Halbleiterchip C ist auf die Grundplatte 1 auf die gleiche Weise, wie in Fig. 7 gezeigt, montiert, außer daß der innere Bondieranschluß 9 von Fig. 7 durch einen verdickten, inneren Bondieranschluß 90 ersetzt ist. Nachdem der Halbleiterchip C in das Gehäuse eingesetzt ist, wird die Abdeckung 11 auf den rechteckigen, metallischen O-Ring 50 hartgelötet, um das Gehäuse zu versiegeln.
  • In dieser Gehäusestruktur sind das äußere Erdleitungsstück 70, der innere Bondieranschluß 90 und der Metallring 50 zum Versiegeln der Abdeckung miteinander über die dicke, metallische Seitenwand 20 verbunden, die eine sehr geringe Induktivität besitzt, verglichen mit der Struktur von Fig. 7, was ermöglicht, eine zufriedenstellende Erdungswirkung bei einer hohen Frequenz zu erzielen. Falls zum Beispiel die maximal verwendbare Frequenz in der Struktur von Fig. 7 etwa 12 GHz beträgt, ist es möglich, unter Annahme der Struktur der Fig. 1 und 2, die maximale Frequenz auf etwa 20 GHz zu erhöhen.
  • Ein Ersatzschaltkreisbild der Halbleiteranordnung der Mol-%1 und 2 ist in Fig. 3 dargestellt. Wie aus dem Bild gesehen werden kann, im Vergleich mit dem Bild von Fig. 8, werden die unnötigen Signale, die vom Eingangsanschluß A zum Ausgangsanschluß B, oder umgekehrt, über den Metallring 50, welcher einen Umgehungsschaltkreis bildet, übertragen werden, beinahe vollständig zur Erde in der Mitte des Metallringes 50 geleitet, da der Metallring 50 mit der Erde über eine dicke Metallseitenwand 20, welche beinahe keine Induktivität besitzt, verbunden ist, wobei auf diese Weise die Übertragung von Signalen zwischen den Anschlüssen A und B über den Umgehungsschaltkreis gehemmt wird, was die Charakteristik der Halbleiteranordnung stabilisiert. Auch der Erdanschluß des Transistorchips C ist über den dicken, inneren Bondieranschluß 90, die Metallseitenwand 20 und das äußere Leitungsstück 70, welche als ein Ganzes als ein Metallblock mit beinahe keiner Induktivität gemacht sind, zur Masse geführt, wobei auf diese Weise eine zufriedenstellende und betriebssichere Erdungswirkung erzielt wird.
  • Mit der Struktur der Fig. 1 und 2, wenn die Halbleiteranordnung montiert wird, wird ein Paar der Erdanschlußblöcke 4, 12, die aus dem inneren Anschluß 90, der Seitenwand 20 und dem äußeren Leitungsstück 70 zusammengesetzt sind, an der Grundplatte 1 angeordnet, wobei die zwei Blöcke 12 miteinander an einer vorbestimmten Position ausgerichtet sind. Die tatsächliche Dimension der Halbleiteranordnung ist gewöhnlich sehr klein, zum Beispiel ist der Gehäuse-Containerbehälter 1,8 mm im Quadrat, die Länge jedes Leitungsstückes ist ungefähr 3 mm und die Höhe des Gehäuses ist ungefähr 0,7 mm. Die Montage derart winziger, miteinander ausgerichteter Teile ist nicht leicht.
  • Die Fig. 4 und 5 zeigen eine andere Ausführungsform der vorliegenden Erfindung, worin eine weitere Verbesserung darin besteht, daß das Gehäuse auf einfache Weise montiert werden kann. In dieser Ausführungsform sind die zwei einander gegenüberstehenden Metallseitenwände 20 über die gleichen Metall verbindenden Brücken 20a über den keramischen Seitenwänden 22 miteinander verbunden, um einen Erdanschlußblock 30 als ein Metallkörper zu bilden.
  • Die keramische Seitenwand 22, von der sich das Eingangs- oder das Ausgangsleitungsstück 8 erstrecken, muß eine ausreichende Höhe für eine zuverlässige Isolierung besitzen, um die Charakteristik der Halbleiteranordnung zu stabilisieren. Der Erfinder hat gefunden, daß in der Struktur von Fig. 1 eine gewünschte, maximal verwendbare Frequenz aufrecht erhalten werden kann, sogar falls die Höhe der keramischen Seitenwand 22 um ungefähr die Hälfte verkürzt wird. Dies ist wegen der Reduktion der Induktion im mit der Masse aufgrund der Metallseitenwand 20 verbundenen Schaltkreis. Dementsprechend wird es möglich, die verbindende Brücke 20a zu verdicken, welche dem Metallring 50 von Fig 1 entspricht, ohne die Höhe des Gehäuses zu vergrößern, wobei auf diese Weise der Erdanschlußblock 30 als ein Körper mit einer kompakten Größe realisiert wird.
  • Die weitere Konstruktion, Funktion und der weitere Effekt dieser Ausführungsform sind im wesentlichen die gleichen wie jene der Ausführungsform der Fig. 1 und 2, wie unten beschrieben wird.
  • Diese Ausführungsform wird hiernach weiter mit Bezug auf die Fig. 4 und 5 beschrieben. In den Zeichnungen sind eine Bodenplatte 1, eine keramische Isolatorwand 22, metallisierte Eingangs- und Ausgangsfolien 40 und metallisierte Folien 13 zum Bondieren zusammengesintert, um eine Grundeinheit des Gehäuses zu bilden, ähnlich der Struktur von Fig. 1. Die Höhe der Isolatorwand 22 ist ungefähr 2/3 jener von Fig. 1.
  • Ein Erdblock 30 ist aus Metall, wie sauerstoffreiem Kupfer, um einen aus zwei Metallwänden 20 zusammengesetzten Körper zu bilden, von denen jede ein ganzes Stück mit einem inneren Bondieranschluß 90 und einem äußeren Erdleitungsstück 70 als die Metallwand von Fig. 1 bildet, wobei die Metallwände 20 miteinander durch die verbindenden Brücken 20a an ihren Schulterteilen verbunden sind. Die Höhe jeder Metallwand 20 ist etwa die gleiche, wie jene der montierten Struktur der Metallwand und des Metallrings 50 der Fig. 1. Die obere Oberfläche der verbindenden Brücke 20a und der Metallwand 20 liegen in der gleichen Ebene. Die Höhe der verbindenden Brücke 20a ist im wesentlichen gleich dem Höhenunterschied zwischen der Metallwand 20 und der keramischen Isolatorwand 22. Der Erdanschlußblock 30 und das äußere Eingangs- und Ausgangsleitungsstück 8 sind an vorbestimmten Positionen an die Grundeinheit hartgelötet, um ein Gehäuse zu bilden. Die äußeren Leitungsstücke 8 und 70 sind goldplattiert. Das Gehäuse kann auf einfache Weise montiert werden, da die zwei Metallwände 20 als ein Block 30 in Ausrichtung miteinander und mit einem inneren Anschluß 90 und dem äußeren Stück 70 vormontiert sind.
  • Ein Halbleiterchip C ist auf die Grundplatte 1 auf ähnliche Weise montiert, wie jene von Fig. 1. Eine Abdeckung 11 ist auf den Erdanschlußblock 30 hartgelötet, um das Gehäuse zu versiegeln.
  • Die Ausführungsform besitzt alle der vorteilhaften Merkmale der Ausführungsform von Fig. 1, und ist weiter gekennzeichnet durch die Struktur, welche auf einfache Weise montiert und bei einer wünschenswert hohen Frequenz ohne Erhöhung ihrer Größe verwendet werden kann.
  • Noch eine andere Ausführungsform der vorliegenden Erfindung ist in Fig. 6 dargestellt. In dieser Ausführungsform wird die vom Halbleiterchip C erzeugte Wärme wirksam abgestrahlt. Eine Unterlage 1a zum Montieren des Halbleiterchips C ist aus Metall und im Zentrum der keramischen Grundplatte 1 angeordnet. Die Unterlage 1a ist mit der Grundplatte 1 über eine metallisierte Folie 55 bondiert. Die weitere Konstruktion, Funktion und die weitere Wirkungsweise dieser Ausführungsform sind im wesentlichen die gleichen, wie jene der Ausführungsform von Fig. 1. Mit einer solchen Gehäusestruktur wird die Wärmeanstrahlung
  • vom Halbleiterchip C beträchtlich verstärkt, da der Halbleiterchip auf der Metallgrundunterlage 1a montiert ist, der Halbleiterchip C so wirksam gekühlt wird, was sein Leben verlängert und die Betriebsicherheit der Halbleiteranordnung erhöht.
  • Gemäß einem Experiment des Erfinders ist die Temperatur des FET-Chips in dieser Struktur ungefähr 100ºC niedriger, als in der Struktur, in der der Chip auf die keramische Grundplatte, statt auf die Metallunterlage, montiert ist.
  • Beachte, daß die Metallunterlage 1a vergrößert sein kann, um mit dem inneren Bondieranschluß 90 zu überlappen, falls es erlaubt ist, in elektrischen Kontakt mit dem Erdanschlußblock 12 zu kommen, statt im Zentrum der Grundplatte 1, wie in Fig. 6 dargestellt, isoliert zu sein. Falls die Unterlage 1a vergrößert ist, wird die Wärmeabstrahlung weiter verstärkt.

Claims (6)

1. Halbleiteranordnung, umfassend:
- eine Grundplatte (1) zum Tragen eines Halbleiterchips (C), der darauf montiert ist;
- Seitenwände (20, 22), die an der Grundplatte (1) angeordnet sind, um den Halbleiterchip (C) zu umgeben; - ein Eingangsleitungsstück (8) und ein Ausgangsleitungsstück (8), die beide mit dem Halbleiterchip verbunden sind und sich von den Seitenwänden nach außen erstrecken; und - zumindest ein Erdleitungsstück (70), das sich von der zumindest einen Seitenwand (20) nach außen erstreckt, zwischen den Positionen, wo die Eingangs- und Ausgangsleitungsstücke herausgeführt sind,
worin zumindest ein Teil der Grundplatte (1) aus einem keramischen Material ist, worin die Seitenwände (22), an den Positionen, wo die Eingangs- und Ausgangsleitungsstücke (8) herausgeführt sind, aus einem elektrisch isolierenden Material sind, worin die zumindest eine Seitenwand (20) an der Position, an der das Erdleitungsstück herausgeführt ist, aus Metall gemacht ist, als ein Körper zusammen sowohl mit einem Bondieranschluß, der sich von der Seitenwand nach innen erstreckt, als auch mit dem Erdleitungsstück (70), das sich von der Seitenwand nach außen erstreckt; und worin die Anordnung weiters umfaßt:
- einen Metallsiegelring (50), der an den Seitenwänden (20, 22), die aus einem elektrisch isolierenden Material und einem Metall sind, vorgesehen ist; und
- eine Abdeckung (11), die am Metallsiegelring (50) angeordnet ist, um den von den Seitenwänden (20, 22) umgebenen Halbleiterchip (C) versiegelnd abzudecken.
2. Halbleiteranordnung nach Anspruch 1, worin die Seitenwände (20, 22) vier Stirnflächen eines rechteckigen Behälters bilden, wobei sich die Eingangs- und Ausgangsleitungsstücke (8) von einem Paar von zwei einander gegenüberstehenden Stirnflächen (22) des Behälters erstrecken, und wobei sich die Erdleitungsstücke (70) vom anderen Paar von zwei einander gegenüberstehenden Stirnflächen (20) des Behälters erstrecken.
3. Halbleiteranordnung nach Anspruch 2, worin die zwei einander gegenüberstehenden Seitenwände (20), von denen sich die Erdleitungsstücke (70) erstrecken, miteinander über den anderen zwei einander gegenüberstehenden Wänden (22) durch verbindende Brücken (20a) verbunden sind, um einen Metallerdanschlußblock (30) als ein Körper zu bilden, der zwei Seitenwände umfaßt, von denen jede ein Ganzes mit einem inneren Bondieranschluß (90) und einem äußeren Erdstück (70) bildet.
4. Halbleiteranordnung nach Anspruch 1, 2 oder 3, worin zumindest ein Teil der Grundplatte (1) aus Metall zur Wärmeabstrahlung ist, wobei der Halbleiterchip (C) auf den Metallteil montiert ist.
5. Halbleiteranordnung nach Anspruch 1, worin der Metallsiegelring (50) entlang der gesamten, oberen Kantenoberfläche der Seitenwände (20, 22) angeordnet ist, und die Abdeckung (11) auf den Seitenwänden über den Metallsiegelring befestigt ist.
6. Halbleiteranordnung nach Anspruch 2, worin der Halbleiterchip (C) ein Ultrahochfrequenz-Galliumarsenid- Feldeffekttransistor ist.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5150196A (en) * 1989-07-17 1992-09-22 Hughes Aircraft Company Hermetic sealing of wafer scale integrated wafer
US5067008A (en) * 1989-08-11 1991-11-19 Hitachi Maxell, Ltd. Ic package and ic card incorporating the same thereinto
US5223741A (en) * 1989-09-01 1993-06-29 Tactical Fabs, Inc. Package for an integrated circuit structure
US5126827A (en) * 1991-01-17 1992-06-30 Avantek, Inc. Semiconductor chip header having particular surface metallization
FR2673765A1 (fr) * 1991-03-05 1992-09-11 Thomson Composants Militaires Boitier de circuit integre a connexion de puissance.
US5334874A (en) * 1991-09-13 1994-08-02 Metzler Richard A Electronic device package
US6040625A (en) * 1997-09-25 2000-03-21 I/O Sensors, Inc. Sensor package arrangement

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3502786A (en) * 1967-06-14 1970-03-24 Milton Stoll Flat pack spacer of low thermal diffusivity
DE1914442C3 (de) * 1969-03-21 1978-05-11 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Halbleiteranordnung
US3801938A (en) * 1972-05-31 1974-04-02 Trw Inc Package for microwave semiconductor device
JPS5758783B2 (de) * 1973-02-22 1982-12-11 Nippon Electric Co
US3946428A (en) * 1973-09-19 1976-03-23 Nippon Electric Company, Limited Encapsulation package for a semiconductor element
US4030001A (en) * 1975-11-19 1977-06-14 E-Systems, Inc. Co-planar lead connections to microstrip switching devices
JPS5834755Y2 (ja) * 1978-09-18 1983-08-04 富士通株式会社 半導体装置
JPS5544755A (en) * 1978-09-25 1980-03-29 Nec Corp Semiconductor container
JPS55120152A (en) * 1979-03-09 1980-09-16 Fujitsu Ltd Semiconductor device
JPS55140251A (en) * 1979-04-12 1980-11-01 Fujitsu Ltd Semiconductor device
JPS5852858A (ja) * 1981-09-24 1983-03-29 Nec Corp 半導体装置
JPS58190046A (ja) * 1982-04-30 1983-11-05 Fujitsu Ltd 半導体装置
JPS5999745A (ja) * 1982-11-29 1984-06-08 Nec Corp マイクロ波ロ−ノイズ電界効果トランジスタ用容器
JPH05240974A (ja) * 1991-10-04 1993-09-21 Sanyo Electric Co Ltd 機器の制御装置

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AU5279486A (en) 1986-08-28
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