DE3432449C2 - - Google Patents

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DE3432449C2 DE19843432449 DE3432449A DE3432449C2 DE 3432449 C2 DE3432449 C2 DE 3432449C2 DE 19843432449 DE19843432449 DE 19843432449 DE 3432449 A DE3432449 A DE 3432449A DE 3432449 C2 DE3432449 C2 DE 3432449C2
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Description

Die Erfindung betrifft ein hermetisch gekapseltes, einen Leistungschip enthaltenes Halbleiterbauelement gemäß Oberbegriff des Anspruches 1.
Ein solches Halbleiterbauelement ist in der US-PS 31 25 709 beschrieben. Bei dem bekannten Gehäuse weist das darin befindliche Halbleiterelement nur eine obere Elektrode und eine metallische Leitung auf, die darüber hinaus feder- oder wendelförmig ausgebildet ist.
Gegenstand der DE-OS 18 15 799 sowie ihrer Zusatzanmeldung DE-OS 22 13 915 sind Gehäuse für Halbleitersysteme, bei denen sich das Halbleitersystem jeweils auf einer Keramikplatte befindet, über die die Verlustwärme abgeführt wird. Die Keramikplatte weist mehrere mit elektrisch leitendem Material gefüllte Durchgangsköder auf.
Leistungshalbleiterchips (im folgenden einfach als "Leistungschips" bezeichnet) erzeugen im Betrieb Verlustwärme, und zwar typisch mehr als etwa 1 Watt. Diese Wärme muß abgeführt werden, um eine Zerstörung des Leistungschips zu verhindern. Leistungschips werden deshalb in ein Gehäuse oder eine Anordnung eingebaut, das bzw. die so ausgelegt ist, daß die Wärmeabfuhr von dem Leistungschip erleichtert wird. Hermetische oder luftdichte Gehäuse sind zur Unterbringung von Leistungschips besonders erwünscht, weil her­ metische Gehäuse die Leistungschips vor Verunreinigungen und Feuchtigkeit, welche die Betriebsleistungsfähigkeit von Leistungschips bekanntlich verschlechtern, abschirmen.
Ein typisches hermetisch gekapseltes, einen Leistungschip enthaltendes Halbleiterbauelement, das gegenwärtig erhältlich ist, hat eine relativ massive metallische Grundplatte, auf der der Leistungschip thermisch befestigt ist und die ihrerseits auf einem metallischen Kühlkörper thermisch befestigbar ist. Zwei hermetische Glas/Metall-Verschlüsse sind typisch in dem Leistungschipgehäuse vorgesehen, um elektrischen Zugang zu dem Leistungschip über Stromleitungen zu gestatten. Diese Glas/Metall-Verschlüsse sind in der Herstellung teuer, und die Verwendung der metallischen Grundplatte ist ebenfalls teuer. Das Leistungschipgehäuse hat darüber hinaus ein weiteres Gehäuse, welches den Leistungschip hermetisch einschließt und einen oder mehrere der vorgenannten Glas/Metall- Verschlüsse, was die Kosten des Gehäuses weiter erhöht.
Vorstehend ist ein hermetisch gekapseltes, einen Leistungschip enthaltendes Halbleiterbauelement in im wesentlichen fertiggestellter Form beschrieben, d. h. in einer Form, in der es zur Verwendung in Schaltungen bereit ist. Ein solches Halbleiterbauelement wird im folgenden abgekürzt als hermetisch gekapseltes bzw. verschlossenes Leistungschipgehäuse bezeichnet. Das erste elektrische Testen von Leistungschips wird bislang ausgeführt, indem die Leistungschips in fertige, hermetische Leistungschipgehäuse eingebaut werden, damit die Verlustwärme abgeführt werden kann. Dieses Testen ist notwendig, um wichtige Vorrichtungskenndaten zu ermitteln, wie beispielsweise bei einem Leistungs-Darlington-Transistor die Stromverstärkung in Emitterschaltung, HFE, und die Kollektor-Emitterspannung bei der Sättigung der Vorrichtung, VCE(SAT). Wenn der Leistungschip in einem Leistungschipgehäuse die verlangten Normen nicht erfüllt, wird das gesamte Leistungschipgehäuse weggeworfen. Infolgedessen ist das Testen von Leistungschips in den gegenwärtig erhältlichen hermetisch verschlossenen Gehäusen kostspielig. Zum Verbilligen des Testens von Leistungschips ist es erwünscht, ein hermetisch verschlossenes Leistungschipgehäuse in teilweise fertiggestellter oder Bausteinform zu schaffen, um so die durch Ausschußgehäuse verursachten Kosten zu reduzieren.
Aufgabe der Erfindung ist es, ein hermetisch gekapseltes Leistungschipgehäuse der eingangs genannten Art zu schaffen, das ein großes Ableitvermögen für Verlustwärme eines Leistungschips hat und relativ billig ist.
Die Aufgabe wird erfindungsgemäß durch den kennzeichnenden Teil des Anspruches 1 gelöst.
Vorteilhafte Ausführungsformen der Erfindung sind Gegenstand der Unteransprüche.
Mehrere Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die Zeichnungen näher beschrieben.
Es zeigt
Fig. 1 eine auseinandergezogene Darstellung eines Leistungschipgehäuses nach der Erfindung in Blickrichtung aufwärts zu dem Leistungschipgehäuse,
Fig. 2 in Draufsicht den oberen Gehäuseabschnitt 12 nach Fig. 1 in etwas vergrößerter Darstellung,
Fig. 3 im Schnitt eine Einzelansicht eines mit elektrisch leitendem Material gefülltem Durchgangsloches 26 nach Fig. 2 nach der Linie 3-3 in Fig. 2,
Fig. 4 eine Querschnittansicht des Leistungschipgehäuses nach Fig. 1 im zusammengebauten Zustand nach der Linie 4-4 in Fig. 1,
Fig. 5 in einer Ansicht ähnlich der in Fig. 4 eine weitere Ausführungsform des Leistungschipgehäuses nach Fig. 1,
Fig. 6 in auseinandergezogener Darstellung ein Leistungschipgehäuse in Blickrichtung aufwärts zu dem Leistungschipgehäuse,
Fig. 7 eine Querschnittansicht des Leistungschipgehäuses nach Fig. 6 im zusammengebauten Zustand nach der Linie 7-7 in Fig. 6 und
Fig. 8 eine weitere Ausführungsform einer Dichtung 64 nach Fig. 6.
Fig. 1 zeigt in auseinandergezogener Darstellung ein hermetisch gekapseltes Leistungschipgehäuse 10 nach der Erfindung in Blickrichtung aufwärts zu dem Gehäuse 10. Das Gehäuse 10 hat einen oberen und einen unteren Gehäuseabschnitt 12 bzw. 14, zwischen denen ein Leistungschip 16 angeordnet ist, bei welchem es sich beispielshalber um einen Leistungs- Darlington-Transistor handelt.
Der obere Gehäuseabschnitt 12 hat eine dielektrische Platte 18 mit einem Wärmeausdehnungskoeffizient, der dem des Leistungschips 16 nahekommt, und besteht beispielsweise aus Berylliumoxid- oder Aluminiumoxidkeramik, wohingegen der Leistungschip 16 aus Silicium besteht. Mit der Unterseite der dielektrischen Platte 18 sind eine erste Basiselektrode 20, eine zweite Basiselektrode 22 und eine Emitterelektrode 24 verbunden. Diese Elektroden bestehen vorzugsweise aus Kupfer, das mit der dielektrischen Platte 18 durch ein eutektisches Verbindungsverfahren verbunden worden ist; das heißt durch ein Verbindungsverfahren, während welchem eine schmelzflüssige eutektische Legierung zwischen jeder Elektrode 20, 22, 24 und der dielektrischen Platte 18 gebildet wird. Einzelheiten der bevorzugten eutektischen Verbindungsverfahren sind in der US-PS 37 66 634 und in der US-PS 39 94 430 erläutert.
Statt der Verwendung von eutektisch verbundenem Kupfer für die Elektroden 20, 22 und 24 können diese Elektroden aus dünnen Metallblechen bestehen, beispielsweise aus Kupfer, welche mit einer lötbaren Metallschicht (nicht dargestellt) verlötet werden, die auf die Unterseite der dielektrischen Platte 18 aufgebracht worden ist, beispielsweise durch Aufdampfen von Kupfer auf die Platte 18.
Auf der oberen Fläche der dielektrischen Platte 18 ist gemäß der vergrößerten Draufsicht in Fig. 2 ein Satz Leitungen vorgesehen, der zu den Elektroden 20, 22 und 24 komplementär ist, das heißt eine erste Basisleitung 20′, eine zweite Basisleitung 22′ und eine Emitterleitung 24′. Diese komplementären Leitungen 20′, 22′ und 24′ sorgen für elektrischen Zugang von außerhalb des Leistungschipgehäuses 10 zu den Elektroden 20, 22 und 24, die innerhalb des Leistungschipgehäuses 10 angeordnet sind.
Zum elektrischen Miteinanderverbinden der inneren Elektroden 20, 22 und 24 (Fig. 1) und der äußeren Elektroden 20′, 22′ und 24′ (Fig. 2) sind mit elektrisch leitendem Material gefüllte Durchgangslöcher 26 vorgesehen, die in Fig. 1 mit gestrichelten Linien dargestellt sind. Ein geeigneter Aufbau für ein mit elektrisch leitendem Material gefülltes Durchgangsloch ist in der Einzelansicht in Fig. 3 gezeigt, bei der es sich um eine Teilquerschnittansicht nach der Linie 3-3 in Fig. 2 handelt. Gemäß Fig. 3 führt ein Loch 28 vertikal durch die dielektrische Platte 18 hindurch und ist mit einem elektrisch leitenden Material, wie beispielsweise einem Lot 30, gefüllt. Bei einem bevorzugten Verfahren zum Herstellen des elektrisch leitenden Durchgangsloches 26 wird zuerst ein Loch 28 in der dielektrischen Platte 18 hergestellt, woran anschließend die Emitterelektrode 24 mit der Unterseite der dielektrischen Platte 18 verbunden wird. Die Elektrode 24 bedeckt den Grund des Loches 28, so daß sie das Loch 28 hermetisch verschließt.
Die obere Leitung 24′ wird dann mit der Oberseite der dielektrischen Platte 18 verbunden, beispielsweise durch ein eutektisches Verbindungsverfahren, wobei ein vorgeformtes Loch 32 auf das Loch 28 der dielektrischen Platte 18 ausgerichtet ist. Das Lot 30 wird dann schmelzflüssig in die Löcher 28 und 32 eingebracht, so daß es ein elektrisch leitendes Verbindungsglied zwischen der Emitterelektrode 24 und der Emitterleitung 24′ bildet. Weitere Einzelheiten von geeigneten, mit elektrisch leitendem Material gefüllten Durchgangslöchern sind beispielsweise in einem Aufsatz von J. F. Burgess, C. A. Neugebauer, G. Flanagan und R. W. Moore mit dem Titel "Hybrid Packages by the Direct Bonded Copper Process", Solid State Technology, Mai 1975, S. 42-44 (vgl. Fig. 5 und deren Beschreibung) erläutert. Auf diesen Aufsatz wird bezüglich weiterer Einzelheiten verwiesen.
Gemäß Fig. 1 haben die inneren Elektroden 20, 22 und 24 des oberen Gehäuseabschnitts 12 ein Muster, das dem der oberen Anschlüsse des Leistungschips 16 entspricht, welcher übertrieben groß als ein Leistungs-Darlington-Transistor dargestellt ist und einen ersten Basisanschluß (nicht dargestellt), welcher der inneren Elektrode 20 des oberen Gehäuseabschnitts 12 entspricht, einen Emitteranschluß 34 und einen zweiten Basisanschluß 36 aufweist.
Der Leistungschip 16 hat einen einzigen Kollektroanschluß 38 auf seiner unteren Seite (z. B. bei einem Darlington- Transistor) und ist mit dem unteren Gehäuseabschnitt 14 in elektrischen Kontakt bringbar. In der dargestellten Ausführungsform des Leistungschipgehäuses 10 hat der untere Gehäuseabschnitt 14 eine Kollektorelektrode 17, die vorzugsweise aus Metallblech besteht, beispielsweise aus Kupfer, und beispielshalber mit einem nach oben vorstehenden Kollektoranschluß 17a versehen ist, welcher an der Kollektorelektrode 17 angeformt ist, und weiter mit einer nach oben weisenden, konkaven Vertiefung 17b zum Aufnehmen des Leistungschips 16, wenn das hermetisch verschlossene Leistungschipgehäuse 10 zusammengebaut wird. Zum Verbinden des unteren Gehäuseabschnitts 14 mit dem oberen Gehäuseabschnitt 12 ist der obere Gehäuseabschnitt 12 mit einem metallischen Dichtring 42 versehen, der mit dessen Unterseite verbunden ist und die inneren Elektroden 20, 22 und 24 umschließt. Der metallische Dichtring 42 besteht vorzugsweise aus Kupfer und ist mit der dielektrischen Platte 18 eutektisch verbunden, er kann aber auch aus einer lötbaren Schicht bestehen, die beispielsweise durch Aufdampfen von Kupfer auf die Unterseite der dielektrischen Platte 18 hergestellt ist.
Gemäß einem bevorzugten Verfahren zum Zusammenbauen des hermetisch verschlossenen Leistungschipgehäuses 10 werden die oberen Anschlüsse des Leistungschips 16 (d. h. der nicht dargestellte erste Basisanschluß und die Anschlüsse 34 und 36) an die inneren Elektroden 20, 22 und 24 mit vorgeformten Lotschichten angelötet. Der untere Anschluß 38 des Leistungschips 16 wird dann an die Kollektorelektrode 17 mit einer vorgeformten Lotschicht angelötet, und gleichzeitig kann die Kollektorelektrode 17 an den metallischen Dichtring 42 des oberen Gehäuseabschnitts 12 angelötet werden. Weitere Zusammenbauverfahren für das Gehäuse 10 liegen für den Fachmann auf der Hand, beispielsweise ein Verfahren, bei dem die Kollektorelektrode 17 mit dem metallischen Dichtring 42 durch Laser- oder Elektronenstrahlschweißung verbunden wird. Wenn eine Folge von Lötoperationen wie bei dem hier beschriebenen Zusammenbauverfahren benutzt wird, wird eine Hierarchie von abnehmenden Lotschmelztemperaturen, vorzugsweise begrenzt auf zwei, sicherstellen, daß die vorher hergestellten Lotverbindungen nicht wieder zum Schmelzen gebracht werden.
Wenn das Bauelement zusammengebaut ist, sieht es so aus, wie es in der Querschnittansicht in Fig. 4 gezeigt ist, bei welcher es sich um eine Schnittansicht nach der Linie 4-4 in Fig. 1 handelt. In Fig. 4 ist zu erkennen, daß die Kollektorelektrode 17 des unteren Gehäuseabschnitts 14 den Leistungschip 16 innerhalb der nach oben weisenden konkaven Vertiefung 17b umschließt und mit dem metallischen Dichtring 42 des oberen Gehäuseabschnitts 12 verbunden ist, so daß der Leistungschip 16 in dem Gehäuse 19 hermetisch eingeschlossen ist.
Der Leistungschip 16 kann, wenn er in das hermetisch verschlossene Leistungschipgehäuse 10 eingebaut ist, elektrisch getestet werden, ohne daß die Gefahr einer Überhitzung oder Zerstörung besteht, da die Kollektorelektrode 17 mechanisch gegen einen Kühlkörper (nicht dargestellt) gepreßt werden kann, um Wärme aus dem Leistungschip 16 abzuleiten. Elektrischer Zugang zu dem ersten Basisanschluß (nicht dargestellt), dem zweiten Basisanschluß 36 und dem Emitteranschluß 34 des Leistungschips 16 besteht über den ersten Basisanschluß 20′, den zweiten Basisanschluß 22′ bzw. den Emitteranschluß 24′ auf der Oberfläche der dielektrischen Platte 18 (vgl. Fig. 2). Das hermetisch verschlossene Leistungschipgehäuse 10 hat vorteilhafterweise Bausteinform, weil es nur einen Teil einer vollständigen hermetisch verschlossenen Leistungschipgehäusebaugruppe (nicht dargestellt) bildet und als solche eine billige Möglichkeit zum Testen des Leistungschips 16 vor dessen Einbau in eine vollständige, hermetisch verschlossene Leistungschipgehäusebaugruppe bildet. Von besonderem Vorteil ist das Fehlen einer metallischen Grundplatte in dem Gehäuse 10.
Wenn eine elektrische Trennung zwischen der Kollektorelektrode 17 und einem Kühlkörper (nicht dargestellt), auf dem das hermetisch verschlossene Leistungschipgehäuse 10 befestigbar ist, erwünscht ist, wird eine weitere dielektrische Platte 44 gemäß der Darstellung in Fig. 5 vorgesehen, die mit der Unterseite der Kollektorelektrode 17 des Leistungschipgehäuses 10 verbunden wird. Bei dem hermetisch verschlossenen Leistungschipgehäuse nach Fig. 5 hat die dielektrische Platte 44 vorzugsweise einen Wärmeausdehnungskoeffizient, der dem des Leistungschips 16 nahekommt, und besteht zweckmäßig aus Berylliumoxid- oder Aluminiumoxidkeramik, wohingegen der Leistungschip 16 aus Silicium besteht. Die dielektrische Platte 44 kann mit einem metallischen Kühlkörper (nicht dargestellt) über eine Metallschicht 46 auf der Unterseite der dielektrischen Platte 44, bei welcher es sich vorzugsweise um mit der dielektrischen Platte 44 eutektisch verbundenes Kupfer oder stattdessen um eine lötbare Schicht, wie beispielsweise aufgedampftes Kupfer, handelt, bequem verbunden werden. Die Kollektorelektrode 17 wird mit der dielektrischen Platte 44 vorzugsweise durch ein eutektisches Verbindungsverfahren verbunden, obgleich die Kollektorelektrode 17 stattdessen an eine lötbare Metallschicht (nicht dargestellt), wie beispielsweise aufgedampftes Kupfer, die auf der oberen Seite der dielektrischen Platte 44 vorgesehen ist, angelötet werden könnte.
Fig. 6 zeig ein hermetisch verschlossenes Leistungschipgehäuse 60 in Blickrichtung aufwärts zu dem Gehäuse 60 gemäß einer weiteren Ausführungsform der Erfindung. Das Gehäuse 60 weist einen oberen Gehäuseabschnitt 12′ und einen Leistungschip 16′ auf, die mit dem oberen Gehäuseabschnitt 12 bzw. dem Leistungschip 16 des Leistungschipgehäuses 10 nach Fig. 1 geeignet übereinstimmen. In den Fig. 6 und 1 tragen gleiche Teile gleiche Bezugszahlen.
Das hermetische Leistungschipgehäuse 60 hat weiter einen unteren Gehäuseabschnitt 62 und eine Dichtung 64, die zwischen dem oberen Gehäuseabschnitt 12′ und dem unteren Gehäuseabschnitt 62 angeordnet ist. Der untere Gehäuseabschnitt 62 weist eine Kollektorelektrode 66 auf, an der eine Kollektorleitung 66a angeformt ist. Wenn eine dielektrische Isolierung der Kollektorelektrode 66 gegenüber einem metallischen Kühlkörper (nicht dargestellt) erwünscht ist, hat der untere Gehäuseabschnitt 62 weiter eine dielektrische Platte 68, beispielsweise aus Berylliumoxid- oder Aluminiumoxidkeramik, wobei die Kollektorelektrode 66 mit der oberen Oberfläche der dielektrischen Platte 68 verbunden ist, vorzugsweise durch ein eutektisches Verbindungsverfahren, wie es oben erläutert ist. Die Dichtung 64 besteht vorzugsweise aus einem Material, dessen Wärmeausdehnungskoeffizient innerhalb von etwa ±50% von dem des oberen Gehäuseabschnitts 12′ liegt. Wenn der Leistungschip 16 beispielshalber aus Silicium besteht, so besteht die Dichtung 64 beispielsweise aus Molybdän oder Wolfram.
Das Zusammenpassen der verschiedenen Teile des Leistungschipgehäuses 60 wird am besten an Hand von Fig. 7 verständlich, die eine Querschnittansicht des Gehäuses 60 nach der Linie 7-7 in Fig. 6 zeigt. Die obere Seite der Dichtung 64 ist mit dem metallischen Dichtring 42′ des oberen Gehäuseabschnitts 12′ verbunden, und die untere Seite der Dichtung 64 ist mit dem Blech 66 des unteren Gehäuseabschnitts 62 verbunden. Die Dichtung 64 umschließt den Leistungschip 16′. Gemäß Fig. 7 ist die dielektrische Platte 68 des unteren Gehäuseabschnitts 62 breiter und länger als die Kollektorelektrode 66. Das dient dem Zweck, eine langgestreckte, sogenannte elektrische Kriechstrecke auf der Oberfläche der dielektrischen Platte 68 zwischen der Kollektorelektrode 66 und einer metallischen Grundplatte (nicht dargestellt), auf der die dielektrische Platte 68 typisch befestigt wird, zu schaffen.
Gemäß einem bevorzugten Verfahren zum Zusammenbauen des Leistungschipgehäuses 60 wird zuerst der Leistungschip 16′ an die inneren Elektroden 20′, 22′ und 24′ des oberen Gehäuseabschnitts 12′ mit einer vorgeformten Lotschicht angelötet. Die Dichtung 64 wird dann an den Dichtring 42′ des oberen Gehäuseabschnitts 12′ mit einer vorgeformten Lotschicht angelötet, und der untere Gehäuseabschnitt 62 wird gleichzeitig sowohl an den unteren Anschluß 38′ des Leistungschips 16′ als auch an die untere Seite der Dichtung 64 mit vorgeformten Lotschichten angelötet. Die vorgenannte Folge von Lötoperationen kann ausgeführt werden, indem vorgeformte Lotschichten, begrenzt auf zwei, mit einer Hierarchie von abnehmenden Schmelztemperaturen, benutzt werden, so daß bereits hergestellte Lötverbindungen nicht beeinträchtigt werden.
Das hermetisch verschlossene Leistungschipgehäuse 60 ergibt einen hohen Grad an mechanischer Festigkeit und eignet sich daher zur Verwendung unter wiederholten Arbeitsspielen des Leistungschips 16′ zwischen sich weit verändernden hohen und tiefen Temperaturen (z. B. zwischen -40°C und +150°C), weil sich die Dichtung 64 mit der dielektrischen Platte 18′ horizontal ausdehnt und zusammenzieht.
In einer anderen Ausführungsform des hermetisch verschlossenen Leistungschipgehäuses 60 ist eine in Fig. 8 gezeigte Dichtung 64′ statt der in Fig. 6 gezeigten Dichtung 64 vorgesehen. Die Dichtung 64′ besteht aus einem dielektrischen Material, das vorzugsweise einen Wärmeausdehnungskoeffizient innerhalb von etwa ±50% von dem der dielektrischen Platte 18′ (Fig. 7) hat. Das dielektrische Material 70 kann zweckmäßig Berylliumoxid- oder Aluminiumoxidkeramik sein, wenn der Leistungschip 16′ beispielsweise aus Silicium besteht. Lötbare Metallschichten 72 und 74 sind mit der oberen bzw. unteren Oberfläche der Dichtung 64′ verbunden und bestehen vorzugsweise aus mit ihr eutektisch verbundenem Kupfer.
Beim Herstellen einer vollständigen hermetisch verschlossenen Leistungschipgehäusebaugruppe (nicht dargestellt) können eines oder mehrere der vorgenannten hermetisch verschlossenen Leistungschipgehäuse an einer metallischen Grundplatte (nicht dargestellt) befestigt werden, beispielsweise durch Löten. Auf dieser metallischen Grundplatte können vorteilhafterweise "Signal"- oder Nichtleistungschips in ihren üblichen Gehäusen befestigt sein, das heißt in Signalchipträgern, wodurch sich ein Hybridgehäuse ergibt. Ein billiges, hermetisch nicht verschlossenes Gehäuse kann dann vorgesehen werden, welches die metallische Grundplatte und sowohl einen oder mehrer hermetisch verschlossene Leistungschipgehäuse und einen oder mehrere Signalchipträger bedeckt, wobei externe elektrische Leitungen vorgesehen werden, die mit den elektrischen Leitungen der hermetisch verschlossenen Leistungschipgehäuse oder der Signalchipträger verbunden sind.
Vorstehend sind hermetisch verschlossene Leistungschipgehäuse in Bausteinform beschrieben, die das wirtschaftliche Testen von Leistungschips gestatten und ein hohes Ableitvermögen für Verlustwärme aus den Leistungschips haben. In einer Ausführungsform ist eine dielektrische Isolation zwischen einem hermetisch verschlossenen Leistungschipgehäuse und einem metallischen Kühlkörper, auf dem das Gehäuse typisch befestigt wird, vorgesehen.

Claims (8)

1. Hermetisch gekapseltes, einen Leistungschip enthaltendes Halbleiterbauelement mit
einem oberen Gehäuseabschnitt aus einer dielektrischen Platte, die wenigstens ein mit einem elektrisch leitenden Material gefülltes Durchgangsloch aufweist, das mit mindestens einer oberen Elektrode verbunden ist,
einem unteren Gehäuseabschnitt mit einer unteren Leistungschipelektrode,
einem den oberen mit dem unteren Gehäuseabschnitt hermetisch verbindenden, die mindestens eine obere Elektrode umschließenden Zwischenabschnitt und
einem Leistungschip, der wenigstens einen, mit der mindestens einen oberen Elektrode verbundenen oberen Anschluß auf seiner oberen Seite sowie einen einzigen, mit der unteren Leistungschipelektrode verbundenen Anschluß auf seiner unteren Seite aufweist,
dadurch gekennzeichnet, daß
mehrere obere Elektroden (20, 22, 24) mit einer unteren Oberfläche der dielektrischen Platte (18) verbunden sind,
mehrere metallische Leitungen (20′, 22′, 24′) mit einer oberen Oberfläche der Platte verbunden sind,
die mit elektrisch leitendem Material gefüllten Durchgangslöcher (26) in der dielektrischen Platte (18) die oberen Elektroden und die metallischen Leitungen elektrisch miteinander verbinden,
die oberen Elektroden direkt mit den oberen Anschlüssen des Leistungschips verbunden sind,
das Zwischenteil ein mit der unteren Seite der dielektrischen Platte (18) verbundener, metallischer Dichtring (42) ist und
der untere Gehäuseabschnitt (14) in Blechform ausgebildet ist, wobei der metallische Dichtring (42) und der untere Gehäuseabschnitt (14) derart ausgebildet sind, daß der Leistungschip (16) sandwichartig zwischen den oberen Elektroden (20, 22, 24) und dem eine untere Elektrode (17) bildenden unteren Gehäuseabschnitt (14) angeordnet ist.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die oberen Elektroden (20, 22, 24) und die metallischen Leitungen (20′, 22′, 24′) jeweils aus Kupfer bestehen, das mit der dielektrischen Platte (18) eutektisch verbunden ist.
3. Halbleiterbauelemente nach Anspruch 2, dadurch gekennzeichnet, daß der metallische Dichtring (42) des oberen Gehäuseabschnitts (12) aus Kupfer besteht, das mit der dielektrischen Platte (18) eutektisch verbunden ist.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der untere Gehäuseabschnitt (14; 62) eine weitere dielektrische Platte (44; 68), die mit der Unterseite der unteren Leistungschipelektrode (17; 66) verbunden ist, und ein dünnes Metallblech (46) aufweist, das mit der Unterseite der dielektrischen Platte (44; 68) verbunden ist.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Dichtung (64) den Leistungschip (16′) umschließt, wobei die obere Dichtungsseite mit dem metallischen Dichtring (42′) des oberen Gehäuseabschnitts (12′) verbunden ist und die untere Dichtungsseite mit der unteren Leistungschipelektrode (66) des unteren Gehäuseabschnitts (62) verbunden ist.
6. Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, daß die Dichtung (64) einen Wärmeausdehnungskoeffizient innerhalb von etwa ±50% der dielektrischen Platte (18′) des oberen Gehäuseabschnitts (12′) hat.
7. Halbleiterbauelement nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der Leistungschip (16′) aus Silicium besteht und daß die Dichtung (64) aus Wolfram oder Molybdän besteht.
8. Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, daß die Dichtung (64′) aus Keramik besteht und daß eine obere und eine untere Kupferschicht (72, 74) mit der oberen bzw. unteren Oberfläche der Dichtung (64′) eutektisch verbunden sind.
DE19843432449 1983-09-06 1984-09-04 Hermetisch verschlossenes leistungschipgehaeuse Granted DE3432449A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US52929583A 1983-09-06 1983-09-06

Publications (2)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148264A (en) * 1990-05-02 1992-09-15 Harris Semiconductor Patents, Inc. High current hermetic package
US5446316A (en) * 1994-01-06 1995-08-29 Harris Corporation Hermetic package for a high power semiconductor device
FR2793350B1 (fr) * 1999-05-03 2003-08-15 St Microelectronics Sa Protection d'une puce semiconductrice
US7138708B2 (en) 1999-09-24 2006-11-21 Robert Bosch Gmbh Electronic system for fixing power and signal semiconductor chips
DE10156626A1 (de) * 2001-11-17 2003-06-05 Bosch Gmbh Robert Elektronische Anordnung
DE19950026B4 (de) * 1999-10-09 2010-11-11 Robert Bosch Gmbh Leistungshalbleitermodul
US6693350B2 (en) 1999-11-24 2004-02-17 Denso Corporation Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
JP4479121B2 (ja) 2001-04-25 2010-06-09 株式会社デンソー 半導体装置の製造方法
US8018056B2 (en) 2005-12-21 2011-09-13 International Rectifier Corporation Package for high power density devices
CN111146152B (zh) * 2019-10-30 2021-09-10 苏师大半导体材料与设备研究院(邳州)有限公司 一种半导体封装件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1251874B (de) * 1960-10-17
DE1815799C3 (de) * 1968-12-19 1979-09-13 Siemens Ag, 1000 Berlin Und 8000 Muenchen Anordnung eines Halbleiterbauelementgehäuses
US3646405A (en) * 1969-01-08 1972-02-29 Mallory & Co Inc P R Hermetic seal
DE2213915A1 (de) * 1972-03-22 1973-10-04 Siemens Ag Gehaeuse fuer halbleitersysteme
US3994430A (en) * 1975-07-30 1976-11-30 General Electric Company Direct bonding of metals to ceramics and metals
CH660258A5 (de) * 1983-01-20 1987-03-31 Landis & Gyr Ag Keramikgehaeuse fuer einen hybridschaltkreis.

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Publication number Publication date
JPH0118583B2 (de) 1989-04-06
DE3432449A1 (de) 1985-04-04
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