JPS5999745A - マイクロ波ロ−ノイズ電界効果トランジスタ用容器 - Google Patents
マイクロ波ロ−ノイズ電界効果トランジスタ用容器Info
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- JPS5999745A JPS5999745A JP57208854A JP20885482A JPS5999745A JP S5999745 A JPS5999745 A JP S5999745A JP 57208854 A JP57208854 A JP 57208854A JP 20885482 A JP20885482 A JP 20885482A JP S5999745 A JPS5999745 A JP S5999745A
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- metallized layer
- metallized
- insulating substrate
- layers
- vessel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/64—Impedance arrangements
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
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- Physics & Mathematics (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロ波ローノイズ電界効果トランジスタ用
容器に関する。
容器に関する。
マイクロ波ローノイズ電界効果トランジスタ（マイクロ
波ローノイ、＜ＦＥＴと略称する）は年年低価格化、高
性能化が要求され、それに伴い素子容器の低コ、＜）化
、低寄生容量化、及び高速組立装置に対応できる容器形
状の改善が要求されている。
波ローノイ、＜ＦＥＴと略称する）は年年低価格化、高
性能化が要求され、それに伴い素子容器の低コ、＜）化
、低寄生容量化、及び高速組立装置に対応できる容器形
状の改善が要求されている。
従来、これら素子容器を比較的低原価で実現できる構造
として、上面に導電パターンがメタライズされたアルミ
ナセラ９ツク基板上にコバール等の材質による外部リー
ド端子がロー付けされ、裏面に放熱体が接着され、また
、側壁上側のシールド部には、金楠がメタライズされた
構造が採用されてい、る。また、入力用リード端子と、
出力用リード端子は、夫々対向する位置に配置され、前
記入力及び出力リード端子を結ぶ線に対して垂直方向に
接地用す、−ド端子がロー付けされている。接地用リー
ド端、子は接地インダクタンスを可能な限り小さくしな
くてはならないため、前記の入出力端子を結ぶ線の両側
に形成されたものが一般化されている。
として、上面に導電パターンがメタライズされたアルミ
ナセラ９ツク基板上にコバール等の材質による外部リー
ド端子がロー付けされ、裏面に放熱体が接着され、また
、側壁上側のシールド部には、金楠がメタライズされた
構造が採用されてい、る。また、入力用リード端子と、
出力用リード端子は、夫々対向する位置に配置され、前
記入力及び出力リード端子を結ぶ線に対して垂直方向に
接地用す、−ド端子がロー付けされている。接地用リー
ド端、子は接地インダクタンスを可能な限り小さくしな
くてはならないため、前記の入出力端子を結ぶ線の両側
に形成されたものが一般化されている。
上記の素子構造においては、側壁の高さを低くすればシ
ール材とチップ、リード端子との間に、無視できない浮
遊容量を生じる。側壁が高いということは製造コストを
下げ、ボンディング高速化を図るためには大きな欠点と
なっている。すなわちネールへラドサーマルボンディン
グ（ＮＴＣ）等の機械による高速ボンディングのために
は、チップ及びメタライズパターンのボンティング部に
、１５０μｍ程度のヘッド部のあるキャピラリを近つけ
なければならないために、側壁のある非常に小さい絶縁
基板を用いた場合、キャピラリの寸法、絶縁基板の内部
の広さ、側壁の高さによってボンディングの高速化が制
限されるからである。
ール材とチップ、リード端子との間に、無視できない浮
遊容量を生じる。側壁が高いということは製造コストを
下げ、ボンディング高速化を図るためには大きな欠点と
なっている。すなわちネールへラドサーマルボンディン
グ（ＮＴＣ）等の機械による高速ボンディングのために
は、チップ及びメタライズパターンのボンティング部に
、１５０μｍ程度のヘッド部のあるキャピラリを近つけ
なければならないために、側壁のある非常に小さい絶縁
基板を用いた場合、キャピラリの寸法、絶縁基板の内部
の広さ、側壁の高さによってボンディングの高速化が制
限されるからである。
本発明の目的はボンディングの高速化に適し、かつ浮遊
容量の小さいマイクロ波ローノイズＦＥＴの容器を提供
することにある。
容量の小さいマイクロ波ローノイズＦＥＴの容器を提供
することにある。
本発明は、中央部に凸部を有する絶縁基板と、該絶縁基
板の上面の中心を横切るように形成されたチップ搭載用
及びソース兼用のメタライズ層と、該メタライズ層を対
称線として対向して設けられた入力用メタライズ層及び
出力用メタライズ層と、前記入力、出力及びチップ搭載
用メタライズ層と裏面に形成されたり一ト端子付着用の
メタライズ層間に設けられた表面が導電金属厚膜で覆わ
れたスルホールと、前記裏面のメタライズ層に接続され
たリード端子と、前記中央部に凸部を有する絶縁基板の
段差のある外縁部の上面に形成されたシールド用メタラ
イズ層とを含むことを特徴とするマイクロ波ローノイズ
電界効果トランジスタ用容器にある。
板の上面の中心を横切るように形成されたチップ搭載用
及びソース兼用のメタライズ層と、該メタライズ層を対
称線として対向して設けられた入力用メタライズ層及び
出力用メタライズ層と、前記入力、出力及びチップ搭載
用メタライズ層と裏面に形成されたり一ト端子付着用の
メタライズ層間に設けられた表面が導電金属厚膜で覆わ
れたスルホールと、前記裏面のメタライズ層に接続され
たリード端子と、前記中央部に凸部を有する絶縁基板の
段差のある外縁部の上面に形成されたシールド用メタラ
イズ層とを含むことを特徴とするマイクロ波ローノイズ
電界効果トランジスタ用容器にある。
以下図面を参照して本発明の詳細な説明する。
第１図（ａｌ〜（Ｃ１は従来の素子容器の一例を示す。
第１図（ａ］は模式上面図、第１図（ｂｌは第１図（ａ
）のＡ−Ａ線の断面図、第１図（ｃ）は第１図ｆａｔの
Ｂ−Ｂ’線の断面図である。これらの図において、セラ
ミック基板１上にゲート電極用メタライズパターン２、
ドレイン電極用メタライズパターン３及びソース電極用
メタライズパターン４が形成されている。
）のＡ−Ａ線の断面図、第１図（ｃ）は第１図ｆａｔの
Ｂ−Ｂ’線の断面図である。これらの図において、セラ
ミック基板１上にゲート電極用メタライズパターン２、
ドレイン電極用メタライズパターン３及びソース電極用
メタライズパターン４が形成されている。
まだ前記ゲート−メタライズパターン２がら絶縁基板側
壁を通って絶縁基板裏面のロー付は用メタライズ層１１
ｃに至シ、ここにゲート・リード端子がロー付けされ、
またドレイン・メタライズパターン３から絶縁基板側壁
を通して、絶縁基板裏面のロー付は用メタライズ層ｌｉ
ｄにドレイン・リード端子６がロー付されている。
壁を通って絶縁基板裏面のロー付は用メタライズ層１１
ｃに至シ、ここにゲート・リード端子がロー付けされ、
またドレイン・メタライズパターン３から絶縁基板側壁
を通して、絶縁基板裏面のロー付は用メタライズ層ｌｉ
ｄにドレイン・リード端子６がロー付されている。
またソース・メタライズパターン４上にソース・リード
端子１０がロー付けされており、外部で放熱板’ｙａ、
’ｙｂにロー付けされ、まだキャップシール材とソース
間の浮遊容量を減らすために導電金属によりキャップシ
ール材と接続している。
端子１０がロー付けされており、外部で放熱板’ｙａ、
’ｙｂにロー付けされ、まだキャップシール材とソース
間の浮遊容量を減らすために導電金属によりキャップシ
ール材と接続している。
かかる構成においてはＮＴＣなど高速ボンディングを行
なおうとすると、キャピラリーの幅、側壁の高さによっ
て高速ボンデインク司能な絶縁基板の最小の大きさに制
限があった。普た側壁の高さを低くしても、キャップシ
ール材とゲート、トレイン用メタライズパターンとの間
の浮遊容量が無視できなくなるという欠点があった。
なおうとすると、キャピラリーの幅、側壁の高さによっ
て高速ボンデインク司能な絶縁基板の最小の大きさに制
限があった。普た側壁の高さを低くしても、キャップシ
ール材とゲート、トレイン用メタライズパターンとの間
の浮遊容量が無視できなくなるという欠点があった。
第２図（ａ）（ｂＨｃｌは本発明の一実施例によるマイ
クロ波ローノイズＦＥＴ容器を示す図で第２図（ａ）は
模式上面図、第２図（ｂ）は第２図（ａｔのＡ−Ａ線断
面図、第２図（ｄは第２図（ａ）のＢ−Ｂ線断面図であ
る。
クロ波ローノイズＦＥＴ容器を示す図で第２図（ａ）は
模式上面図、第２図（ｂ）は第２図（ａｔのＡ−Ａ線断
面図、第２図（ｄは第２図（ａ）のＢ−Ｂ線断面図であ
る。
これらの図において第１図と同一参照数字を符したもの
は第１図のそれと同一機能を有するものである。
は第１図のそれと同一機能を有するものである。
本笑流側の構造で従来の構造と異なる点の第１は絶縁基
板１の中央の凸部上面を横切るようにチップ搭載用及び
ソース兼用のメタライズパターン４、このメタライズパ
ターンに対して対象に、入力メタライズパターン２．出
力メタライズパターン３を形成し、前記２，３．４のメ
タライズパターン内に内部が導電性金属厚膜で稜われた
スルホール９２〜９ｄを設け、ゲートリード端子５、ド
レインリード端子６、ソースリード端子７ａ、７ｂを前
記スルホール９ａ〜９ｄの裏面側のロー付は用メタライ
ズＩ曽１１ ａ〜ｌｉｄにロー付けしてリード端子を引
き出した点である。第２の異なる点は絶縁基板側の側壁
をなくし中央凸部に対して浮遊容量を減少させるのに十
分な段差のある外縁部にキャップシールド部のメタライ
ズ層８を設けたことである。
板１の中央の凸部上面を横切るようにチップ搭載用及び
ソース兼用のメタライズパターン４、このメタライズパ
ターンに対して対象に、入力メタライズパターン２．出
力メタライズパターン３を形成し、前記２，３．４のメ
タライズパターン内に内部が導電性金属厚膜で稜われた
スルホール９２〜９ｄを設け、ゲートリード端子５、ド
レインリード端子６、ソースリード端子７ａ、７ｂを前
記スルホール９ａ〜９ｄの裏面側のロー付は用メタライ
ズＩ曽１１ ａ〜ｌｉｄにロー付けしてリード端子を引
き出した点である。第２の異なる点は絶縁基板側の側壁
をなくし中央凸部に対して浮遊容量を減少させるのに十
分な段差のある外縁部にキャップシールド部のメタライ
ズ層８を設けたことである。
前記したように改良された容器は絶縁基板に側壁を持た
ないために、極めて小さな基板でも、ＮＴＣなどの高速
ボンディングに必要なスペースを確保して高速化を可能
にし、まだ前記した段差を設けることによってキャップ
シール部の金属とドレイン、ゲート、ソースの各メタラ
イズパターン２．３．４との間の浮遊容量を、高周波特
性を劣化させない程度に小さくできるという効果がある
。
ないために、極めて小さな基板でも、ＮＴＣなどの高速
ボンディングに必要なスペースを確保して高速化を可能
にし、まだ前記した段差を設けることによってキャップ
シール部の金属とドレイン、ゲート、ソースの各メタラ
イズパターン２．３．４との間の浮遊容量を、高周波特
性を劣化させない程度に小さくできるという効果がある
。
以上説明したように本発明によれは、ボンディングの高
速化に適し、かつ浮遊容量の小さいマイクロ波ローノイ
ズＦＥＴ用の容器が得られる。
速化に適し、かつ浮遊容量の小さいマイクロ波ローノイ
ズＦＥＴ用の容器が得られる。
第１図ｆａｔ〜（Ｃ）は従来の素子容器の一例で第１図
（ａ）は模式上面図、第１図（ｂｌは第４図（ａｌのＡ
−Ａ線断面図、第１図（ｃ）は第１図（ａ）のＢ−Ｂ’
線の断面図、第２図（ａ）〜（ｃ）は本発明の一実施例
による素子容器で第２図（ａ）は模式上面図、第２図（
ｂｌは第１図（ａｔのＡ−Ａ’線断面図、第２図（Ｃ１
は第２図（ａｌのＩ３− Ｂ’線断面図でおる。 １・・・・・・絶縁基板（アルミナセラミック）、２・
・・・・・ゲート拳メタライズパターン、３・・・・・
・ドレイン・メタライズパターン、４・・・・・・ソー
ス−）タライズパターン、５・・・・・・ゲート・リー
ド端子、６・・・・・・ドレイン・リード端子、７ａ、
７ｂ・・・・・・放熱板、８・・・・・・封着部メタラ
イズ層、９ａ〜９ｄ・・・・・・スルホール、１０・・
・・・・ソース・リード端子、１１ａ〜ｌｉｄ・・・・
・・リード端子ロー性は用メタライズ層。
（ａ）は模式上面図、第１図（ｂｌは第４図（ａｌのＡ
−Ａ線断面図、第１図（ｃ）は第１図（ａ）のＢ−Ｂ’
線の断面図、第２図（ａ）〜（ｃ）は本発明の一実施例
による素子容器で第２図（ａ）は模式上面図、第２図（
ｂｌは第１図（ａｔのＡ−Ａ’線断面図、第２図（Ｃ１
は第２図（ａｌのＩ３− Ｂ’線断面図でおる。 １・・・・・・絶縁基板（アルミナセラミック）、２・
・・・・・ゲート拳メタライズパターン、３・・・・・
・ドレイン・メタライズパターン、４・・・・・・ソー
ス−）タライズパターン、５・・・・・・ゲート・リー
ド端子、６・・・・・・ドレイン・リード端子、７ａ、
７ｂ・・・・・・放熱板、８・・・・・・封着部メタラ
イズ層、９ａ〜９ｄ・・・・・・スルホール、１０・・
・・・・ソース・リード端子、１１ａ〜ｌｉｄ・・・・
・・リード端子ロー性は用メタライズ層。
Claims (1)
- 中央部に凸部を有する絶縁基板と、該絶縁基板の上面の
中心を横切るように形成されたチップ１搭載用及びソー
ス兼用のメタライズ層と、該メタライズ層を対称線とし
て対向して設けられた入力用メタライズ層及び出力用メ
タライズ層と、前記入力、出力及びチップ搭載用メタラ
イズ層と裏面、に形成されたリード端子付着用のメタラ
イズ層間に設け、られた表面が導電金属厚膜で覆われた
スルホールと、前記裏面のメタライズ層に接続されたリ
ード端子と、前記中央部に凸部を有する絶縁基板の段差
のある外縁部の上面に形成されたシールド用メ、タライ
ズ層とを含むことを特徴とするマイクロ波ローノ、イメ
電界効果トランジスタ用容器。。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208854A JPS5999745A (ja) | 1982-11-29 | 1982-11-29 | マイクロ波ロ−ノイズ電界効果トランジスタ用容器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208854A JPS5999745A (ja) | 1982-11-29 | 1982-11-29 | マイクロ波ロ−ノイズ電界効果トランジスタ用容器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999745A true JPS5999745A (ja) | 1984-06-08 |
Family
ID=16563210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208854A Pending JPS5999745A (ja) | 1982-11-29 | 1982-11-29 | マイクロ波ロ−ノイズ電界効果トランジスタ用容器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825282A (en) * | 1985-01-30 | 1989-04-25 | Fujitsu Limited | Semiconductor package having side walls, earth-bonding terminal, and earth lead formed in a unitary structure |
| EP0764393A4 (ja) * | 1995-03-02 | 1997-05-07 |
-
1982
- 1982-11-29 JP JP57208854A patent/JPS5999745A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825282A (en) * | 1985-01-30 | 1989-04-25 | Fujitsu Limited | Semiconductor package having side walls, earth-bonding terminal, and earth lead formed in a unitary structure |
| EP0764393A4 (ja) * | 1995-03-02 | 1997-05-07 | ||
| US5832598A (en) * | 1995-03-02 | 1998-11-10 | Circuit Components Incorporated | Method of making microwave circuit package |
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