JP3758066B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP3758066B2 JP3758066B2 JP16120199A JP16120199A JP3758066B2 JP 3758066 B2 JP3758066 B2 JP 3758066B2 JP 16120199 A JP16120199 A JP 16120199A JP 16120199 A JP16120199 A JP 16120199A JP 3758066 B2 JP3758066 B2 JP 3758066B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- chip
- semiconductor device
- recess
- jig
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣチップを基板に実装させた半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯機器や無線装置等の急増により、実装基板の小形軽量化及び高周波における信号の減衰防止、低ノイズ化等の要求が急速に強まり、特にミリ波帯においてはこれらの実現が急務となっている。このため、ＩＣチップ（以下単にチップという）の実装方法も従来のワイヤボンディングからフリップチップ方式に変わりつつある。このフリップチップ方式では、図７及び図８に示すように、最小限の接続用金属（バンプ）８を介して、チップ６を基板１に直接実装する。尚、図７は従来の装置の斜視図、図８はその断面図である。
この種の従来のフリップチップ方式では、基板１との接続部がチップ６の下側にあるため、余分な面積を必要としない。又、フリップチップ方式では面状にバンプ８を配置することができるので、同一面積に対して大幅な多ピン化が可能である。更には、バンプ接続とすることで、接続長が大幅に短縮されるため、従来のワイヤボンディングにおけるインダクタンス成分の影響が抑えられ、且つ製作時のばらつきを抑制することができる等、多々利点はあるものの、製造コストが高くなるという課題がある。
【０００３】
又、この実装方法では半導体チップの気密封止について十分でないという課題もある。以下これについて説明する。
従来、半導体実装の分野では、大気中に含まれる酸素、湿気、イオン性不純物、ゴミ、埃等、素子に不都合を生じさせる汚染源の進入を阻止するため、図９に示すように金属パッケージ１２或いはセラミックパッケージ内部にチップ６を実装して蓋１３で封止したり、図１０に示すように、封止剤１４でチップ６を被う等の方法が行われていた。
【０００４】
【発明が解決しようとする課題】
しかし、金属パッケージ１２やセラミックパッケージを用いるため上述のように、コスト高となる上、封止剤を用いてチップを被うため、チップと基板との間に封止剤が流入してしまい、チップの特性を劣化させるという課題があった。
本発明は、かかる課題を解決し、低価格で気密性に優れた高性能の半導体装置とその製造方法の提供を目的とする。
【０００５】
【課題を解決するための手段】
請求項１の発明は、表面に凹部が設けられた基板と、前記凹部に配設されたチップと当該凹部を気密に覆う治具とで構成された半導体装置において、前記基板は、凹部が設けられた前記表面と前記基板の裏面とをつなぐバイアホールを有し、前記チップは、前記バイアホールを介して前記基板の裏面と接続され、凹部が設けられた基板の表面側にボールグリッドアレイを用いて治具を固着させ、前記基板の周囲に基板と治具との隙間を塞ぐ封止剤を配設したことを特徴とする。
【０００７】
請求項２の発明は、請求項１の半導体装置において、凹部が設けられた基板の表面側に導体部を設けたことを特徴とする。
【０００８】
請求項３の発明は、請求項１又は請求項２に記載の半導体装置において、治具は回路基板であることを特徴とする。
【０００９】
請求項４の発明は、請求項１乃至請求項３の何れかに記載の半導体装置において、チップはフリップチップであることを特徴とする。
【００１０】
請求項５の発明は、チップを基板に直接実装する半導体装置の製造方法において、基板の表面に凹部を設け、当該凹部にチップを配設した後、当該基板の表面に前記凹部を覆う治具を気密に固着をする半導体装置の製造方法において、前記基板の裏面と前記凹部の表面とをつなぐバイアホールを設け、前記バイアホールを介して前記裏面と前記チップとを接続し、当該基板の表面に設けられ前記凹部を覆う治具は、ボールグリッドアレイを用いて前記基板の表面に固着し、更に、当該基板の外周を封止剤を用いて封止することを特徴とする。
【００１２】
請求項６の発明は、請求項５に記載の半導体装置の製造方法において、凹部が設けられた基板の表面には当該凹部内面に及ぶ導体部を設けたことを特徴とする。
【００１３】
請求項７の発明は、請求項５又は請求項６の何れかに記載の半導体装置製造方法を用いて、一枚の治具を共用にしてその両面側に半導体装置が配設されたことを特徴とする。
【００１４】
【発明の実施の形態】
実施の形態１．
以下、実施の形態１をフリップチップ実装方法を例にして図１及び図２に基づいて説明する。図１は半導体装置を構成するチップが実装される基板の表面側を横にしてみた図である。図２は図１の基板にチップが実装された半導体装置の断面図である。
【００１５】
図において、符号１はチップが直接実装される基板、２はチップを実装するため基板１の表面に設けられた凹部としての窪み、３（図中の３ａ，３ｂ）は前記凹部２と基板１の裏面に配置された基板１のバイアホール、４はチップ実装用のパッドである。
５は基板１上に形成されたパターン、６は上記凹部２内に配置されたチップ、例えば、モノリシックマイクロ波集積回路（ＭＭＩＣ）チップである。
７はチップのバイアホール、８（図中の８ａ，８ｂ）はチップ６の接続用金属即ちバンプである。
【００１６】
次に、この半導体装置の製造方法について説明する。
先ず、基板１の表面に配設予定のチップ６が収まるサイズの凹部２を形成する。実際には、このような凹部２を備えた基板１を射出成型等の手段により形成することになる。
次に、この凹部２の底面に、フリップチップ実装用のパッド４や基板１の裏面へ繋がるバイアホール３等所要の設備が配設される。
そして、図２に示すように、上記基板１の凹部２にバンプ８を介してチップ６をフリップチップ実装し、基板１の表面が下面になるように反転させて、治具９例えば回路基板や適当な覆い部材等の所定位置にボンディング或いは接着等適当な手段にて固着する。
【００１７】
次にこの半導体装置の動作を説明する。
図２における基板１上のパターン５に電気信号が与えられ、基板１のバイアホール３ａやバンプ８ａを介してチップ６に信号が伝えられると、チップ６の出力信号は、同様にバンプ８ｂや基板１のバイアホール３ｂを介して基板１上のパターン５に伝えられる。尚、チップ６はチップ６内のバイアホール７を介して接地されている。
【００１８】
この実施の形態１によれば、基板１と治具９とによって、チップ６の周囲は気密に外気と遮断され、気密封止された状態となる。しかも、高価なパッケージや封止剤を用いる必要が無い。
このため、最小限の要素部材での構成が可能となり、安価で且つ機能的にも安定した特性の半導体装置を提供することができると共に、低価格での実装を実現する半導体装置の製造方法を提供することができる。
【００１９】
実施の形態２．
次に、実施の形態２を図３に基づいて説明する。図３は半導体装置の断面図である。尚、上記実施の形態１と同一符号は同一若しくは同等の内容を示すものであるから、その説明を省略する。尚、図中の符号１０はボールグリッドアレイ、１５は封止剤である。
【００２０】
この実施の形態２は、上記実施の形態１の半導体装置とその製造方法がほぼ同様で、その一部に更に工夫を加えたものである。
さて、チップ６がフリップチップ実装された基板１を、治具９に固着する手段としてボンディングする際には平面性が重要となる。このため、この実施の形態２では、上記実施の形態１の製造方法（実装方法）に加えて、この基板１と治具９との接合部にボールグリッドアレイ１０を用いてボンディングすることで、両者を固着した。これにより平面性を保ちながらのボンディングが可能となり、基板１と治具９との平行度を保つことができるので、安定した特性の半導体装置を提供することができる。
【００２１】
上記のボールグリッドアレイ１０を用いてのボンディングにおいて、なお十分な気密性を保持させるためには、基板１の外周に封止剤１５を配設（塗布）するとよい。
この場合、フリップチップ実装したチップ６と基板１との間への、従来問題とされていた封止剤１５の流入が阻止され、基板１と治具９と封止剤１５とによって、チップ６は外気と完全に遮断され、気密封止された状態となる。従がって、この実施の形態２による構成によれば、封止剤１５による特性劣化の虞を生じさせることがない。
しかも、上記実施の形態１と同様に、高価なパッケージを用いていないため、最小限の要素での構成が可能であり、低価格実装を実現することができる。
【００２２】
実施の形態３．
次に、実施の形態３を図４及び図５に基づいて説明する。図４は半導体装置を構成するチップが実装される基板の表面側を横にしてみた図である。図５は図４１の基板にチップが実装された半導体装置の断面図である。尚、上記実施の形態１及び２と同一符号は同一若しくは同等の内容を示すものであるから、その説明を省略する。又、図４中の符号１１で示す斜線部は導体部である。
【００２３】
図において、基板１上にチップ６が収まるサイズの凹部２を形成し、この凹部２の底にはパッド４や、凹部２と基板１の裏面に配設されたパターン５との間を繋ぐ基板１のバイアホール３等が配設されている。これらの実装方法は上記実施の形態１と同様である。
この実施の形態３では、凹部２の内面及び当該凹部２が設けられた基板１の表面側一面に膜状或いは層状に形成された導体部１１が設けられ、更にこの導体部１１を凹部２の内面側に延在させた構成とした点に特徴がある。凹部２の内面及び基板１表面に設けられる導体部１１はバンプ８の接触面の外は全面導体として設けてもよい。
こうしておいて、基板１の凹部２にチップ６をバンプ８を介してフリップチップ実装し、基板１の表面が下面になるように反転させて治具９にボンディング或いは接着等により固着する方法も、また上記実施の形態１と同様である。
【００２４】
次にこの半導体装置の動作を説明する。
図５における基板１上のパターン５に電気信号が与えられ、基板１のバイアホール３ａやバンプ８ａを介してチップ６に信号が伝えられると、このチップ６の出力は、同様にバンプ８ｂと基板１のバイアホール３ｂを介して基板１裏面上のパターン５に伝わる。尚、チップ６は基板１表面上の導体部１１とバンプ８を介して接続され接地されている。
【００２５】
この実施の形態３によれば、上記実施の形態１や２と同様に、基板３によりチップ６は外気と遮断され、気密封止された状態となる。しかも、この構成においては、高価なパッケージや封止剤を用いていないため、最小限の要素での構成が可能であり、安価で且つ安定した特性の半導体装置を提供することができ、低価格実装を実現できる上、上記実施の形態１と異なり、チップ６の接地が外部で行なわれているので、チップ６の内部にバイアホール７を設ける必要が無くなり、半導体プロセスにおける裏面処理が不要とになるため、製造コストを大幅に抑えることができる。
【００２６】
実施の形態４．
実施の形態４を図６に基づいて説明する。図６は両面実装させた半導体装置の断面図である。尚、上記実施の形態１乃至３と同一符号は同一若しくは同等の内容を示すものであるから、その説明を省略する。
実施の形態４に示す半導体装置は、例えば回路基板や覆い部材等の治具９に対して、チップが実装された基板１６を、当該治具９を中央にしてその両側から両面実装された構成とされている。この基板１６は上記実施の形態１乃至３の何れかに記載の方法でチップ６が実装された基板である。
この実施の形態４に示すように、実装基板１６を両面実装、或いは、多層基板実装した場合には、上記実施の形態１乃至３による効果が得られる上に、高性能にして小型の半導体装置を低価格にて提供することができる。
【００２７】
【発明の効果】
請求項１乃至請求項７の各発明によれば、低価格で気密性に優れた高性能の半導体装置を提供することができる。
【００２８】
又、請求項１や請求項５の各発明によれば、チップ６の周囲は気密に外気と遮断され気密封止され、しかも、高価なパッケージや封止剤を用いる必要が無いので、最小限の要素部材での構成が可能となり、安価で且つ機能的にも安定した特性の半導体装置を提供することができると共に、低価格での実装を実現する半導体装置の製造方法を提供することができる。
【００２９】
又、請求項１や請求項５の各発明によれば、平面性を保ちながらボンディングされるため、安定した特性の半導体装置を提供することができる。しかも、実装されたチップと基板との間への封止剤の流入が阻止される上、当該封止剤によって、チップは外気と完全に遮断され、気密封止された状態となるので、封止剤による特性劣化を生じさせない。
【００３０】
又、請求項２や請求項６の各発明によれば、チップの接地が外部で行なわれているので、チップの内部にバイアホールを設ける必要が無くなり、半導体プロセスにおける裏面処理が不要となるため、製造コストを大幅に抑えることができ、低価格の半導体装置を提供することができる。
【００３１】
又、請求項７の各発明によれば、高性能にして小型の半導体装置を低価格にて提供することができる。
【図面の簡単な説明】
【図１】 半導体装置を構成するチップが実装される基板の表面側を横にしてみた図である。
【図２】 図１の基板にチップが実装された半導体装置の断面図である。
【図３】 半導体装置の断面図である。
【図４】 半導体装置を構成するチップが実装される基板の表面側を横にしてみた図である。
【図５】 図４の基板にチップが実装された半導体装置の断面図である。
【図６】 両面実装させた半導体装置の断面図である。
【図７】 従来の装置の分解斜視図である。
【図８】 図８は図７に示す装置の断面図である。
【図９】 金属パッケージを備えた従来装置の分解斜視図である。
【図１０】 封止剤で覆われた従来装置の断面図である。
【符号の説明】
１ 基板、２ 凹部、３、３ａ，３ｂ 基板のバイアホール、４ パッド、５パターン、６ チップ、８，８ａ，８ｂ バンプ、９ 治具、１０ ボールグリッドアレイ、１１ 導体部、１４，１５ 封止剤。
【発明の属する技術分野】
本発明は、ＩＣチップを基板に実装させた半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯機器や無線装置等の急増により、実装基板の小形軽量化及び高周波における信号の減衰防止、低ノイズ化等の要求が急速に強まり、特にミリ波帯においてはこれらの実現が急務となっている。このため、ＩＣチップ（以下単にチップという）の実装方法も従来のワイヤボンディングからフリップチップ方式に変わりつつある。このフリップチップ方式では、図７及び図８に示すように、最小限の接続用金属（バンプ）８を介して、チップ６を基板１に直接実装する。尚、図７は従来の装置の斜視図、図８はその断面図である。
この種の従来のフリップチップ方式では、基板１との接続部がチップ６の下側にあるため、余分な面積を必要としない。又、フリップチップ方式では面状にバンプ８を配置することができるので、同一面積に対して大幅な多ピン化が可能である。更には、バンプ接続とすることで、接続長が大幅に短縮されるため、従来のワイヤボンディングにおけるインダクタンス成分の影響が抑えられ、且つ製作時のばらつきを抑制することができる等、多々利点はあるものの、製造コストが高くなるという課題がある。
【０００３】
又、この実装方法では半導体チップの気密封止について十分でないという課題もある。以下これについて説明する。
従来、半導体実装の分野では、大気中に含まれる酸素、湿気、イオン性不純物、ゴミ、埃等、素子に不都合を生じさせる汚染源の進入を阻止するため、図９に示すように金属パッケージ１２或いはセラミックパッケージ内部にチップ６を実装して蓋１３で封止したり、図１０に示すように、封止剤１４でチップ６を被う等の方法が行われていた。
【０００４】
【発明が解決しようとする課題】
しかし、金属パッケージ１２やセラミックパッケージを用いるため上述のように、コスト高となる上、封止剤を用いてチップを被うため、チップと基板との間に封止剤が流入してしまい、チップの特性を劣化させるという課題があった。
本発明は、かかる課題を解決し、低価格で気密性に優れた高性能の半導体装置とその製造方法の提供を目的とする。
【０００５】
【課題を解決するための手段】
請求項１の発明は、表面に凹部が設けられた基板と、前記凹部に配設されたチップと当該凹部を気密に覆う治具とで構成された半導体装置において、前記基板は、凹部が設けられた前記表面と前記基板の裏面とをつなぐバイアホールを有し、前記チップは、前記バイアホールを介して前記基板の裏面と接続され、凹部が設けられた基板の表面側にボールグリッドアレイを用いて治具を固着させ、前記基板の周囲に基板と治具との隙間を塞ぐ封止剤を配設したことを特徴とする。
【０００７】
請求項２の発明は、請求項１の半導体装置において、凹部が設けられた基板の表面側に導体部を設けたことを特徴とする。
【０００８】
請求項３の発明は、請求項１又は請求項２に記載の半導体装置において、治具は回路基板であることを特徴とする。
【０００９】
請求項４の発明は、請求項１乃至請求項３の何れかに記載の半導体装置において、チップはフリップチップであることを特徴とする。
【００１０】
請求項５の発明は、チップを基板に直接実装する半導体装置の製造方法において、基板の表面に凹部を設け、当該凹部にチップを配設した後、当該基板の表面に前記凹部を覆う治具を気密に固着をする半導体装置の製造方法において、前記基板の裏面と前記凹部の表面とをつなぐバイアホールを設け、前記バイアホールを介して前記裏面と前記チップとを接続し、当該基板の表面に設けられ前記凹部を覆う治具は、ボールグリッドアレイを用いて前記基板の表面に固着し、更に、当該基板の外周を封止剤を用いて封止することを特徴とする。
【００１２】
請求項６の発明は、請求項５に記載の半導体装置の製造方法において、凹部が設けられた基板の表面には当該凹部内面に及ぶ導体部を設けたことを特徴とする。
【００１３】
請求項７の発明は、請求項５又は請求項６の何れかに記載の半導体装置製造方法を用いて、一枚の治具を共用にしてその両面側に半導体装置が配設されたことを特徴とする。
【００１４】
【発明の実施の形態】
実施の形態１．
以下、実施の形態１をフリップチップ実装方法を例にして図１及び図２に基づいて説明する。図１は半導体装置を構成するチップが実装される基板の表面側を横にしてみた図である。図２は図１の基板にチップが実装された半導体装置の断面図である。
【００１５】
図において、符号１はチップが直接実装される基板、２はチップを実装するため基板１の表面に設けられた凹部としての窪み、３（図中の３ａ，３ｂ）は前記凹部２と基板１の裏面に配置された基板１のバイアホール、４はチップ実装用のパッドである。
５は基板１上に形成されたパターン、６は上記凹部２内に配置されたチップ、例えば、モノリシックマイクロ波集積回路（ＭＭＩＣ）チップである。
７はチップのバイアホール、８（図中の８ａ，８ｂ）はチップ６の接続用金属即ちバンプである。
【００１６】
次に、この半導体装置の製造方法について説明する。
先ず、基板１の表面に配設予定のチップ６が収まるサイズの凹部２を形成する。実際には、このような凹部２を備えた基板１を射出成型等の手段により形成することになる。
次に、この凹部２の底面に、フリップチップ実装用のパッド４や基板１の裏面へ繋がるバイアホール３等所要の設備が配設される。
そして、図２に示すように、上記基板１の凹部２にバンプ８を介してチップ６をフリップチップ実装し、基板１の表面が下面になるように反転させて、治具９例えば回路基板や適当な覆い部材等の所定位置にボンディング或いは接着等適当な手段にて固着する。
【００１７】
次にこの半導体装置の動作を説明する。
図２における基板１上のパターン５に電気信号が与えられ、基板１のバイアホール３ａやバンプ８ａを介してチップ６に信号が伝えられると、チップ６の出力信号は、同様にバンプ８ｂや基板１のバイアホール３ｂを介して基板１上のパターン５に伝えられる。尚、チップ６はチップ６内のバイアホール７を介して接地されている。
【００１８】
この実施の形態１によれば、基板１と治具９とによって、チップ６の周囲は気密に外気と遮断され、気密封止された状態となる。しかも、高価なパッケージや封止剤を用いる必要が無い。
このため、最小限の要素部材での構成が可能となり、安価で且つ機能的にも安定した特性の半導体装置を提供することができると共に、低価格での実装を実現する半導体装置の製造方法を提供することができる。
【００１９】
実施の形態２．
次に、実施の形態２を図３に基づいて説明する。図３は半導体装置の断面図である。尚、上記実施の形態１と同一符号は同一若しくは同等の内容を示すものであるから、その説明を省略する。尚、図中の符号１０はボールグリッドアレイ、１５は封止剤である。
【００２０】
この実施の形態２は、上記実施の形態１の半導体装置とその製造方法がほぼ同様で、その一部に更に工夫を加えたものである。
さて、チップ６がフリップチップ実装された基板１を、治具９に固着する手段としてボンディングする際には平面性が重要となる。このため、この実施の形態２では、上記実施の形態１の製造方法（実装方法）に加えて、この基板１と治具９との接合部にボールグリッドアレイ１０を用いてボンディングすることで、両者を固着した。これにより平面性を保ちながらのボンディングが可能となり、基板１と治具９との平行度を保つことができるので、安定した特性の半導体装置を提供することができる。
【００２１】
上記のボールグリッドアレイ１０を用いてのボンディングにおいて、なお十分な気密性を保持させるためには、基板１の外周に封止剤１５を配設（塗布）するとよい。
この場合、フリップチップ実装したチップ６と基板１との間への、従来問題とされていた封止剤１５の流入が阻止され、基板１と治具９と封止剤１５とによって、チップ６は外気と完全に遮断され、気密封止された状態となる。従がって、この実施の形態２による構成によれば、封止剤１５による特性劣化の虞を生じさせることがない。
しかも、上記実施の形態１と同様に、高価なパッケージを用いていないため、最小限の要素での構成が可能であり、低価格実装を実現することができる。
【００２２】
実施の形態３．
次に、実施の形態３を図４及び図５に基づいて説明する。図４は半導体装置を構成するチップが実装される基板の表面側を横にしてみた図である。図５は図４１の基板にチップが実装された半導体装置の断面図である。尚、上記実施の形態１及び２と同一符号は同一若しくは同等の内容を示すものであるから、その説明を省略する。又、図４中の符号１１で示す斜線部は導体部である。
【００２３】
図において、基板１上にチップ６が収まるサイズの凹部２を形成し、この凹部２の底にはパッド４や、凹部２と基板１の裏面に配設されたパターン５との間を繋ぐ基板１のバイアホール３等が配設されている。これらの実装方法は上記実施の形態１と同様である。
この実施の形態３では、凹部２の内面及び当該凹部２が設けられた基板１の表面側一面に膜状或いは層状に形成された導体部１１が設けられ、更にこの導体部１１を凹部２の内面側に延在させた構成とした点に特徴がある。凹部２の内面及び基板１表面に設けられる導体部１１はバンプ８の接触面の外は全面導体として設けてもよい。
こうしておいて、基板１の凹部２にチップ６をバンプ８を介してフリップチップ実装し、基板１の表面が下面になるように反転させて治具９にボンディング或いは接着等により固着する方法も、また上記実施の形態１と同様である。
【００２４】
次にこの半導体装置の動作を説明する。
図５における基板１上のパターン５に電気信号が与えられ、基板１のバイアホール３ａやバンプ８ａを介してチップ６に信号が伝えられると、このチップ６の出力は、同様にバンプ８ｂと基板１のバイアホール３ｂを介して基板１裏面上のパターン５に伝わる。尚、チップ６は基板１表面上の導体部１１とバンプ８を介して接続され接地されている。
【００２５】
この実施の形態３によれば、上記実施の形態１や２と同様に、基板３によりチップ６は外気と遮断され、気密封止された状態となる。しかも、この構成においては、高価なパッケージや封止剤を用いていないため、最小限の要素での構成が可能であり、安価で且つ安定した特性の半導体装置を提供することができ、低価格実装を実現できる上、上記実施の形態１と異なり、チップ６の接地が外部で行なわれているので、チップ６の内部にバイアホール７を設ける必要が無くなり、半導体プロセスにおける裏面処理が不要とになるため、製造コストを大幅に抑えることができる。
【００２６】
実施の形態４．
実施の形態４を図６に基づいて説明する。図６は両面実装させた半導体装置の断面図である。尚、上記実施の形態１乃至３と同一符号は同一若しくは同等の内容を示すものであるから、その説明を省略する。
実施の形態４に示す半導体装置は、例えば回路基板や覆い部材等の治具９に対して、チップが実装された基板１６を、当該治具９を中央にしてその両側から両面実装された構成とされている。この基板１６は上記実施の形態１乃至３の何れかに記載の方法でチップ６が実装された基板である。
この実施の形態４に示すように、実装基板１６を両面実装、或いは、多層基板実装した場合には、上記実施の形態１乃至３による効果が得られる上に、高性能にして小型の半導体装置を低価格にて提供することができる。
【００２７】
【発明の効果】
請求項１乃至請求項７の各発明によれば、低価格で気密性に優れた高性能の半導体装置を提供することができる。
【００２８】
又、請求項１や請求項５の各発明によれば、チップ６の周囲は気密に外気と遮断され気密封止され、しかも、高価なパッケージや封止剤を用いる必要が無いので、最小限の要素部材での構成が可能となり、安価で且つ機能的にも安定した特性の半導体装置を提供することができると共に、低価格での実装を実現する半導体装置の製造方法を提供することができる。
【００２９】
又、請求項１や請求項５の各発明によれば、平面性を保ちながらボンディングされるため、安定した特性の半導体装置を提供することができる。しかも、実装されたチップと基板との間への封止剤の流入が阻止される上、当該封止剤によって、チップは外気と完全に遮断され、気密封止された状態となるので、封止剤による特性劣化を生じさせない。
【００３０】
又、請求項２や請求項６の各発明によれば、チップの接地が外部で行なわれているので、チップの内部にバイアホールを設ける必要が無くなり、半導体プロセスにおける裏面処理が不要となるため、製造コストを大幅に抑えることができ、低価格の半導体装置を提供することができる。
【００３１】
又、請求項７の各発明によれば、高性能にして小型の半導体装置を低価格にて提供することができる。
【図面の簡単な説明】
【図１】 半導体装置を構成するチップが実装される基板の表面側を横にしてみた図である。
【図２】 図１の基板にチップが実装された半導体装置の断面図である。
【図３】 半導体装置の断面図である。
【図４】 半導体装置を構成するチップが実装される基板の表面側を横にしてみた図である。
【図５】 図４の基板にチップが実装された半導体装置の断面図である。
【図６】 両面実装させた半導体装置の断面図である。
【図７】 従来の装置の分解斜視図である。
【図８】 図８は図７に示す装置の断面図である。
【図９】 金属パッケージを備えた従来装置の分解斜視図である。
【図１０】 封止剤で覆われた従来装置の断面図である。
【符号の説明】
１ 基板、２ 凹部、３、３ａ，３ｂ 基板のバイアホール、４ パッド、５パターン、６ チップ、８，８ａ，８ｂ バンプ、９ 治具、１０ ボールグリッドアレイ、１１ 導体部、１４，１５ 封止剤。
Claims (7)
- 表面に凹部が設けられた基板と、前記凹部に配設されたチップと当該凹部を気密に覆う治具とで構成された半導体装置において、
前記基板は、凹部が設けられた前記表面と前記基板の裏面とをつなぐバイアホールを有し、
前記チップは、前記バイアホールを介して前記基板の裏面と接続され、
凹部が設けられた基板の表面側にボールグリッドアレイを用いて治具を固着させ、前記基板の周囲に基板と治具との隙間を塞ぐ封止剤を配設した
ことを特徴とする半導体装置。 - 凹部が設けられた基板の表面側に導体部を設けたことを特徴とする請求項１の半導体装置。
- 治具は回路基板であることを特徴とする請求項１又は請求項２に記載の半導体装置。
- チップはフリップチップであることを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
- チップを基板に直接実装する半導体装置の製造方法において、基板の表面に凹部を設け、当該凹部にチップを配設した後、当該基板の表面に前記凹部を覆う治具を気密に固着をする半導体装置の製造方法において、
前記基板の裏面と前記凹部の表面とをつなぐバイアホールを設け、前記バイアホールを介して前記裏面と前記チップとを接続し、
当該基板の表面に設けられ前記凹部を覆う治具は、ボールグリッドアレイを用いて前記基板の表面に固着し、更に、当該基板の外周を封止剤を用いて封止する
ことを特徴とする半導体装置の製造方法。 - 凹部が設けられた基板の表面には当該凹部内面に及ぶ導体部を設けたことを特徴とする請求項５に記載の半導体装置の製造方法。
- 請求項５又は請求項６に記載の半導体装置製造方法を用いて、一枚の治具を共用にしてその両面側に半導体装置が配設されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16120199A JP3758066B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16120199A JP3758066B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349177A JP2000349177A (ja) | 2000-12-15 |
| JP3758066B2 true JP3758066B2 (ja) | 2006-03-22 |
Family
ID=15730526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16120199A Expired - Fee Related JP3758066B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3758066B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110942996B (zh) * | 2019-11-15 | 2021-07-13 | 深圳市宏能微电子有限公司 | 一种指纹识别芯片封装结构及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63162543U (ja) * | 1987-04-10 | 1988-10-24 | ||
| US5027191A (en) * | 1989-05-11 | 1991-06-25 | Westinghouse Electric Corp. | Cavity-down chip carrier with pad grid array |
| JPH06275739A (ja) * | 1993-03-23 | 1994-09-30 | Sony Corp | セラミック製アダプター及びセラミックパッケージ |
| KR19990028818A (ko) * | 1995-07-14 | 1999-04-15 | 와인스타인 폴 | 금속 볼 그리드 전자 패키지 |
| JPH09162320A (ja) * | 1995-12-08 | 1997-06-20 | Shinko Electric Ind Co Ltd | 半導体パッケージおよび半導体装置 |
-
1999
- 1999-06-08 JP JP16120199A patent/JP3758066B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000349177A (ja) | 2000-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6114635A (en) | Chip-scale electronic component package | |
| US6982488B2 (en) | Semiconductor package and method for fabricating the same | |
| JP4633971B2 (ja) | 半導体装置 | |
| JP3644662B2 (ja) | 半導体モジュール | |
| KR100304681B1 (ko) | 몰드bga형반도체장치및그제조방법 | |
| JP3480950B2 (ja) | 半導体装置と半導体装置用フイルムキャリア | |
| JP2000223653A (ja) | チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ | |
| JP2825084B2 (ja) | 半導体装置およびその製造方法 | |
| US6448635B1 (en) | Surface acoustical wave flip chip | |
| US6483186B1 (en) | High power monolithic microwave integrated circuit package | |
| US6396154B1 (en) | Semiconductor device | |
| US6531775B1 (en) | High-frequency module | |
| US20020163077A1 (en) | Semiconductor device with layered semiconductor chips | |
| JP4284744B2 (ja) | 高周波集積回路装置 | |
| JP3758066B2 (ja) | 半導体装置とその製造方法 | |
| JPH0831490B2 (ja) | ガラス封止型セラミックパッケージ | |
| JP7262743B2 (ja) | 弾性波デバイスを含むモジュール | |
| KR100400826B1 (ko) | 반도체패키지 | |
| KR100401018B1 (ko) | 반도체패키지를 위한 웨이퍼의 상호 접착 방법 | |
| JP3418759B2 (ja) | 半導体パッケージ | |
| JPH1093012A (ja) | 高周波集積回路装置 | |
| JP2003174107A (ja) | 密閉型電子部品組立方法及び密閉済ｓａｗフィルタ | |
| JPH10163798A (ja) | 弾性表面波素子とこれを用いた電子部品 | |
| JP3670863B2 (ja) | 半導体装置 | |
| JPH05136312A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040624 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |