DE3636221A1 - Verfahren zum herstellen von duennfilm-transistoren - Google Patents

Verfahren zum herstellen von duennfilm-transistoren

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Description

Die Erfindung bezieht sich allgemein auf ein Verfahren zum Her­ stellen von Dünnfilm-Feldeffekttransistoren, die in Matrix­ adressierten Flüssigkristallanzeigen verwendet werden. Insbeson­ dere bezieht sich die Erfindung auf die Verwendung von speziel­ len Materialien in dem Fertigungsverfahren und der Struktur von Feldeffekttransistoren. Ferner ist die Erfindung auf die Lösung von Kompatibilitätsproblemen und das Problem der Pixel-Element­ entladung während Ausschaltzyklen gerichtet.
Eine Flüssigkristallanzeigevorrichtung weist üblicherweise zwei ebene Platten auf, die an ihren äußeren Rändern abgedichtet sind und eine Menge an Flüssigkristallmaterial enthalten. Diese Flüs­ sigkristallmaterialien fallen üblicherweise in zwei Kategorien:
Zweifarbige Farbstoffe und ein Gast/Wirtsystem oder verdrill­ te nematische Materialien. Die ebenen Platten besitzen im all­ gemeinen transparentes Elektrodenmaterial, das auf ihren Innen­ flächen in vorbestimmten Mustern angeordnet ist. Die eine Plat­ te ist häufig vollständig durch eine einzelne transparente "Masseebene-"Elektrode überdeckt. Die entgegengesetzte Platte ist mit einer Anordnung (Array) aus transparenten Elektroden versehen, die hier als Bildelement- oder Pixel-Elektroden be­ zeichnet sind. Somit enthält eine übliche Zelle in einer Flüs­ sigkristallanzeige Flüssigkristallmaterial, das zwischen einer Pixel-Elektrode und einer Masse-Elektrode angeordnet ist, die tatsächlich eine kondensatorähnliche Struktur bilden, die zwi­ schen transparenten Vorder- und Rückplatten angeordnet ist. Im allgemeinen ist jedoch Transparenz nur für eine der zwei Platten und die darauf angeordneten Elektroden erforderlich.
Im Betrieb wird die Orientierung des Flüssigkristallmaterials durch Spannungen beeinflußt, die an die Elektroden auf jeder Seite des Flüssigkristallmaterials angelegt werden. Üblicher­ weise bewirkt eine Spannung, die an die Pixel-Elektrode ange­ legt wird, eine Änderung in den optischen Eigenschaften des Flüssigkristallmaterials. Diese optische Änderung bewirkt die Anzeige von Information auf dem Flüssigkristall-Anzeigeschirm. Bei üblichen digitalen Überwachungsanzeigen und in neueren LCD- Schirmen, die in gewissen Miniatur-Fernsehempfängern verwendet werden, wird die sichtbare Wirkung üblicherweise durch Änderun­ gen von reflektiertem Licht erzeugt. Die Verwendung von transpa­ renten Vorder- und Rückplatten und transparenten Elektroden gestattet jedoch auch, daß visuelle Effekte durch transmissive Wirkungen erzeugt werden. Diese transmissiven Wirkungen können durch getrennt gespeiste Lichtquellen für die Anzeige, wozu Leuchtstofflampen gehören, verstärkt werden. LCD-Schirme können auch verwendet werden, um Farbbilder durch die Einfügung von Farbfiltermosaiken in Übereinstimmung mit der Pixel-Elektroden­ anordnung zu erzeugen. Einige Strukturen können Polarisierungs­ filter verwenden, um entweder die gewünschte visuelle Wirkung zu verstärken oder für diese zu sorgen.
Es werden verschiedene elektrische Mechanismen verwendet, um einzelne Pixel-Elemente in einer Flüssigkristallanzeige nachein­ ander ein- und auszuschalten. Beispielsweise sind Metalloxid- Varistorvorrichtungen für diesen Zweck verwendet worden. Die Verwendung von Dünnfilm-Halbleiterschaltelementen ist jedoch hier höchst interessant. Insbesondere weist das Schaltelement gemäß der Erfindung einen Dünnfilm-Feldeffekttransistor auf, der eine Schicht aus amorphem Silizium verwendet. Diese Vorrichtun­ gen werden in LCD-Vorrichtungen bevorzugt wegen ihrer potentiell kleinen Größe, des geringen Energieverbrauchs, der Schaltge­ schwindigkeiten, der leichten Herstellung und der Kompatibili­ tät mit üblichen LCD-Strukturen. Es hat sich jedoch herausge­ stellt, daß Fertigungsverfahren für gewisse gewünschte Halblei­ ter-Schaltelementstrukturen inkompatibel mit der Verwendung von gewissen Materialien sind, die in den transparenten LCD-Elektro­ den verwendet werden. Es wird deutlich, daß zwar gewisse physi­ kalische FET-Strukturen oder LCD-Vorrichtungen wünschenswert sind, es aber häufig äußerst schwierig ist, Verfahren zu ent­ wickeln, die die gewünschte Struktur in zufriedenstellender Wei­ se erzeugen. Insbesondere sollte bei jedem Verfahren der hier in Rede stehenden Art die Anzahl der Maskierungsschritte klein sein, da im allgemeinen die Betriebssicherheit der entstehenden Vorrichtung und die Verfahrensausbeute desto kleiner ist je größer die Komplexität des Verfahrens ist.
Eines der wichtigsten Materialprobleme, die bei der Fertigung von Dünnfilm-FET's für LCD-Schirme auftreten können, ist das Problem der Herstellung eines guten elektrischen Kontaktes zwi­ schen dem Source- und Drain-Leitungsmetall und der aus amorphem Silizium bestehenden Schicht des FET. Im allgemeinen ist Molyb­ dän ein erwünschtes Material, um für die Source- und Drain-Elek­ trodenstreifen verwendet zu werden, aber Molybdän bildet nicht immer einen guten elektrischen Kontakt mit dem intrinsiken amor­ phen Silizium. Es kann eine dünne Schicht aus Aluminium vorge­ sehen sein, die zwischen dem Molybdän und dem amorphen Silizium angeordnet ist, wie es in der gleichzeitig eingereichten deut­ schen Patentanmeldung P . . .(Anwaltszeichen: 9913-RD-15 729) angegeben ist. Es muß jedoch Sorge getragen werden, um Ätzmittel-Kompatibili­ tätsprobleme mit Indiumzinnoxid zu vermeiden, das für die Pixel- Elektroden verwendet wird. Darüber hinaus hat Aluminium die Nei­ gung, in das Silizium-Material diffundieren, wodurch möglicher­ weise die Leistungsfähigkeit der Vorrichtung verschlechtert wird, insbesondere wenn in den nachfolgenden Verarbeitungsschritten hohe Verfahrenstemperaturen verwendet werden.
Ein weiteres signifikantes Problem, das bei LCD-Vorrichtungen auftritt, ist die Tendenz, daß während Ausschaltzyklen eine kapazitive Entladung auftritt. In dieser Situation hat der Kon­ densator, der durch die Pixel-Elektrode, die erdebenen Elektrode und das Flüssigkristallmaterial als ein Dielektrikum gebildet ist, die Neigung, sich über den FET zu entladen, wenn die Charak­ teristiken der FET-Vorrichtungen nicht entsprechend ausgebildet sind. Insbesondere ist es wünschenswert, den FET-Strom bei einer Gate-Sperrspannung zu begrenzen. Wenn der Source-Drain-Strom unter diesen Bedingungen groß ist, kann leicht eine kapazitive Leckage auftreten und dies kann die Qualität der Anzeige beein­ trächtigen. Es ist auch wünschenswert, daß die Strom-Spannungs­ charakteristiken keine großen Hysterese-Schleifen aufweisen, da dies eine Spannungsunsicherheit auf der Pixel-Elektrode zur Folge haben kann.
Es gibt eine Reihe von Schriften, die amorphes Silizium aufwei­ sende FET's mit amorphem N⁺-Silizium für Matrix-adressierte Flüs­ sigkristallanzeigen beschreiben. Hierzu gehören folgende Schrif­ ten: "Proceedings of the 1982 International Display Research Conference" von A. Lakatos, Seiten 146-151, IEEE (1982); "Society for Information Display (SID) Digest" von Kouji Souzuki, Seiten 146, 147 (1983); "Applied Physics", Band 24, Seite 357, von Snell et al. (1981); "Elec. Letter", Band 18, Nr. 20, von Stroomer et al. (September 1982); "Proceedings of the Third In­ ternational Display Research Conference", Paper Nr. 5.3, von M. Sugata et al., SID und ITE (Oktober 1983). Keine dieser Schrif­ ten beschreibt jedoch die Verwendung der spezifischen Materialien und des Verfahrens, wie sie hier beschrieben werden.
Es ist eine Aufgabe der Erfindung, ein Verfahren für die Herstel­ lung von Dünnfilm-Feldeffekttransistoren zu schaffen, die die elektrischen Eigenschaften eines kleinen Rückstromes und einer kleinen Hysterese aufweisen. Ferner soll ein Verfahren zum Her­ stellen eines Dünnfilm-Feldeffekttransistors in Verbindung mit Flüssigkristallanzeigevorrichtungen geschaffen werden. Dabei soll die eine aktive Matrix aufweisende Flüssigkristallanzeige einen verbesserten Source-Drain-Metallisierungskontakt mit dem darunter liegenden amorphen Siliziummaterial aufweisen. Ferner sollen Materialien und Verfahren geschaffen werden, die chemi­ sche Kompatibilität insbesondere in bezug auf die Verwendung von Molybdän für Source- und Drain-Metallisierung aufweisen. Dabei soll das Verfahren zur Herstellung der Dünnfilm-Feldeffekttran­ sistoren und der zugehörigen LCD-Vorrichtungen eine verbesserte Fertigungsausbeute und betriebssichere Komponenten und Anzei­ gen liefern.
Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist ein Verfahren für die Herstellung von Dünnfilm-Feldeffekttran­ sistoren ein vielstufiges Verfahren auf, das Titan als ein Gate- Elektrodenmaterial, Indiumzinnoxid als ein Pixel-Elektrodenmate­ rial und amorphes N⁺-Silizium als ein Mittel zum Verbinden der Source- und Drain-Elektrodenstreifen mit einer amorphen Silizium­ oberfläche verwendet. Die verwendete N⁺-Schicht dient auch dazu, die Eigenschaften der FET-Vorrichtung in signifikanter Weise zu verbessern. In dem erfindungsgemäßen Verfahren wird eine Gate- Metallisierungsmusterschicht über einem isolierenden Substrat an­ geordnet. Die Gate-Schicht weist Titan auf. Ein Indiumzinnoxid- Pixel-Elektrodenmuster wird dann auf dem Substrat angeordnet, woraufhin sich eine Schicht aus Siliziumnitrid, eine Schicht aus amorphem Silizium und eine Schicht aus amorphem N ⁺-Silizium an­ schließen. Die Siliziumschichten werden mit einem Muster versehen, um eine Inselstruktur zu bilden, die eventuell die aktiven Ab­ schnitte des FET aufweist. Hierbei ist wichtig, daß die Silizium- Inseln mit nur einem Maskierungsschritt gebildet werden können. Die Source- und Drain-Metallisierung wird dann über das Substrat aufgebracht, und diese Schicht wird mit einem Muster versehen, um Source- und Drain-Kontakte in elektrischer Verbindung mit dem N⁺-Silizium zu bilden, und zur gleichen Zeit hat die Ausbildung des Musters der Source- und Drain-Elektroden die Bildung von Source (Daten)- und Drain-Leitungen zur Folge. Entweder die Source- oder Drain-Leitungen werden angeschlossen, damit sie in elektrischem Kontakt mit den einzelnen Pixel-Elektroden sind, und die andere dieser zwei FET-Elektroden wird mit den Daten- Leitungen verbunden. Die Gate-Elektroden werden mit den Gate- Treiberleitungen verbunden.
Die Erfindung wird nun mit weiteren Merkmalen und Vorteilen an­ hand der Beschreibung und Zeichnung von Ausführungsbeispielen näher erläutert.
Fig. 1 ist ein schematisches elektrisches Schaltbild und zeigt den Zusammenhang, in dem die Dünnfilm-Feld­ effekttransistoren verwendet werden.
Fig. 2 ist eine Seitenschnittansicht von einem Abschnitt einer LCD-Pixelzelle, die die FET-Struktur gemäß der Erfindung enthält.
Fig. 3A ist eine Draufsicht auf einen FET und einen Ab­ schnitt einer Pixel-Elektrode gemäß der Erfindung.
Fig. 3B ist eine Seitenschnittansicht und zeigt deutli­ cher die Ausrichtung der FET-Struktur mit Ab­ schnitten, die in der Draufsicht gemäß Fig. 3A gezeigt sind.
Fig. 4A-4I sind Seitenschnittansichten und zeigen aufeinander­ folgende Schritte bzw. Stufen in der Fertigung der FET-Struktur und LCD-Struktur gemäß der Erfindung.
Fig. 5 ist ein Kurvenbild des Source-Drain-Stromes als eine Funktion der Gate-Spannung für bekannte Dünnfilm-FET's (Kurve A) und für die erfindungs­ gemäßen Dünnfilm-FET's (Kurve B), die amorphes N⁺-Silizium verwenden.
Fig. 1 zeigt in schematischer Form eine Matrix-adressierte Flüssigkristallanzeigeschaltung. Insbesondere ist dort eine N × M Anordnung (Array) von Pixel-Elektroden 16 zusammen mit zugehörigen FET-Schaltelementen 50 gezeigt. Die Gate-Elektroden der Schaltelemente in Reihe i sind mit einer Gate-Treiberlei­ tung G i verbunden. In ähnlicher Weise ist die Source-Elektrode in jeder Spalte j mit einer Daten- oder Source-Leitung S j ver­ bunden. In der gezeigten Figur reicht j von 1 bis M und i reicht von 1 bis N. Es sei jedoch darauf hingewiesen, daß viele FET- Strukturen symmetrisch sind in bezug auf die Source- und Drain- Eigenschaften und daß in vielen Fällen die Source- und Drain- Verbindungen umgekehrt sein können. Gemäß Fig. 1 ist jedoch je­ de Pixel-Elektrode 16 mit der Drain-Elektrode ihres zugeordneten Schalt-FET verbunden. Im Betrieb wird das Pixel-Element in der i-ten Reihe und der j-ten Spalte dadurch eingeschaltet, daß gleichzeitig entsprechende Signale an die Gate-Leitung G i und die Datenleitung S j angelegt werden. Dadurch wird eine Spannung an die Pixel-Elektroden 16 angelegt, die die Wirkung hat, die optischen Eigenschaften der Flüssigkristallmaterialien zu verän­ dern, die zwischen der Pixel-Elektrode 16 und der Masseebene- oder Gegenelektrode (nicht sichtbar in Fig. 1, siehe Bezugszahl 76 in Fig. 2) angeordnet sind. Die Pixel-Elektroden 16 weisen ein transparentes leitfähiges Material auf, wie beispielsweise In­ diumzinnoxid.
Fig. 2 zeigt einen Teil einer Flüssigkristallanzeigenvorrich­ tung gemäß einem Ausführungsbeispiel der Erfindung. Insbesondere stellt Fig. 2 sowohl die obere als auch die untere Platte für eine Flüssigkristallanzeige dar. Weiterhin ist die physikalische Relation zwischen der FET-Struktur und einer Pixel-Elektrode gezeigt. In Fig. 2 ist eine obere LCD-Platte 70 gezeigt, die üblicherweise ein Material wie beispielsweise Glas enthält. Wei­ terhin ist auf der unteren Oberfläche der Platte 70 ein dünner Überzug 76 aus einem Material, wie beispielsweise Indiumzinnoxid, angeordnet, der als eine transparente Gegenelektrode oder Masse­ ebenen-Elektrode wirkt. Elektrische Potentialunterschiede, die zwischen der Masseebenen-Elektrode 76 und der Pixel-Elektrode 16 auftreten, erzeugen optische Änderungen in dem Flüssigkristall­ material 60, das zwischen diesen Elektroden angeordnet ist. Es sind diese durch die Potentialdifferenz erzeugten optischen Wir­ kungen, die die Anzeige von Information auf der LCD-Vorrichtung bewirken. Der FET 50 und die Pixel-Elektrode 16 sind auf einem isolierfähigen Überzug 12 auf der unteren LCD-Platte 10 angeordnet. Der Überzug 12 weist üblicherweise ein Material wie beispiels­ weise Siliziumdioxid auf. Die Platte 10 weist üblicherweise ein Material wie beispielsweise Glas auf. Im allgemeinen können die Platte 70, die Plattenelektrode 76, die Pixel-Elektrode 16, der Überzug 12 und die Platte 10 alle transparentes Material aufwei­ sen. Dies ist besonders nützlich bei Flüssigkristallanzeigen, in denen eine Rückbeleuchtung verwendet wird, um das gewünschte Bild zu formen. Nötig ist jedoch nur, daß entweder die obere Platte 70 oder das untere Substrat 10 zusammen mit dem zugeordneten Elektrodenüberzug transparent sind.
Wie vorstehend erwähnt ist, sind die Pixel-Elektroden 16 auf der einen der LCD-Platten angeordnet. Es ist weiterhin notwendig, jede Pixel-Elektrode mit ihrem zugehörigen Halbleiterschaltele­ ment zu verbinden. Bei der hier beschriebenen Applikation weist das Halbleiterschaltelement 50 einen Feldeffekttransistor auf einer Basis von amorphem Silizium auf, der eine Gate-Elektrode 14 aufweist, die vorzugsweise Titan enthält. Über der Gate-Elek­ trode 14 ist eine Isolierschicht 18 angeordnet, die üblicherweise ein Material wie beispielsweise Siliziumnitrid aufweist. Über der Isolierschicht 18 ist eine aktive Schicht aus amorphem Silizium 20 angeordnet. Im allgemeinen ist es wünschenswert, die Source- und Drain-Elektroden in einem direkten Kontakt mit dem aktiven Si­ liziummaterial anzuordnen. Jedoch können wünschenswerte Materialien, wie bei­ spielsweise Molybdän, die in der Source- und Drain-Metallisie­ rungsschicht verwendet werden, keinen guten elektrischen Kontakt mit dem intrinsiken amorphen Silizium bilden. Deshalb ist es wünschens­ wert, eine Schicht aus amorphem N⁺-Silizium als eine Zwischenschicht zu verwenden, um die elektrische Verbindung mit dem amorphen Silizium zu erleichtern und zu verbessern. Gemäß der vorliegenden Erfindung führt hierzu die Herstellung von Schichten 22 a und 22 b aus amorphem N⁺-Silizium für die Source- Elektroden 24 a bzw. 24 b. Zur gleichen Zeit werden die Drain-Elek­ trode 24 b und die Source-Elektrode 24 a so gefertigt und angeord­ net, daß sie einen elektrischen Kontakt mit der Pixel-Elektrode 16 in der gezeigten Weise bilden. Schließlich ist eine Schicht aus einem Passivierungsmaterial 26, wie beispielsweise Silizium­ nitrid, über dem unteren LCD-Substrat angeordnet.
Aus Fig. 2 ist weiterhin ersichtlich, daß die Gate-Elektrode 14 zusammen mit den zugeordneten Gate-Treiberleitungen mit der Schicht 12 in Kontakt ist, wie dies auch für die Indiumzinnoxid- Schicht 16 gilt. Wenn diese Schichten in etwa in dem gleichen Schritt in dem Herstellungsverfahren abzuscheiden sind, müssen die Materialien, die für diese Schichten ausgewählt sind, einen ge­ wissen Grad an Kompatibilität aufweisen. Dies gilt insbesondere in bezug auf die Ätzmittel, die beim Ausbilden von Mustern in diesen Schichten verwendet werden. Demzufolge verwendet die Struktur und das Verfahren gemäß der Erfindung Titan als ein Gate-Elektrodenmaterial und Indiumzinnoxid als ein transparentes Pixel-Elektrodenmaterial. Es sei jedoch darauf hingewiesen, daß diese Kompatibilitätsprobleme nicht für die Masseebene-Elektrode 76 gelten, die auf dem oberen Substrat 70 angeordnet ist.
Fig. 3A ist eine Draufsicht und zeigt im Detail die physikali­ sche Struktur eines Schaltelementes 50 und seine zugehörige Pixel-Elektrode 16 in der Nähe des Schnittes der Gate-Treiber­ leitung G i und der Daten-Treiberleitung S j . Der Vollständigkeit halber sind entsprechende Strukturen in Fig. 3B im Schnitt dar­ gestellt. Insbesondere zeigt Fig. 3A das Vorhandensein einer isolierenden Insel, die hauptsächlich die Isolierschicht 18, die Schicht 20 aus intrinsikem amorphem Silizium und die Schicht 22 aus amorphem N⁺-Silizium aufweist. Diese Insel bildet eine Isolation zwischen der Daten­ leitung S j und der Gate- Leitung G i . Es ist weiterhin ersichtlich, daß die Daten-Leitung S j auch direkt als Source-Elektrode (oder die Drain-Elektrode in einem umgekehrten Fall) für einen Dünnfilm-FET dienen kann. Ferner wird deutlich, daß die Gate-Elektrode 14 vorzugsweise als eine Verlängerung der Gate-Treiberleitung G i ausgebildet ist. Die Gate-Treiberleitungen und die Gate-Elektroden werden vorzugs­ weise in dem gleichen Fertigungsschritt hergestellt und weisen das gleiche Material auf, und in diesem Ausführungsbeispiel wird Titan verwendet, um die Kompatibilität mit der aus Indium­ zinnoxid bestehenden Pixel-Elektrode 16 sicherzustellen.
Da die Gate-Elektrode in einem frühen Fertigungsschritt herge­ stellt und auf dem darunter liegenden, isolierenden Substrat angeordnet ist und da die Gate-Isolierschicht auch die Gate- und Source-Elektroden isoliert, werden die in den Fig. 2 und 3B gezeigten FET-Strukturen als invertierte FET's beschrieben. Dieser Begriff bezieht sich jedoch nur auf ihre physikalischen und nicht auf ihre elektrischen Eigenschaften.
Es mag zwar den Anschein haben, daß die in den Fig. 1, 2 und 3 gezeigte Struktur auf einfache Weise aufgebaut werden kann, es muß dabei aber berücksichtigt werden, daß es bei der Ferti­ gung der gezeigten Struktur signifikante Material- und Material- Ätzmittel-Kompatibilitätsprobleme gibt. Das Verfahren gemäß der Erfindung verwendet Materialien und Schritte, die diese Kompati­ bilitätsprobleme überwinden und zur gleichen Zeit ein Herstel­ lungsverfahren zur Folge haben, das eine minimale Anzahl von Maskierungsoperationen verwendet. Die Verwendung einer großen Anzahl von Maskierungsoperationen muß im allgemeinen vermieden werden wegen der Probleme bezüglich der Betriebssicherheit der Vorrichtung und der Ausbeute. Dementsprechend stellen Fig. 4A bis 4J verschiedene Schritte bei der Fertigung der in den Fig. 1 bis 3 gezeigten Vorrichtung dar. Insbesondere ist das in diesen Figuren dargestellte Verfahren auf die Herstellung von Dünnfilm-FET-Schaltelementvorrichtungen auf der Basis von amor­ phem Silizium gerichtet, die mit der Verwendung von Molybdän als ein Source-Drain-Metall kompatibel sind.
In dem Verfahren gemäß der Erfindung wird ein isolierendes Sub­ strat, wie beispielsweise Glas, gereinigt, um die Oberfläche auf Verarbeitungsqualität zu bringen. Dann wird der Isolierüberzug 12, wie beispielsweise eine Schicht aus Siliziumoxid, auf der einen Seite des Substrates 10 ausgebildet, um eine stabile Ober­ fläche für die weitere Verarbeitung herzustellen. Neuere Unter­ suchungen haben jedoch gezeigt, daß diese Schicht nur als eine Möglichkeit zu betrachten ist. Der Isolierüberzug 12 weist üb­ licherweise eine Schicht von zerstäubtem Siliziumoxid auf, das in einer Dicke von etwa 1200 Ångström abgeschieden ist.
Titan wird dann abgeschieden, mit einem Muster versehen und Plas­ ma-geätzt, um die Gates der FET's und die Gate-Treiberleitungen auszubilden. Die Abscheidung der Gate-Treiberleitungen auf dem Isolierüberzug 12 wird im allgemeinen durch übliche Maskierungs- und Musterungstechniken ausgeführt. Beispielsweise kann eine Titanschicht durch Elektronenstrahlverdampfung bis zu einer Dic­ ke von etwa 800 Ånstström abgeschieden werden. Diese Schicht wird mit einem Abdecklack überzogen und dem gewünschten Maskierungs­ muster ausgesetzt. Das Substrat wird dann Plasma-geätzt, um die Gate-Muster auszubilden. In einem bevorzugten Ausführungsbei­ spiel der Erfindung wird an dieser Stelle ein Sauerstoffpolieren des Abdecklackes ausgeführt, wodurch ein doppelter Zweck erreicht wird, nämlich das Reinigen des Abdecklackes als auch das Aus­ setzen des Gate-Metalls in eine Sauerstoffumgebung, die das Gate- Metall zäh macht vor dem Plasma-Ätzen während der Inselbildung.
Fig. 4B stellt den nächsten Schritt in dem erfindungsgemäßen Verfahren dar. Bei diesem Schritt wird das aus Indiumzinnoxid bestehende Pixel-Elektrodenmaterial 16 durch Sprühen abgeschie­ den und naß geätzt. Der in Fig. 4B gezeigte Verfahrensschritt stellt deshalb den zweiten Maskierungsschritt dar, der gemäß der Erfindung verwendet wird. Die Ausbildung der Pixel-Elektroden wird nach der Ausbildung des Gate-Metallisierungsmusters ausge­ führt, um das Aussetzen gegenüber den Ätzmitteln zu vermeiden, die zum Herstellen des Musters des Gate-Materials verwendet wer­ den. Das Material der Pixel-Elektrode 16 wird vorzugsweise durch Zerstäuben von Indiumzinnoxid bis zu einer Dicke von etwa 900 Ångström abgeschieden.
Fig. 4C stellt den nächsten Schritt in dem erfindungsgemäßen Verfahren dar, der die Abscheidung der Isolierschicht 18 be­ inhaltet. Diese Schicht weist vorzugsweise Siliziumnitrid auf, das vorzugsweise durch Plasma-verstärkte chemische Dampfabschei­ dung bis zu einer Dicke von etwa 1500 Ångström ausgebildet wird. Als nächstes wird eine Schicht aus amorphem Silizium in ähnli­ cher Weise bis zu einer Dicke von etwa 2000 Ångström abgeschie­ den. Die Herstellung der Schichten aus Siliziumnitrid, amorphem Silizium und N⁺-Silizium erfolgt vorzugsweise in einem einzigen Vorgang, d. h. sie werden aufeinanderfolgend abgeschieden, indem nur die in dem Vakuumbehälter verwendeten Gase gewechselt werden, ohne daß seine Dichtung aufgebrochen wird. Bezüglich einer all­ gemeinen Beschreibung der vorgenannten chemischen Dampfabschei­ dung wird auf "Plasma-promoted Deposition of Thin Inorganic Films" von M. Rand in J. Vac. Sci. Tech., Band 16, Seite 420 (1979) verwiesen. Auch wenn es weniger wünschenswert ist, so ist es auch möglich, die aus amorphem Silizium bestehende Schicht durch Zerstäuben und anschließendes Hydrieren herzustellen. Die daraus entstehende Struktur ist in Fig. 4D gezeigt. Als nächstes wird eine Schicht aus amorphem N⁺-Silizium auf dem Substrat abge­ schieden. Die dadurch entstehende Struktur ist in Fig. 4E ge­ zeigt. Die N⁺-Siliziumschicht ist mit der Bezugszahl 22 versehen. Die Schichten aus Siliziumnitrid, amorphem Silizium und N⁺-Silizium werden durch Plasma-verstärkte chemische Dampfabscheidung abge­ schieden. Für die Schicht aus amorphem Silizium wird die Abschei­ dung in einer Atmosphäre aus Argon mit 10% Silan, SiH4, ausgeführt. Für die Abscheidung von Siliziumnitrid wird eine Atmosphäre aus Argon, Ammoniak und Silan verwendet. Für das amorphe N⁺-Silizium wird eine Atmosphäre von Argon, Silan und 0,1 Volumen-% Phosphin PH3 verwendet. Die N⁺-Siliziumschicht wird bis zu einer Dicke von etwa 500 Ångström abgeschieden.
Fig. 4F stellt den nächsten Schritt in dem Verfahren dar, in dem die Schichten aus intrinsikem amorphem Silizium, N⁺-Silizium und Nitrid abgeschieden werden, um Inseln auszubilden. Dieser Vor­ gang stellt den dritten Maskierungsschritt dar. Das Ätzmittel, das zum Beseitigen der Schichten aus Siliziumnitrid und amorphem Silizium verwendet wurde, greift die Schicht aus Indiumzinnoxid nicht an.
Fig. 4G stellt den nächsten Schritt in dem erfindungsgemäßen Verfahren dar, in dem eine Schicht aus Molybdän auf dem Substrat abgeschieden wird. Beispielsweise kann eine 3000 Ångström dicke Molybdän-Schicht 24 auf diese Weise abgeschieden werden. Wie in Fig. 4H gezeigt ist, wird diese Schicht dann mit einem Muster versehen, wobei ein nasses Ätzen mit einer Mischung von Phosphor-, Essig- und schwacher Salpetersäure ohne Angriff des Indiumzinn­ oxid-Materials verwendet wird. Dies ist der vierte und letzte Maskierungsvorgang. Das N⁺-Material in dem Kanal wird durch Plasma-Ätzen entfernt, wobei das Molybdän als eine Maske verwen­ det wird. Dieser Schritt, der keine zusätzliche Maske erfordert, wird Kanalrückätzen genannt. Ein Teil der Schicht 20 wird in diesem Verfahrensschritt auch entfernt. Die Molybdän-Source- Drain-Abscheidung bildet ein Silizid um den Rand der Insel herum, was eine Gate- und Source-Drain-Leckage zur Folge hat. Dies wird jedoch durch Plasma-Ätzen der freiliegenden Siliziumoberfläche (Kanalrückätzen) eliminiert, und auf der Vorrichtung wird dann ein Niedertemperatur-Nitrid abgeschieden zum Schutz und zum Pas­ sivieren der freiliegenden Siliziumoberfläche. Diesbezüglich wird auf Fig. 4I verwiesen.
In einem anderen Ausführungsbeispiel der Erfindung wird eine 500 Ångström dicke Molybdän-Schicht über der Schicht aus N⁺-Silizium abgeschieden, die in Fig. 4E gezeigt ist. Diese Schicht wird dann mit einer mesaförmigen Insel geätzt. Die Verwendung dieser Schicht dient dazu, einen sicheren elektrischen Kontakt zwischen der N⁺-Silizium-Schicht und nachfolgenden Source- und Drain-Metal­ lisierungsverbindungen zu erreichen. Dieses andere Ausführungs­ beispiel hat auch den Vorteil, daß das Zeitintervall zwischen der Abscheidung der N⁺-Silizium-Schicht und der dünnen Molybdän-Schicht nicht wichtig ist, so lange in der Zwischenzeit keine zusätzli­ chen Bearbeitungsschritte ausgeführt werden. Die Silizium-Insel wird dann mit einem Muster versehen, und die gesamte Silizium- und Siliziumnitrid-Schichtanordnung (Sandwich) wird dann Plasma- geätzt. Danach wird das Plättchen (Wafer) mit aus Molybdän be­ stehenden Source- und Drain-Metallisierungen versehen, die mit einem Muster versehen und geätzt werden. Die dünne Molybdän- Musterschicht ist vorzugsweise etwas kleiner als die Silizium- und Siliziumnitrid-Schicht.
Die Einfügung der Schicht aus amorphem N⁺-Silizium gemäß der Er­ findung sorgt für signifikante Leistungsvorteile für den FET, insbesondere im Vergleich zu FET's, die eine Aluminium-Schicht über dem intrinsiken amorphen Silizium verwenden. Die elektri­ schen Eigenschaften des zuletzt genannten FET-Typs sind durch die Kurve A in Fig. 5 dargestellt, die eine Kurvendarstellung des Source-Drain-Stroms in Ampere als eine Funktion der Gate- Spannung (vorwärts und rückwärts) darstellt. Kurve B ist ein ähnliches Kurvenbild für einen FET, der eine Schicht aus amor­ phem N⁺-Silizium gemäß der Erfindung verwendet. Mehrere Merkmale dieser Kurven sind besonders bemerkenswert. Insbesondere ist er­ sichtlich, daß der Strom in Rückwärts- bzw. Sperrichtung etwa zwei Größenordnungen kleiner ist für die Vorrichtungen, die gemäß der Erfindung hergestellt sind. Dies bedeutet, daß die Tendenz für eine auftretende kapazitive Leckage viel weniger vorherrschend ist in Vorrichtungen und Anzeigen, die gemäß der Erfindung herge­ stellt sind. Es sei auch darauf hingewiesen, daß es eine viel größere Hysterese-Wirkung für FET's mit Aluminium und intrinsi­ kem amorphem Silizium gibt im Vergleich zu den erfindungsgemäß erstellten FET's. Zusätzliche Daten, die zwar gesammelt, aber in Fig. 5 nicht gezeigt sind, machen deutlich, daß die kleinen Strö­ me für eine Gate-Vorspannung in Sperrichtung sich auch über den Bereich von -8 Volt hinaus erstrecken bis hin zu den -12 Volt für die Kurve B. Schließlich sei auch erwähnt, daß der Vorwärtsstrom viel besser auf die Gate-Spannungswerte in Kurve B anspricht im Vergleich zu Kurve A.
Aus der vorstehenden Beschreibung wird deutlich, daß der Dünnfilm- FET und die Flüssigkristallanzeigenvorrichtung und das Verfahren gemäß der Erfindung das Problem des Elektrodenkontaktes mit amorphem Silizium löst, während gleichzeitig die Materialzusam­ mensetzungskompatibilität für eine vereinfachte Herstellung von LCD-Vorrichtungen beibehalten wird. Insbesondere ist ersicht­ lich, daß die wesentlichen Teile der LCD-Vorrichtung in einem Verfahren hergestellt werden können, das nur vier Maskierungs­ schritte verwendet. Es ist ferner ersichtlich, daß die Verfah­ rensschritte in einer bestimmten Reihenfolge mit speziellen Materialien ausgeführt werden, um diese chemische Verfahrens­ kompatibilität sicherzustellen. Es wird auch deutlich, daß das erfindungsgemäße Verfahren mit einer großen Vielfalt von Flüs­ sigkristallanzeige-Systemen und mit einer großen Vielfalt von Flüssigkristallmaterialien kompatibel ist. Es sei auch hervor­ gehoben, daß das erfindungsgemäße Verfahren auf einfache Weise ausführbar ist unter Verwendung relativ verbreiteter Verarbei­ tungsmethoden mit sehr großer Packungsdichte (VLSI), um so eine sichere Fertigung mit hoher Ausbeute von Flüssigkristall­ anzeigeeinrichtungen mit hohem Auflösungsvermögen zu ermöglichen.

Claims (17)

1. Verfahren zum Herstellen von Dünnfilm-Feldeffekttransi­ storen in eine aktive Matrix aufweisenden Flüssigkristall­ anzeigevorrichtungen, gekennzeichnet durch
Anordnen eines Gate-Metallisierungsschichtmusters auf einem isolierfähigen Substrat, wobei das Gate-Metall Titan und das Muster Gate-Elektroden aufweist,
Anordnen eines Pixel-Elektrodenmusters auf dem Substrat, wobei das Pixel-Elektrodenmaterial Indiumzinnoxid auf­ weist,
Anordnen einer Schicht aus einem isolierfähigen Schutz­ material über dem Substrat mit dem Gate-Metallmuster und dem Pixel-Elektrodenmuster,
Anordnen einer Schicht aus intrinsikem amorphem Silizium über dem isolierfähigen Schutzmaterial,
Anordnen einer Schicht aus amorphem N⁺-Silizium über dem intrinsiken amorphen Silizium,
Ausbilden von Mustern in den Schichten aus dem isolier­ fähigen Schutzmaterial, dem intrinsiken amorphen Silizium und dem amorphen N⁺-Silizium zum Bilden von Inseln, wobei jede gebildete Insel Schichten aus isolierfähigem Schutz­ material, intrinsikem amorphem Silizium und amorphem N⁺-Silizium enthält,
Anordnung einer Source- und Drain-Metallisierungsschicht über dem Substrat,
Ausbilden eines Musters in der Source- und Drain-Metalli­ sierungsschicht und der Schicht aus N⁺-Silizium, um Feld­ effekttransistorvorrichtungen zu bilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Gate-Metallisierungsschichtmuster durch Dampfab­ scheidung und Plasma-Ätzen angeordnet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Pixel-Elektrodenmuster durch Sprühabscheiden und nasses Ätzen angeordnet wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das isolierfähige Schutzmaterial Siliziumnitrid auf­ weist, das durch Plasma-verstärkte chemische Dampfab­ scheidung angeordnet wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das amorphe Silizium durch Plasma-verstärkte chemi­ sche Dampfabscheidung angeordnet wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht aus amorphem N⁺-Silizium durch Plasma­ verstärkte chemische Dampfabscheidung angeordnet wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Source- und Drain-Metallisierungsschicht durch Sprühen angeordnet wird.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Musterbildung in der Source- und Drain-Metalli­ sierungsschicht das Ätzen in einer Lösung aus Phosphor­ säure, Essigsäure und schwacher Salpetersäure enthält.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Passivierungsschicht über dem Substrat angeord­ net wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Passivierungsschicht Siliziumnitrid aufweist, das durch Plasma-Abscheidung ausgebildet wird.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Muster in der Gate-Metallisierungsschicht mit einem Abdecklack ausgebildet wird, der durch Plasma-Ätzen in einer Sauerstoffatmosphäre beseitigt wird.
12. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Source- und Drain-Metallisierung Molybdän auf­ weist.
13. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Metallisierung Titan aufweist.
14. Verfahren zum Herstellen von Dünnfilm-Feldeffekttransi­ storen in eine aktive Matrix aufweisenden Flüssigkristall­ anzeigevorrichtungen, gekennzeichnet durch:
Anordnung eines Gate-Metallisierungsschichtmusters auf einem isolierfähigen Substrat, wobei das Gate-Metall Titan und das Muster Gate-Elektroden aufweist,
Anordnen eines Pixel-Elektrodenmusters auf dem Substrat, wobei das Pixel-Elektrodenmaterial Indiumzinnoxid auf­ weist,
Anordnen einer Schicht aus einem isolierfähigen Schutz­ material über dem Substrat mit dem Gate-Metallmuster und dem Pixel-Elektrodenmuster,
Anordnen einer Schicht aus intrinsikem amorphem Silizium über dem isolierfähigen Schutzmaterial,
Anordnen einer Schicht aus amorphem N⁺-Silizium über dem intrinsiken amorphen Silizium,
Anordnen einer Schicht aus Molybdän über der N⁺-Silizium­ schicht,
Ausbilden eines Musters in der Molybdänschicht zur Ausbil­ dung von Inseln,
Ausbilden von Mustern in den Schichten aus isolierfähigem Schutzmaterial, dem intrinsiken amorphen Silizium und dem amorphen N⁺-Silizium, um Inseln auszubilden, die im we­ sentlichen die gleiche Größe haben oder die größer sind als die Molybdän-Inselmuster, wobei jede gebildete Insel eine Schicht aus isolierfähigem Inselmaterial, eine Schicht aus intrinsikem amorphem Silizium, eine Schicht aus amor­ phem N⁺-Silizium und eine Schicht aus Molybdän auf­ weist,
Anordnen einer Source- und Drain-Metallisierungsschicht über dem Substrat,
Ausbildung von Mustern in der Source- und Drain-Metalli­ sierungsschicht und der Schicht aus N⁺-Silizium zum Bil­ den von Feldeffekttransistorvorrichtungen.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die Source- und Drain-Metallisierung ebenfalls Molyb­ dän aufweist.
16. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das isolierfähige Schutzmaterial Siliziumnitrid auf­ weist.
17. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das isolierfähige Schutzmaterial Siliziumnitrid auf­ weist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0459836A2 (de) * 1990-06-01 1991-12-04 Sel Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen von Dünnfilmtransistoren
US6352883B1 (en) 1991-02-22 2002-03-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6319876A (ja) * 1986-07-11 1988-01-27 Fuji Xerox Co Ltd 薄膜トランジスタ装置
US4774207A (en) * 1987-04-20 1988-09-27 General Electric Company Method for producing high yield electrical contacts to N+ amorphous silicon
US4778258A (en) * 1987-10-05 1988-10-18 General Electric Company Protective tab structure for use in the fabrication of matrix addressed thin film transistor liquid crystal displays
JP2655865B2 (ja) * 1988-03-16 1997-09-24 株式会社日立製作所 液晶表示装置の製造方法
JP2771820B2 (ja) * 1988-07-08 1998-07-02 株式会社日立製作所 アクティブマトリクスパネル及びその製造方法
JPH0283536A (ja) * 1988-09-20 1990-03-23 Sanyo Electric Co Ltd 液晶表示装置
US4990460A (en) * 1989-01-27 1991-02-05 Nec Corporation Fabrication method for thin film field effect transistor array suitable for liquid crystal display
US5157470A (en) * 1989-02-27 1992-10-20 Hitachi, Ltd. Thin film transistor, manufacturing method thereof and matrix circuit board and image display device each using the same
US5316960A (en) * 1989-07-11 1994-05-31 Ricoh Company, Ltd. C-MOS thin film transistor device manufacturing method
JPH03278466A (ja) * 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
US5470769A (en) * 1990-03-27 1995-11-28 Goldstar Co., Ltd. Process for the preparation of a thin film transistor
US5100816A (en) * 1990-07-20 1992-03-31 Texas Instruments Incorporated Method of forming a field effect transistor on the surface of a substrate
JP2923700B2 (ja) 1991-03-27 1999-07-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
US5633175A (en) * 1991-12-19 1997-05-27 Hitachi, Ltd. Process for stripping photoresist while producing liquid crystal display device
JP3200639B2 (ja) * 1992-05-19 2001-08-20 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
DE4310640C1 (de) * 1993-03-31 1994-05-11 Lueder Ernst Verfahren zur Herstellung einer Matrix aus a-Si:H-Dünnschichttransistoren
US5346833A (en) * 1993-04-05 1994-09-13 Industrial Technology Research Institute Simplified method of making active matrix liquid crystal display
JPH0766420A (ja) * 1993-08-31 1995-03-10 Matsushita Electric Ind Co Ltd 薄膜の加工方法
DE4339721C1 (de) * 1993-11-22 1995-02-02 Lueder Ernst Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren
DE69424759T2 (de) * 1993-12-28 2001-02-08 Applied Materials Inc Gasphasenabscheidungsverfahren in einer einzigen Kammer für Dünnfilmtransistoren
FR2718885B1 (fr) * 1994-04-15 1996-07-05 Thomson Lcd Procédé de fabrication d'un TFT étagé inverse.
JP3421882B2 (ja) * 1994-10-19 2003-06-30 ソニー株式会社 多結晶半導体薄膜の作成方法
JPH08184853A (ja) * 1994-12-27 1996-07-16 Sharp Corp アクティブマトリクス基板の製造方法およびアクティブマトリクス基板
JP3444053B2 (ja) * 1995-10-13 2003-09-08 ソニー株式会社 薄膜半導体装置
KR100195269B1 (ko) * 1995-12-22 1999-06-15 윤종용 액정표시장치의 제조방법
KR100232677B1 (ko) * 1996-04-09 1999-12-01 구본준 박막 트랜지스터의 제조방법 및 그 방법에 의해 제조되는 박막 트랜지스터의 구조
KR100223158B1 (ko) * 1996-06-07 1999-10-15 구자홍 액티브매트릭스기판 및 그 제조방법
US20020184970A1 (en) 2001-12-13 2002-12-12 Wickersham Charles E. Sptutter targets and methods of manufacturing same to reduce particulate emission during sputtering
WO2001086282A1 (en) 2000-05-11 2001-11-15 Tosoh Smd, Inc. Cleanliness evaluation in sputter targets using phase
KR100841915B1 (ko) 2001-04-04 2008-06-30 토소우 에스엠디, 인크 알루미늄 또는 알루미늄 합금 스퍼터링 타겟 내의알루미늄 산화물 함유물에 대한 임계 크기 결정 방법
US6623653B2 (en) * 2001-06-12 2003-09-23 Sharp Laboratories Of America, Inc. System and method for etching adjoining layers of silicon and indium tin oxide
WO2003014718A2 (en) 2001-08-09 2003-02-20 Tosoh Smd, Inc. Method and apparatus for non-destructive target cleanliness characterization by types of flaws sorted by size and location
KR100669688B1 (ko) * 2003-03-12 2007-01-18 삼성에스디아이 주식회사 박막트랜지스터 및 이를 구비한 평판표시소자
JP4038485B2 (ja) * 2003-03-12 2008-01-23 三星エスディアイ株式会社 薄膜トランジスタを備えた平板表示素子
TW200625421A (en) * 2004-09-29 2006-07-16 Koninkl Philips Electronics Nv Reduction of sheet resistance of phosphorus implanted polysilicon
KR101041139B1 (ko) 2008-11-04 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3107224A1 (de) * 1980-02-28 1981-12-24 Sharp K.K., Osaka Verfahren zur herstellung eines duennfilm-transistors
DE3602124A1 (de) * 1985-01-24 1986-07-24 Sharp K.K., Osaka Amorpher silicium-duennschichttransistor
EP0196915A2 (de) * 1985-03-29 1986-10-08 Matsushita Electric Industrial Co., Ltd. Dünnschicht-Transistorenanordnung und Methode zu deren Herstellung

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3967981A (en) * 1971-01-14 1976-07-06 Shumpei Yamazaki Method for manufacturing a semiconductor field effort transistor
US3806365A (en) * 1971-08-20 1974-04-23 Lee Corp Process for use in the manufacture of semiconductive devices
US4149307A (en) * 1977-12-28 1979-04-17 Hughes Aircraft Company Process for fabricating insulated-gate field-effect transistors with self-aligned contacts
JPS559060A (en) * 1978-07-07 1980-01-22 Yoshitomi Pharmaceut Ind Ltd Thia(oxa)zolidinecarboxylic acid derivative and its prepatation
JPS55141767A (en) * 1979-04-24 1980-11-05 Fuji Xerox Co Ltd One-dimensional image sensor
JPS5793542A (en) * 1980-12-03 1982-06-10 Hitachi Ltd Semiconductor integrated circuit device
JPS57128382A (en) * 1981-02-02 1982-08-09 Canon Kk Electrooptical display device
US4558340A (en) * 1983-06-29 1985-12-10 Stauffer Chemical Company Thin film field effect transistors utilizing a polypnictide semiconductor
JPS58190061A (ja) * 1982-04-28 1983-11-05 Toshiba Corp アモルファスシリコン半導体装置
JPS59136971A (ja) * 1983-01-26 1984-08-06 Toshiba Corp 薄膜電界効果トランジスタの製造方法
JPS59165088A (ja) * 1983-03-11 1984-09-18 株式会社リコー 薄膜トランジスタのマトリクス・アレイ
US4736229A (en) * 1983-05-11 1988-04-05 Alphasil Incorporated Method of manufacturing flat panel backplanes, display transistors and displays made thereby
JPH0682839B2 (ja) * 1984-08-21 1994-10-19 セイコー電子工業株式会社 表示用パネルの製造方法
EP0211402B1 (de) * 1985-08-02 1991-05-08 General Electric Company Verfahren und Struktur für dünnfilmtransistorgesteuerte Flüssigkristallmatrixanordnungen

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3107224A1 (de) * 1980-02-28 1981-12-24 Sharp K.K., Osaka Verfahren zur herstellung eines duennfilm-transistors
DE3602124A1 (de) * 1985-01-24 1986-07-24 Sharp K.K., Osaka Amorpher silicium-duennschichttransistor
EP0196915A2 (de) * 1985-03-29 1986-10-08 Matsushita Electric Industrial Co., Ltd. Dünnschicht-Transistorenanordnung und Methode zu deren Herstellung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
COHEN, S.S., KIM, M.J., BROWN, M.O.: Direct molybdenum contacts to silicon, Appl.Phys.Lett. 46 (7), 1985, S. 657-659 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0459836A2 (de) * 1990-06-01 1991-12-04 Sel Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen von Dünnfilmtransistoren
EP0459836A3 (en) * 1990-06-01 1993-02-24 Sel Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin-film transistors
US6458200B1 (en) 1990-06-01 2002-10-01 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin-film transistor
US6740547B2 (en) 1990-06-01 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin-film transistor
US7018874B2 (en) 1990-06-01 2006-03-28 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin-film transistor
US6352883B1 (en) 1991-02-22 2002-03-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same

Also Published As

Publication number Publication date
JP2637079B2 (ja) 1997-08-06
EP0211401B1 (de) 1992-05-06
EP0211401A2 (de) 1987-02-25
DE3636221C2 (de) 1999-12-16
JPS6272168A (ja) 1987-04-02
US4933296A (en) 1990-06-12
FR2585863A1 (fr) 1987-02-06
EP0211401A3 (en) 1988-05-18
FR2585863B1 (fr) 1991-10-25

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