DE3142557C2 - Integrierte Halbleiterschaltung - Google Patents
Integrierte HalbleiterschaltungInfo
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Abstract
Die Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung, die sich kennzeichnet durch mindestens eine Wählschaltung (AD ↓1) mit einem ersten Knotenpunkt (N ↓2 ↓1), einem ersten MOS-Transistor (21) für das periodische Voraufladen des ersten Knotenpunktes (N ↓2 ↓1), zweiten MOS-Transistoren (24 ↓1, 24 ↓2, . . , 24 ↓m) zur Bestimmung des Potentialzustands des ersten Knotenpunkts (N ↓2 ↓1) in Abhängigkeit von einem Zustandsbezeichnungssignal, einem mit dem ersten Knotenpunkt (N ↓2 ↓1) verbundenen und als Sperrschicht wirkenden dritten MOS-Transistor (22), einem über dem Sperrschicht-MOS-Transistor (22) mit dem ersten Knotenpunkt (N ↓2 ↓1) verbundenen zweiten Knotenpunkt (N ↓2 ↓2), einem vierten MOS-Transistor (23) zur Lieferung eines Signals mit einem Pegel entsprechend dem Potentialzustand des zweiten Knotenpunkts (N ↓2 ↓2) und einer Steuerschaltung (40), welche das Gate-Potential des Sperrschicht-MOS-Transistors (22) während einer Periode vom Zeitpunkt, zu welchem der Potentialzustand des ersten Knotenpunkts (N ↓2 ↓1) bestimmt wird, bis zum nachfolgenden Voraufladezyklus auf einem niedrigen Pegel hält.
Description
dadurch gekennzeichnet,
daß die Steuerschaltung derart ausgelegt ist, daß sie
während einer Periode von dem Zeitpunkt an, zu dem der Potentialzustand der ersten Knotenpunkte
(N21, Λ/35) bestimmt wird, im wesentlichen den
Sperrschicht-MOS-Transistor (22) der gewählten Dekodierschaltung (ADn) sperrt und die Sperrschicht-MOS-Transistoren
(39) der nicht gewählten Dekodierschaltungen (AD 2,... ADn)durchschaltet.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (40)
einen mit der Gateelektrode des Sperrschicht-MOS-Transistors (22, 39) verbundenen dritten Knotenpunkt
(N23), einen an letzteren und ein Stromquellenpotential (Vdd) angeschlossenen weiteren MOS-Transistor
(25) mit zusammengeschalteten Gate- und Drainelektroden, einen zwischen den dritten
Knotenpunkt (N23) und das Stromquellenpotential (Vdd) geschalteten und mit der Gateelektrode an
einen vierten Knotenpunkt (Nu) angeschlossenen
noch weiteren MOS-Transistor (26), ein mit dem vierten Knotenpunkt (N2A) verbundenes Kapazitätselement (28), an das während des Voraufladezyklus
ein Signal hohen Pegels anlegbar ist, und eine mit dem vierten Knotenpunkt (N2*) verbundene Steuereinrichtung
(27) zur Steuerung des Potentialzustands des vierten Knotenpunkts (N2*) aufweist.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuereinrichtung
(27) einen MOS-Transistor (27) aufweist, dessen Sourceelektrode mit dem vierten Knotenpunkt (Nu)
verbunden ist, während seine Drainelektrode an den dritten Knotenpunkt (Nn) und seine Gateelektrode
an das Stromquellenpotential (Vdd) angeschlossen sind.
4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuereinrichtung
(27) einen MOS-Transistor (27) aufweist, dessen Sourceelektrode mit dem vierten Knotenpunkt verbunden
ist, während seine Drain- und Gateelektroden mit dem dritten Knotenpunkt (N23) verbunden
sind (F i g. 5).
5. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuereinrichtung
(27) einen MOS-Transistor (27) aufweist, dessen Sourceelektrode mit dem vierten Knotenpunkt (Ν-χ)
verbunden ist, während seine Drain- und Gateelektroden mit dem Stromquellenpotential (Vdd) verbunden
sind (F i g. 6).
6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten, zweiten und
dritten Einrichtungen (21; 23; 24i — 24m>) jeweils
MOS-Transistoren (21; 23; 24i — 24m>>
umfassen und daß die Schwellenwertspannung der Sperrschicht-MOS-Transistoren (22) jeweils auf einen größeren
Wert eingestellt ist als diejenigen der MOS-Transistoren der ersten, zweiten und dritten Einrichtungen
(21;23;24,-24m;
7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Gate-Potential am
Sperrschicht-MOS-Transistor (22) so eingestellt ist, daß es während einer Periode vom Zeitpunkt der
Bestimmung des Potentialzustands des ersten Knotenpunkts (N2\) bis zum nachfolgenden Voraufladezyklus
einen höheren Pegel besitzt als seine Schwellenwertspannung und während des Voraufladezyklus
einen höheren Pegel besitzt als das Stromquellenpotential (Vdd)-
8. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß erste und zweite Einrichtungen
(21; 24] — 24m) jeweils MOS-Transistoren
(21: 24) — 24mJ umfassen und daß die Kanallänge
des Sperrschicht-MOS-Transistors (22) um 10% oder mehr größer ist als diejenigen dieser MOS-Transistoren
(21; 24i — 24,n>>.
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40 Die Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung
nach dem Oberbegriff des Patentanspruchs t.
In jüngster Zeit sind verschiedene großintegrierte Schaltungen (LSIs) vorgeschlagen worden, die Substratvorspannungserzeugungskreise
enthalten. Damit soll die pn-Sperrschicht- bzw. -Übergangskapazität von Diffusionsschichten
verringert'werden, um die Arbeitsgeschwindigkeit der Vorrichtung zu erhöhen und die
Schwellenwertspannung V> von Metalloxidhalbleiterbzw. MOS-Transistoren zu stabilisieren.
Außerdem sind diesse Schaltungen häufig für die Anpassung an dynamische Randomspeicher vorgesehen.
Insbesondere können sie vorgesehen sein, um die Zahl der nötigen externen Stromquellen zu verringern, indem
der bisherige dynamische Randomspeicher, der zwei Stromquellen benötigt, durch einen Randomspeicher
ersetzt wird, der nur einer Stromquelle bedarf.
Die Stromspeisekapazität der bisherigen Substratvorspannungserzeugungskreise
ist allerdings ziemlich niedrig; sie liegt gewöhnlich in der Größenordnung von μΑ. Hierbei ist das Substrat anfällig für externe oder
interne Störsignale (»Rauschen«), und es können leicht Potentialschwankungen auftreten. Beispielsweise ist es
bekannt, daß bei einem dynamischen Rondomspeicher das Substratpotential periodischen Schwankungen um
1—2 V auf Grund von Ursachen, wie Aufladung und
Entladung einer Adressendekodiererleitung oder einer Bitleitung unterworfen ist Diese Substratpotentialschwankungen
haben einen ungünstigen Einfluß auf die Arbeitsweise des großintegrierten Schal.kreises und
können Störungen bzw. einen Ausfall desselben herbeiführen.
F i g. 1 veranschaulicht eine bisherige Adressendekodiererschaltung,
wie sie allgemein für einen dynamischen Randomspeicher od. dgl. verwendet wird. Die
F i g. 2A bis 2G veranschaulichen Zeitsteueidiagramme
zur Darstellung der Potentiale an verschiedenen Stellen oder Teilen der Schaltung nach F i g. 1 bei fehlerhaftem
Betrieb.
Die Arbeitsweise der Schaltung nach F i g. 1 läßt sich an Hand der F i g. 2A bis 2G wie folgt beschreiben:
In einem Voraufladezyklus entspricht ein Vorauflade-Steuersignal
Φρ (F i g. 2A) einem Stromquellenpotential
Vdü (von z. B. 5 V), wobei Knotenpunkte Ni und N2
voraufgeladen werden (F i g. 2D und 2E). Der Voraufladepegel ist um eine SchweJlenwertspannung Vr von
MOS-Transistoren 11 und 12 (z. B. 0,8 V) niedriger als
das Stromquellenpotential Vdd (z. B. 5 V), d. h. er beträgt
Vod— Vt(z. B. etwa 4,2 V). Wenn ein Aktivzyklus
einsetzt, wobei das Signal Φρ nach Beendigung des Voraufladezyklus
auf 0 V verringert wird, werden Adressensignale Aq (Fig. 2B), A\ ..., An-, an die betreffenden
MOS-Transistoren 13|, 132, ..., 13m angekoppelt. Die
Transistoren 13] — 13m werden je nach dem Inhalt der
betreffenden Adressensignale Ao — A,„ einzeln zum
Durchschalten und Sperren angesteuert. Wenn einer der Transistoren 130 — 13m getriggert wird, werden die
Knotenpunkte Ni und N2 über diesen Transistor auf 0 V
entladen. Wenn keiner der Transistoren getriggert ist, werden die Knotenpunkte Nt und N2 nicht entladen,
und es wird ein erdfreier bzw. »schwimmender« oder »Floating«-Zustand bei hohem Pegel (Vdd — Vt) aufrechterhalten.
Wenn die Schaltung als Dekodierschaltung wirkt, wird ein nicht-gewählter Zustand bei Entladung
der Knotenpunkte auf 0 V erreicht, während ein gewählter Zustand den nicht entladenen, sondern auf
Schwebepegel gehaltenen Knotenpunkten entspricht.
Falls sich das Substratpotential Vbb (F i g. 2G) mit der
Entladung einer Bitleitung von z. B. —3 V auf —4 V ändert, während sich die Knotenpunkte N] und N2 im
Schwebezustand befinden, verringert sich das Potential am Knotenpunkt N\ auf Grund eines zwischen dem
Knotenpunkt M und dem Substrat bestehenden Koppelkondensators
14 Bei einer integrierten Schaltungsvorrichtung wird der Knotenpunkt N\ durch einen Diffusionsbereich
bzw. -zone gebildet, so daß zwischen dem Knotenpunkt N\ und dem Substrat eine hohe pn-Übergangskapazität
vorhanden ist, die 79—80% der Lastkapazität des Knotenpunkts Ni ausmacht. Das Potential
am Knotenpunkt Ni wird daher vom Potential Vdd— VY(etwa 4,2 V) um eine Größe verringert, welche
dem Spannungsabfall Δ Vbn (z. B. 0,7 V) auf Grund einer Änderung des Substratpotentials auf Vdd— Vt—AVbn
(z. B. etwa 3,5 V) entspricht. Infolgedessen wird ein MOS-Transistor 12, der sich auf Grund einer Beziehung
Vc1- Vs S Vt zwischen seinem Gatepotential Va und
dem Sourcepotential (Potential am Knotenpunkt N2) im Sperrzustand oder in einem dicht daran befindlichen
Hochimpedanzzustand befand, in den Durchschaltzustand, in welchem die Beziehung Ve— Vs
> Vrgilt, oder in einen Niedrigimpedanzzustand nahe dem Durchschaltzustand
versetzt. Das Potential am Knotenpunkt N2 wird daher so verringert, daß es im wesentlichen dem
Potential am Knotenpunkt Nj (z. B. etwa 3,6 V) entspricht,
d. h. der Potentialpegel wird niedriger als VDD- V1.
Wenn in diesem Zustand ein Treiber- oder Ansteuersignal Φύ(Fig.2C) an einen Transistor 15 angekoppelt
wird, erhöht sich das Potential des Kanals unter der Gateelektrode des Transistors 15 praktisch synchron
mit dem Ansteuersignal Φ* Als Ergebnis tendiert das
Gatepotential des Transistors 15 (d. h. das Potential am
Knotenpunkt N2) zu einem Anstieg infolge der Koppelkapazität
zwischen Gateelektrode und Kanal. Der Anstieg des Potentials am Knotenpunkt N2 wird jedoch
durch den zu diesem Zeitpunkt durchgeschalteten Transistor 12 unterdrückt. Dies bedeutet, daß (gemäß
F i g. 2F) nur ein Signal niedrigen Potentials (z. B. etwa 2,8 V) als Ergebnis der Subtraktion des Schwellenwertpotentials
(z. B. 0,8 V) des Transistors 15 vom Potential (etwa 3,6 V) am Knotenpunkt N2 an einer Ausgangsklemme
OUT erscheint; dies bedeutet, daß das Ausgangssignalpotential unweigerlich niedrig ist.
Bei einem dynamischen Randomspeicher, dessen Ausgangsklemme OUT mit der Gateelektrode eines
Lese/Einschreib-Transistors in einer Speicherzelle oder mit der Gateelektrode eines Lese/Einschreib-Transistors
in einer Bitleitung verbunden ist, kann andererseits ein zuverlässiges Auslesen und Einschreiben nur dann
sichergestellt werden, wenn von der Ausgangsklemme OUT ein Signal eines ausreichend hohen Pegels erhalten
wird. Wenn sich der Signalpegel an der Ausgangsklemme OLT verringert, kann zudem der Quellenspannungsbereich
des Randomspeichers ein ausreichend niedriges Potential nicht mehr einschließen, wodurch
möglicherweise die Zuverlässigkeit des Erzeugnisses oder das Fertigungsausbringen nachteilig beeinflußt
wird.
Aufgabe der Erfindung ist es daher, einen Abfall der Ausgangsspannung auch bei Schwankungen des Substratpotentials
weitgehend zu vermeiden.
Diese Aufgabe wird bei einer integrierten Halbleiterschaltung der angegebenen Art erfindungsgemäß gelöst
durch die im kennzeichnenden Teil des Patentanspruchs 1 stehende Merkmale.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik an
Hand der Zeichnung näher erläutert. Es zeigt
F i g. 1 ein Schaltbild einer bisherigen Adressendekodierschaltung,
Fig.2A bis 2G Zeitsteuerdiagramme zur Erläuterung der Arbeitsweise des Adressendekodierers gemäß
Fig. 1,
Fig.3 ein Schaltbild einer integrierten Halbleiterschaltungsanordnung
mit Merkmalen nach der Erfindung,
Fig.4 ein Simulations-Zeitsteuerdiagramm zur Erläuterung
der Arbeitsweise der Schaltungsanordnung nach F i g. 3,
Fig.5 ein Schaltbild eines anderen Ausführungsbeispiels
der Steuerschaltung bei der Schaltungsanordnung nach F i g. 3 und
F i g. 6 ein Schaltbild eines weiteren Ausführungsbeispiels der Steuerschaltung bei der Schaltungsanordnung
nach F i g. 3.
Die F i g. 1 und 2A bis 2G sind eingangs bereits erläutert worden.
F i g. 3 zeigt eine Ausführungsform der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung in
Anwendung auf Adressendekodierer, wobei Adressendekodierer AD], AD2,..., ADn sämtlich jeweils denselben
Aufbau besitzen. Aus diesem Grund ist im folien-
den nur der Aufbau eines typischen Adressendekodierers, nämlich des Adressendekodierers ADu im einzelnen
erläutert, während die anderen Adressendekodierer AD] -ADn nur mit dem Teil dargestellt sind, der für die
Zwecke der folgenden Beschreibung nötig ist. Zur Vereinfachung der Beschreibung und Darstellung sind dem
Sperrschichttransistor 22 im Adressendekodierer AD\
entsprechende Sperrschichttransistoren jeweils mit 39 bezeichnet. Auf ähnliche Weise sind den betreffenden
Knotenpunkten N2\ und N22 des Adressendekodierers
AD\ entsprechende Knotenpunkte in den Adressendekodierer AD2-ADn jeweils mit N3i und N36 bezeichnet.
Fm folgenden ist zunächst der Aufbau der Schaltungsanordnung beschrieben.
Ein MOS-Transistor 21 ist mit seiner Drainelektrode an ein Stromquellenpotential V00 und mit seiner Sourceelektrode
an den Knotenpunkt A/21 angeschlossen. Letzterer ist auch mit der Sourceelektrode des
MOS-Transistors 22 verbunden, der als Sperrschichttransistor dient und dessen Drainelektrode mit der Gateelektrode
eines MOS-Transistors 23 verbunden ist. Die Drainelektrode des Transistors 23 wird mit dem
Treiber- bzw. Ansteuersignal Φα gespeist, und seine
Sourceelektrode ist mit einer Ausgangsklemme OUT verbunden. Mehrere MOS-Transistoren 24i, 242
24m sind zwischen den Knotenpunkt A/21 und das Stromquellenpotential
Vss geschaltet. Diese MOS-Transistoren 24] — 24m sind jeweils an der Drainelektrode mit
dem Knotenpunkt Λ/21 verbunden und an der Sourceelektrode
an das Stromquellenpotential Vss angeschlossen.
Die Gateelektrode des Sperrschichttransistors 22 ist mit dem Knotenpunkt /V23 verbunden. Ebenso sind
die Gateelektroden der Sperrschichttransistoren 39 aller anderen Adressendekodiererkreise AD2-ADn an
den Knotenpunkt N23 angeschlossen, der seinerseits mit
einer Steuerschaltung 40 zur Steuerung oder Einstellung des Potentials am Knotenpunkt Nn verbunden ist.
Die Steuerschaltung 40 umfaßt MOS-Transistoren 25, 26 und 27 sowie einen Kondensator 28. Der MOS-Transistor
25 ist mit seiner Sourceelektrode mit dem Knotenpunkt AA>3 und mit seiner Drainelektrode mit
dem Stromquellenpotential Vdd verbunden; außerdem
sind seine Gate- und Drainelektroden zusammengeschaltet. Der Transistor 26 liegt mit der Sourceelektrode
am Knotenpunkt N23 und mit seiner Drainelektrode am
Stromquellenpotential Vdd- Die Drainelektrode des Transistors 27 ist mit dem Knotenpunkt A/23 verbunden,
während seine Sourceelektrode an die eine Elektrodenplatte des Kondensators 28 angeschlossen ist, dessen
andere Elektrodenplatte mit einer Klemme bzw. einem Anschluß verbunden ist. der bzw. dem das Signal Φρ
zugeführt wird. Die Sourceelektrode des Transistors 27 ist außerdem mit der Gateelektrode des Transistors 26
verbunden. Die Gateelektrode des Transistors 27 ist weiterhin mit dem Stromquellenpotential Vdd verbunden.
Im folgenden ist die Arbeitsweise der Schaltungsanordnung mit dem vorstehend erläuterten Aufbau beschrieben.
Aus Gründen der Vereinfachung sei angenommen, daß der Adressendekodierer AD\ ein Wählzustands-Adressendekodierer
ist, während die anderen Adressendekodierer AD2-ADn als Adressendekodierer
für nicht-gewählten Zustand dienen (dabei entspricht /7 = 2'm+l>). Die Stromquellenpoientiale VOound
Vsv sowie die Signale Φρ und Φα sind dieselben wie in
Fig. 1 und 2 und daher mit denselben Symbolen wie vorher bezeichnet
Wenn ein Voraufladezyklus einsetzt, geht das Vorauflade-Steuersignal
Φρ auf den Stromquellenpotentialpegel Vdd über, so daß der Transistor 21 getriggert wird.
Infolgedessen werden die Knotenpunkte A/21 und N22,
des Adressendekodierers AD\ sowie die Knotenpunkte A/35 und A/36 der Adressendekodierer AD2-ADn auf das
Potential Vdd— Vt voraufgeladen (d. h. auf die Schwellenwertspannung
der Transistoren 21 und 22). Zu diesem Zeitpunkt wird das Potential an den die Sourceelektrode
des Transistors 27 mit der Gateelektrode des Transistors 26 verbindenen Knotenpunkt A/24 durch den
Kondensator 28 auf einen Pegel über Vdd+ Vt gekoppelt
Hierbei wird praktisch eine Triodenwirkung mit dem Transistor 26 erreicht, um den Knotenpunkt N23
am Potential Vdd festzulegen.
Wenn das Signal Φρ auf 0 V übergeht, wird das Potential
am Knotenpunkt A/24 auf Grund der Ankopplung durch den Kondensator 28 ebenfalls praktisch auf
Vdd— Vt reduziert, so daß der Transistor 26 sperrt. Da
der Transistor 25 während des Voraufladezyklus ständig sperrt, befindet sich der Knotenpunkt A/23 zu diesem
Zeitpunkt im Schwebezustand.
Wenn Adressensignale A0 bis Am (in der vorliegenden
Beschreibung als Zustandsbezeichnungssignal ausgedrückt) in diesem Zustand angekoppelt werden, werden
die Knotenpunkte N2\ und N22 in einem Hochpegel-Schwebezustand
gehalten, weil die Transistoren 241 bis 24m im Adressendekodierer AD\ sämtlich sperren
(weil angenommen worden ist, daß der Adressendekodierer AD\ als gewählter bzw. angewählter Adressendekodierer
betrachtet wird). Die Knotenpunkte Λ/35 und Nx der anderen Adressendekodierer AD2 bis ADn
werden sämtlich entladen. Zu diesem Zeitpunkt wird das Potential am Knotenpunkt A/23 auf Grund der Koppelkapazität
zwischen dem Kanal und der Gateelektrode des Sperrschichttransistors 39 beträchtlich verringert
Wenn der Potentialpegel des Knotenpunktes A/23 von Vdd— Vr verringert wird, wird der Transistor 25 getriggert
Auf diese Weise wird der Potentialpegel des Knotenpunktes N23 auf Vdd— Vrfestgelegt.
Im folgenden seien nun mehr die Vorgänge in dem Fail betrachtet in welchem das Potential am nicht dargestellten
Substrat in diesem Zustand variiert so daß das Potential am Knotenpunkt A/21 des Wählzustands-Adressendekodierers
ADi um AVbn von Vdd— Vrverringert wird. An diesem Punkt ist das Gate-Potential
des Transistors 22 gleich Vc während sein Source-Potential
Vdd— Vt-AVbn entspricht Der Transistor 22
sperrt zu diesem Zeitpunkt, wenn Vc— Vs
< VT gilt. Tatsächlich sperrt der Transistor 22, weil seine Schwellenwertspannung
Vt üblicherweise etwa 0,8 V beträgt während der Spannungsabfall AVbn auf Grund der Änderung
des Substratpotentials etwa 0,7 V beträgt so daß die Bedingung Ve— Vs ^ Vt zutrifft Wenn die Schwellenwertspannung
Vr der Sperrschichttransistoren 22 und 39 höher eingestellt ist als die Schwellenwertspannung
der anderen Transistoren, kann der Transistor 22 bei einer Vergrößerung des Spannungsabfalls AVbn zuverlässiger
im Sperrzustand gehalten werden, so daß eine stabilere Arbeitsweise der Schaltungsanordnung
erreicht wird. Die Schwellenwertspannung der Transistoren 22 und 39 kann beispielsweise dadurch vergrößert
werden, daß die Fremdatomkonzentration der Kanalzone durch Ionenimplantation vergrößert wird.
Wahlweise kann zur Erhöhung der Schwellenwertspannung der Transistoren 22 und 39 ein Verfahren zur Ausnutzung
eines Kurzkanaleffekts, bei dem die Kanallänge
der Transistoren 22 und 39 größer eingestellt wird als
diejenige der anderen Transistoren, oder ein Verfahren angewandt werden, bei dem die Schichtdicke der Gateelektroden
der Transistoren 22 und 39 größer eingestellt wird als diejenige der anderen Transistoren.
Wenn das Treiber- bzw. Ansteuersignal Φρ angekoppelt
ist, ist der Knotenpunkt Λ/22 ausreichend durchgekoppelt,
weil sich der Transistor 22 im Adressendekodierer AD\ im Sperrzustand befindet. Infolgedessen
kann ein Signal mit dem Pegel des Treibersignals Φρ
(ζ. B. 5 V) ohne Dämpfung an der Ausgangsklemme OUT des Adressendekodierers ADj erhalten werden.
Außerdem erscheint zu diesem Zeitpunkt im nicht-gewählten Zustand kein Signal von der Ausgangsklemme
OUT der anderen Adressendekodierer AD2 bis ADn,
weii der Knotenpunkt /V36 dieser Adressendekodierer
ADi bis ADn an 0 V liegt. Auf diese Weise wird nur der
Adressendekodierer AD\ gewählt. Während dieses aktiven Zyklus wird der Knotenpunkt Afo in der Steuerschaltung
40 durch den Transistor 27 auf einem Potential Vco— Kr gehalten.
Wenn der Aktivzyklus mit einer Änderung des Treiber- bzw. Ansteuersignals Φα auf 0 V beendet wird, erhöht
sich der Pegel des Signals Φρ auf Vdd- Infolgedessen
setzt der Voraufladezyklus wieder ein. Dies bedeutet, daß die Knotenpunkte N35 und Λ/36 der Adressendekodierer
AD2 bis ADn, die sich im Entladungszustand
befanden, wieder voraufgeladen werden, während das Potential am Knotenpunkt N23 auf Grund der Koppelkapazität
ansteigt.
Ebenso wird das Potential am Knotenpunkt Λ/24
durch den Kondensator 28 auf einen über Vdd+ Vrliegenden
Pegel angekoppelt bzw. hochgezogen, um den Transistor 26 zu triggern, wobei der Potentialpegel des
Knotenpunkts /V23 auf Vdd festgelegt wird.
F i g. 4 veranschaulicht die Ergebnisse einer Rechnersimulation
der Potentialpegel der Knotenpunkte Afc],
Λ/22 und Niz, des Treiber- bzw. Ansteuersignals Φά, des
Ausgangssignals an der Ausgangsklemme OUT sowie des Potentials Vbb am Substrat während eines durch
Vorauflade- und Aktivzyklen gebildeten Arbeitstakts.
Bei der vorstehend beschriebenen Ausführungsform der Erfindung kann das Treiber- bzw. Ansteuersignal <£</
ohne Pegeldämpfung und unabhängig von Schwankungen des Substratpotentials vom Wählzustands-Adressendekodierer
erhalten werden, so daß zuverlässige Lese- und Einschreiboperationen von Daten z. B. bei nachgeschalteten
bzw. Folgezustands-Speicherzellen gewährleistet werden können. Auf diese Weise kann somit
ein dynamischer Randomspeicher mit einer Substrat-Vorspannungserzeugungsschaltung
realisiert werden. Wenn diese letztere Schaltung außerdem ais interner Bauteil vorgesehen wird, braucht keine externe Spannungsquelle
VgB vorgesehen zu werden, d. h. die Zahl
der für die Speichervorrichtung erforderlichen externen Spannungsquellen kann um eine Spannungsquelle verkleinert
werden. Außerdem braucht bei der Herstellung einer Speicherplatte kein Leiterzug für die Spannungsquelle Vbb vorgesehen zu werden, so daß die Randomspeicher-Integrationsdichte
der Speicherplatte verbessert bzw. erhöht und die Herstellungskosten für diese Speicherplatte gesenkt werden können.
Da es weiterhin nicht nötig ist, Substratpotentialschwankungen
möglichst klein zu halten, braucht auf dem Chip kein stabilisierter Kondensator vorgesehen
zu werden. Zur Unterdrückung der Substratpotentialschwankungen erforderte dagegen bisher ein dynamischer
64-Kilobit-Randomspeicher eine Gate-Isolierschichtfläche von 1,5 mm2, wenn die Dicke dieser Gate-Isolierschicht
400 Ä beträgt.
Diese Fläche entspricht aber etwa 6% der Chipfläche.
Bei der beschriebenen Ausführungsform kann die nötige Chip-Fläche entsprechend verkleinert sein, so daß
sich Verbesserungen bezüglich der Integrationsdichte.
des Ausbringens und der Senkung der Fertigungskosten erzielen lassen.
Da weiterhin der Einfluß von Substratpotential-Schwankungen verringert wird, kann unter Senkung der
Fertigungskosten eine einfachere Konstruktion eines großintegrierten Schaltkreises realisiert werden.
Darüber hinaus liegt der Änderungsbereich des Potentials am Knotenpunkt Λ/23 zwischen dem Stromquellenpotential
Vdd sowie dem Potential Vdd— Vr. und der
Potentialpegel des Knotenpunkts Λ/23 entspricht im wesentlichen
Vdd— Vt, auch wenn das Potential am Knotenpunkt N22 beim Auftreten des Signals Φα auf
einen Pegel hochgezogen wird, der über dem Stromquellenpotentialpegel Vdd liegt. Infolgedessen besteht
keine Möglichkeit für einen Durchbruch an der Drainelektrodenseite des Transistors 22 (d. h. an der Seite des
Knotenpunkts Nn)- Wenn der Knotenpunkt Λ/23 z. B.
auf 0 V gehalten wird, kann bei den Feinstruktur-Transistoren, die dynamische 64-Kilobit- oder statische
16-Kilobit-Randomspeicher bilden, leicht ein Durchbruch
auftreten. Im Hinblick hierauf gewährleistet die beschriebene Ausführungsform, bei welcher der
Knotenpunkt N^ nicht auf 0 V, sondern auf dem Pegel
Vdd— Vtgehalten wird, wenn der Knotenpunkt N22 angekoppelt
bzw. hochgezogen wird, effektiv eine hohe Durchbruchspannungfürdas betreffende Bauelement.
Indem weiterhin während des Aktiv-Zyklus der Potentialpegel am Knotenpunkt N23 höher eingestellt wird
als die Schwellenwertspannung VT der Transistoren 22
und 39, kann außerdem eine Fehlanwählung der Adressendekodierer für nicht-gewählten Zustand verhindert
werden.
Wenn die Transistoren 22 und 39 getriggert werden, während der Knotenpunkt Afo auf einem Potential unterhalb der Schwellenwertspannung der Transistoren
Wenn die Transistoren 22 und 39 getriggert werden, während der Knotenpunkt Afo auf einem Potential unterhalb der Schwellenwertspannung der Transistoren
22 und 39 gehalten wird, wird der Knotenpunkt N^ in
den »schwimmenden« bzw. Schwebezustand versetzt, nachdem er durch das Adressensignal entladen worden
ist. Wenn zwischen der Drainelektrode des Transistors
23 und dem Knotenpunkt N^ eine Koppelkapazität
vorhanden ist, ist es möglich, daß der Transistor 23 bei einer durch die Koppelkapazität verursachten Erhöhung
des Potentials am Knotenpunkt N36 getriggert
wird. In diesem Fall tritt eine Fehlfunktion bzw. Störung insofern auf, als das Signal Φα an der Ausgangsklemme
OUT der nicht-gewählten Adressendekodierer AD2 bis
ADn geliefert wird. Tatsächlich ist bei einem MOS-Transistor
ein die Drain- oder Sourcezone bildender Diffusionsbereich üblicherweise unterhalb der Gateelektrode
vorhanden, d. h. die erwähnte Koppelkapazität ist im Transistor 23 vorhanden, so daß eine Fehlbetätigung
bzw. Störung schon aus diesem Grunde auftreten kann. Da weiterhin während des Voraufladezyklus am
Knotenpunkt Λ/23 vorübergehend ein Potentialpegel
über dem Stromquellenpotential Vdd erreicht wird, kann der Knotenpunkt N22 ohne weiteres voraufgeladen
werden, wobei der Voraufladepotentialpegel erhöht werden kann.
Die Erfindung ist keineswegs auf die vorstehend beschriebene Ausführungsform beschränkt, sondern verschiedenen
Abwandlungen zugänglich. Beispielsweise kann die Gateelektrode des Transistors 27 in der Steu-
erschaltung 40 gemäß F i g. 5 mit dem Knotenpunkt Λ/23
verbunden sein. Ebenso können gemäß Fig.6 Gate- und Drainelektrode des Transistors 27 in der Steuerschaltung
40 am Stromquellenpotential Vddliegen, während
die Sourceelektrode dieses Transistors mit dem Knotenpunkt Λ/24 verbunden ist. Diese abgewandelten
Ausführungsformen gewährleisten dieselbe Funktion wie die Steuerschaltung 40 gemäß F i g. 3, d. h. die Funktion,
den Knotenpunkt AZ24 während des Aktivzyklus auf
dem Potential Vbo—VV zu halten.
Darüber hinaus kann bei der Ausführungsform gemäß F i g, 3 die Kanallänge der Transistoren 22 und 39
in den Adressendekodierern AD\ bis A Dn mit Vergleich
zum Transistor 24 (stellvertretend für die Transistoren 24i bis 24,,,) größer ausgelegt sein, um die Sperrschichtfunktion
zu verbessern und dadurch die Durchbruchspannung zwischen den Knotenpunkten Λ/21 und N22
(bzw. zwischen den Knotenpunkten Λ/25 und N26) gegen
einen Durchgriff zu verbessern.
Bei der Ausführungsform gemäß F i g. 3 können zudem die Schwellenwertspannungen Vn, Vr2 und VV4
der Transistoren 21, 22 bzw. 24 so eingestellt sein, daß sie folgender Beziehung genügen:
das Potential Vdd, während des Voraufladezyklus hochzuziehen
und das vor der Aufprägung des Adressensignals auf 0 V übergeht.
Mit einem derartigem Aufbau ist die Schaltungsanordnung für Substratpotentialschwankungen noch weniger
anfällig. Die obige Beziehung kann dadurch erfüllt werden, daß für die einzelnen Transistoren 21,22 und 24
verschiedene Kanallängen vorgesehen werden. In diesem Fall ist es wünschenswert, die Kanallängen der einzelnen
Transistoren 21,22 und 24 so zu wählen, daß sie um 10% oder mehr voneinander verschieden sind, um
eine effektive Funktion auf Grund des Kurzkanaleffekts zu erreichen und Substratpotentialschwankungen möglichst
klein zu halten. Anstatt unterschiedliche Kanallängen für die einzelnen Transistoren 21, 22 und 24 vorzusehen,
um der obigen Bedingung zu genügen, ist es auch möglich, unterschiedliche Isolierschichtdicken oder Kanalzonen-Fremdatomkonzentrationen
für diese Transistoren vorzusehen.
Während weiterhin bei der Ausführungsform gemäß F i g. 3 die Steuerschaltung 40 vorgesehen ist, welche
den Potentialpegel des Knotenpunkts Λ/23 vom Stromquellenpotentialpegel
Von auf Vdd— Vt ändert, ist die
Erfindung keineswegs auf diese Funktion beschränkt. Im allgemeinen ist es nötig, eine Funktion zur Änderung
des Potentialpegels am Knotenpunkt Λ/23 innerhalb eines
Bereichs, z. B. zwischen dem Stromquellenpotential- so pegel Vdd und einem bestimmten Pegel von etwa 0 V
vorzusehen. Der untere Grenzwert liegt jedoch vorzugsweise um höchstens etwa Vrüber oder unter Vdd—
Vt.
Obgleich die Erfindung weiterhin an Hand von F i g. 3 in Verbindung mit Adressendekodierern beschrieben
ist, ist sie keineswegs hierauf beschränkt, sondern auf jede beliebige Schaltung anwendbar, die einen Sperrschichttransistor
und einen mit diesem verbundenen »schwimmenden« Kontenpunkt aufweist und Substrat-Potentialschwankungen
unterworfen ist
Bei der Ausführungsform gemäß F i g. 3 ist darüber hinaus das an die Kapazität 28 der Steuerschaltung 40
angelegte Signal nicht auf das Signal Φρ für die Voraufladung
des Adressendekodierers beschränkt, vielmehr kann ein beliebiges anderes Signal verwendet werden,
sofern es den Transistor 26 zu triggern vermag, um den Knotenpunkt /V24 auf ein vorbestimmtes Potential, z. B.
Hierzu 4 Blatt Zeichnungen
Claims (1)
- Patentansprüche:
1. Integrierte Halbleiterschaltung mita) einer Mehrzahl von Dekodierschaltungen, wobei jede Dekodierschaltungaa) einen ersten Knotenpunkt (N2\. N35).ab) eine erste Einrichtung (21) zum Voraufladen des ersten Knotenpunkts (N2t),ac) zweite Einrichtungen (241,242 ,... 24m) zur Bestimmung des Potentialzustandes des ersten Knotenpunkts (N2\) in Abhängigkeit vom ersten Zustandsbezeichnungssignal,ad) einen an den ersten Knotenpunkt (N21, Λ/35) angeschalteten Sperrschicht-MOS-Transistor (22,39),ae) einen über den Sperrschicht-MOS-Transistor (22, 39) an den ersten Knotenpunkt21, /^/^Angeschalteten zweiten Knotenpunkt (W22) sowieaf) eine dritte Einrichtung (23) zur Lieferung eines Signals entsprechend dem Potentialzustand des zweiten Knotenpunkts besitzt, undb) mit einer Steuerschaltung (40) zur Steuerung der Sperrschicht-MOS-Transistoren (22,39) der Dekodierschaltungen (AD 1, AD 2... ADn),
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Application Number | Priority Date | Filing Date | Title |
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JP55150623A JPS5774886A (en) | 1980-10-29 | 1980-10-29 | Semiconductor integrated circuit device |
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Legal Events
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D2 | Grant after examination | ||
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8327 | Change in the person/name/address of the patent owner |
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8339 | Ceased/non-payment of the annual fee |