DE2628087C2 - - Google Patents

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Pierre Marc Westfield N.J. Us Petroff
George Arthur Chatham N.J. Us Rozgonyi
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AT&T Technologies Inc
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Description

Die Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß Oberbegriff des Anspruchs 1.
Ein derartiges Verfahren ist z. B. bekannt aus "Journal of the Electrochemical Society", June 1963, Vol. 10, S. 533-537. Bei dem bekannten Verfahren werden metallische Verunreinigungen, die z. B. beim Dampfoxidieren entstehen, durch den Getterungsprozeß entfernt. Für die Getterung werden bei dem bekannten Verfahren anorganische Oxide eingesetzt, deren Schmelzpunkt unterhalb der für den Getterungsprozeß vorgesehenen Temperatur liegt. Demnach ist die auf der Rückseite des Wafers gebildete Schicht bei dem bekannten Verfahren flüssig.
Andererseits ist es bekannt, daß beim Verarbeiten von Siliciumwafern Stapelfehler eingeführt werden, die das Betriebsverhalten der fertigen Bauelemente abträglich beeinflussen und die Ausbeute bei der Herstellung integrierter Großschaltkreise verschlechtern. Aus "Japan. J. Appl. Phys.", Vol. 14 (1975), Nr. 3, S. 419-420 ist ein Verfahren bekannt, mit dem Stapelfehler an der freien Oberfläche eines Siliciumwafers gegettert werden. In dem erwähnten Artikel ist ausgeführt, daß solche Stapelfehler durch Dampfoxidation oder Diffusionsprozesse hervorgerufen werden. Das beschriebene Verfahren zielt demnach darauf ab, die durch solche Verfahrensschritte verursachten Stapelfehler zu gettern. Offensichtlich erfolgt also bei diesen Verfahren die Getterung im Anschluß an den oder die die Erzeugung von Stapelfehlern verursachenden Verarbeitungsschritt(e). Es hat sich jedoch herausgestellt, daß mit diesem bekannten Verfahren nur eine relativ bescheidene Verbesserung der Bauelementqualität erzielbar ist, da relativ wenig Fehler beseitigt werden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art derart weiterzubilden, daß das fertige Bauelement signifikant weniger Stapelfehler aufweist als nach den bisher bekannten Verfahren hergestellte Bauelemente.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
Der Grundgedanke der Erfindung liegt damnach darin, nicht etwa die durch gewisse Verarbeitungsschritte, z. B. durch Dampfoxidation, erzeugten Stapelfehler im nachhinein zu beseitigen, sondern vielmehr die Möglichkeit der Entstehung derartiger Stapelfehler vorab auf ein Minimum zu reduzieren. Bei dem erfindungsgemäßen Verfahren erfolgt das Gettern im Gegensatz zu den oben erläuterten bekannten Verfahren nicht im Anschluß an beispielsweise die Dampfoxidation, sondern vorher. Durch diese Maßnahme wird erreicht, daß die Keimbildungsstellen, also diejenigen Stellen, an denen z. B. während der bei hoher Temperatur erfolgenden Dampfoxidation Stapelfehler entstehen können, gegettert werden. Es wird also gar nicht erst abgewartet, bis tatsächlich Stapelfehler entstanden sind, sondern die entsprechenden Keimbildungsstellen werden vorher gegettert. Es hat sich erwiesen, daß durch diese Maßnahme eine im Vergleich zu den bekannten Verfahren wesentlich bessere Fehlerbeseitigung in den Bauelementen möglich ist.
Zwar ist es aus der DE-AS 14 64 704 bekannt, auf der Oberseite eines Halbleiterkörpers eine dünne Metalloxidschicht aufzubringen, die aufgrund eines unterschiedlichen Wärmeausdehnungskoeffizienten bei anschließender thermischer Behandlung des Halbleiterkörpers Spannungen in diesem verursacht, so daß punktförmige Kristallbaufehler im Halbleiterkörper entstehen, die als Haftstellen für Ladungsträger wirken, jedoch unterscheidet sich dieses Verfahren insofern grundsätzlich von dem erfindungsgemäßen Verfahren, als das erfindungsgemäße Verfahren gerade das Gegenteil bezweckt, nämlich eine Vermeidung bzw. eine Beseitigung von Fehlern im Materialgefüge des Halbleiterbauelements. Abgesehen davon ist auch bei diesem bekannten Verfahren nicht vorgesehen, den erläuterten Verfahrensschritt zur Bildung von Kristallbaufehlern durchzuführen, bevor andere Verfahrensschritte durchgeführt werden, die Ursache für Kristallbaufehler sein könnten. Insofern ließ sich dieser Druckschrift kein Hinweis auf das erfindungsgemäße Verfahren entnehmen.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand von Beispielen sowie anhand der Zeichnung im einzelnen beschrieben; es zeigen:
Fig. 1 ein kreisförmiges Plättchen (Wafer) mit einem Gitter aus zu zerlegenden Quadraten für beispielsweise eine Vielzahl von Bauelementen oder intergrierten Schaltungen,
Fig. 2 eine Schnittansicht eines SBC-Transistors zur Erläuterung wie Stapelfehler die Vorrichtungseigenschaften beeinträchtigen können,
Fig. 3 eine photographische Mikroaufnahme einer geätzten {100}-Siliciumoberfläche zur Darstellung der Ätzgrübchen-Morphologie von Versetzungen D, Schalengrübchen S und Stapelfehler SF,
Fig. 4A eine Makrophotographie der Vorderseite eines halbkreisförmigen Siliciumplättchens, das eine Stunde lang bei 1000°C in N₂ + 1% O₂ getempert wurde, wobei vor der Temperung die Hälfte der Rückseite mit einer 4000 Å dicken aufgestäubten Si₃N₄-Schicht beschichtet wurde, wobei die Unterschiede zwischen dem gegetterten und dem ungegetterten Teil des Plättchens durch eine 8 Minuten lange HF : Chromat-Ätzbehandlung sichtbar gemacht worden sind,
Fig. 4B eine photographische Mikroaufnahme der Vorderseite eines gegetterten Plättchens, die die Grenze zwischen den gegetterten und ungegetterten Teilen des Plättchens zeigt, wobei die morphologischen Merkmale im ungegetterten Plättchenteil durch eine 8 Minuten lange HF : Chromat-Ätzbehandlung sichtbar gemacht worden sind,
Fig. 5A bis 5D die morphologischen Ätzmerkmale eines Siliciumplättchens nach einer einstündigen Temperung bei 1000°C in N₂ + 1% O₂, wobei vor der Temperung die halbe Rückseite mit einer 4000 Å dicken Si₃N₄-Schicht beschichtet wurde, wie dieses schematisch in Fig. 5E dargestellt ist; im einzelnen zeigen dabei in 600facher Vergrößerung die Fig. 5A-5D das folgende:
  • (A) Siliciumoberfläche nach Entfernung der Si₃N₄-schicht,
  • (B) Oberfläche der ungegetterten Hälfte der Plättchenrückseite,
  • (C) Oberfläche der gegetterten Hälfte der Plättchenvorderseite,
  • (D) Oberfläche der ungegetterten Hälfte der Plättchenvorderseite,
Fig. 6A eine makrophotographische Aufnahme der Vorderseite eines halbkreisförmigen Siliciumplättchen nach Temperung (eine Stunde lang bei 10050°C in N₂ + 1% O₂) und Oxidationsbehandlung (2 Stunden lange Feucht-Oxidationsbehandlung bei 1050°C), wobei vor der Temperung die Hälfte der Rückseite mit einer 4000 Å dicken aufgestäubten Si₃N₄-Schicht beschichtet wurde und die Unterschiede zwischen gegetterten und ungegettertem Teil des Plättchens durch eine 8 Minuten lange HF : Chromat-Ätzbehandlung herausgeholt wurden,
Fig. 6B eine photographische Mikroaufnahme der Vorderseite desselben Plättchens zur Darstellung der Grenze zwischen gegettertem und ungegettertem Teil des Plättchens,
Fig. 7A und 7B die geätzte Oberfläche eines Siliciumplättchens nach Warmbehandlung und Oxidation (eine Stunde lang bei 1050°C in N₂ + 1% O₂; 35 Minuten lange Feuchtoxidation bei 1050°C, wobei wie in Fig. 7C schematisch dargestellt, vorher die halbe Rückseite des Plättchens mit einer 4000 Å dicken aufgestäubten Si₃N₄-Schicht versehen war, wobei ferner vor dem Ätzen das Oxid entfernt wurde; bei einer 800fachen Vergrößerung zeigen dabei die Fig. 7A und 7B im einzelnen das folgende:
  • (A) Oberfläche der gegetterten Hälfte der Plättchenvorderseite,
  • (B) Oberfläche der ungegetterten Hälfte der Plättchenvorderseite, wobei die vorhandenen Ätzmerkmale für Stapelfehler kennzeichnend sind,
Fig. 8A bis 8D elektronenmikroskopische Aufnahmen im "Durchlicht" verschiedener Ätzstufen von oxidationsinduzierten Stapelfehlern bei einer 10 000fachen Vergrößerung,
Fig. 8E eine photographische Mikroaufnahme von Ätzmerkmalen infolge oxidationsinduzierter Stapelfehler, wobei das Ätzgrübchen 1 einem Stapelfehler unter der Siliciumoberfläche entspricht und die Ätzgrübchen 2 bis 5 den verschiedenen Stapelfehler-Ätzstufen nach Fig. 8A bis 8D entsprechen,
Fig. 9 eine Durchlicht-Röntgenaufnahme eines Siliciumplättchens nach Voroxidation und Getterung (2 Stunden lange Feuchtoxidierung bei 1050°C), wobei der rechte Teil der Mikroaufnahme, der rückseitig Si₃N₄-beschichteten Plättchenhälfte entspricht, im wesentlichen defektfrei ist und wobei der linke Teil der Mikroaufnahme der nicht mit Si₃N₄ beschichteten Plättchenhälfte entspricht und eine hohe Stapelfehlerdichte, die den schwarzen und weißen Flecken zugeordnet sind, zu beobachten ist und im übrigen die Röntgendurchlichtaufnahme zeigt, daß das ganze Plättchenvolumen unterhalb der Getterungsschicht stapelfehlerfrei ist;
Fig. 10A und 10B Mikroaufnahmen, die die geätzte Rückseite (A) und Vorderseite (B) eines oxidierten im Czochralski-Kristallziehverfahren hergestellten Siliciumplättchens darstellen, das auf der Hälfte seiner Rückseite mit Phosphor gegettert (PG) war, um Fehlanpassungsversetzungen MD (misfit dislocations) zu erzeugen, während die andere Hälfte und die Vorderseite nicht gegettert (NG) waren; dabei wurde der Bereich N von Stapelfehlern entblößt,
Fig. 11A bis 11D stärker vergrößerte Mikroaufnahmen jener Bereiche der Fig. 10, die die "Slip"-Versetzungen (Gleitversetzungen) D₁, D₂ und D₃ umgeben; H sind nichtidendifizierte Hügeldefekte,
Fig. 12A bis 12C Mikroaufnahmen zur Darstellung der geätzten Vorderseite eines unoxidierten, im tiegellosen Zonenschmelzverfahren hergestellten Plättchens, das auf einer Hälfte seiner Rückseite mit Phosphor gegettert wurde (PGOS), wobei die Pfeile S und H schalenförmige Grübchen bzw. Hügel bezeichnen, und
Fig. 13 ein Flußdiagramm zur Darstellung der Beziehungen zwischen Swirl-Defekten, genetischen Defekten, verfahrensinduzierten Defekten und der Unterdrückung von oxidationsinduzierten Stapelfehlern, wobei V und i Leerstellen bzw. Fremdstoffe bezeichnen, während SF und S Stapelfehler bzw. schalenförmige Defekte (S-Grübchen).
Üblicherweise werden integrierte Schaltungen chargenweise auf einem Siliciumplättchen (Siliciumwafer) 12 hergestellt, wie dieses in Fig. 1 dargestellt ist. Üblicherweise wird ein jedes Quadrat 14 zu einem integrierten Transistor oder einer integrierten Transistorschaltung. Selbstverständlich könnten die Quadrate auch MOS-Bauelemente oder -Schaltungen, ebenso wie bipolare Bauelemente oder Schaltungen darstellen. Ein einzelnes Plättchen, üblicherweise 5 bis 8 cm im Durchmesser, kann mehrere hundert oder noch mehr auf ihm erzeugte individuelle integrierte Schaltungen haben. Gegen Ende des Herstellungsprozesses erfolgt ihre Trennung in separate Einheiten, die sogenannten Chips, was üblicherweise durch Schneiden oder dergleichen erfolgt. Alternativ kann das gesamte Plättchen 12 zur Erzeugung eines Einzelbauelementes, beispielsweise eines Hochleistungstransistors, verwendet werden. Wie dem auch sei, kann die Gegenwart von Defekten, z. B. Stapelfehler (SF) oder Versetzungen (D) das Betriebsverhalten der Vorrichtung schädlich beeinflussen und damit zu niedrigeren Ausbeuten bei der Herstellung führen.
Zur Erläuterung der Ausführungen von Defekten auf die Betriebseigenschaften der betroffenen Halbleiterbauelemente sei angenommen, daß jedes Quadrat 14 in Fig. 1 eine integrierte Schaltung sei, die einen npn-Standard-Transistor mit vergrabener Kollektorzone, ein sogenannter SBC-Transistor (siehe Fig. 2) aufweist. Der SBC-Transistor weist eine vergrabene n⁺-Schicht 16 an der Grenzfläche zwischen einem p-Substrat 18 und einer epitaktischen n-Schicht 20 auf. Die vergrabene Schicht, üblicherweise durch Diffusion erzeugt, dient zur Reduzierung des Kollektorwiderstandes und ist zu diesem Zweck mit dem Kollektorkontakt 34 über eine n⁺-Zone 17 verbunden. Oberhalb der vergrabenen Schicht 16 ist nach üblichen Diffusionsmethoden eine p-Basis 22 und ein n⁺-Emitter 24 erzeugt worden. Die vertikale Isolation geschieht durch den pn-Übergang zwischen Substrat und epitaktischer n-Schicht und durch den pn⁺-Übergang zwischen Substrat und vergrabener Schicht. Andererseits ist die seitliche Isolation durch Isolationszonen 26 bewerkstelligt, die entweder durch eine p-Diffusion oder durch Ausätzen und Auffüllen mit Oxid hergestellt sein mag. In der isolierenden Deckschicht 28 vorgesehene Öffnungen gestatten die Kontaktierung von Basis, Emitter und Kollektor bei 30, 32 bzw. 34.
Das Betriebsverhalten des SBC-Transistors kann durch Versetzungen oder Stapelfehler schädlich beeinflußt werden, die die pn-Übergänge schneiden und übermäßige Leckströme verursachen. Versetzungen, die durch thermische Asymmetrien (welche Verbiegungen verursachen) während der Verarbeitung erzeugt werden können, erstrecken sich durch das ganze Bauelement von der Vorderseite bis zur Rückseite. Eine Versetzung kann sowohl den Emitter/Basis-Übergang als auch den Kollektor/Basis-Übergang des Transistors schneiden (siehe D 1), oder lediglich einen der Übergänge (siehe D 2). Im allgemeinen hat eine Versetzung, wenn sie keinen Übergang schneidet, keine Auswirkung oder lediglich nur eine minimale Auswirkung auf das Betriebsverhalten des Bauelementes; und, falls nur ein Übergang geschnitten wird, wie dieses für D 2 der Fall ist, ist der Effekt weniger stark, als wenn mehr Übergänge geschnitten werden, wie dieses für D 1 dargestellt ist.
Stapelfehler, wie SF 1, SF 2 und SF 3 können andererseits durch Volumdefekte, z. B. Leerstellen/Fremddatom-Komplexe (V/I-Komplexe (vacancy/impurity)) oder durch Verunreinigung der Substratsvorderseite erzeugt werden. Wenn nur durch letzteres erzeugt, dann haben die Stapelfehler sämtlich gleiche Form und Tiefe, d. h., sie haben sämtlich das Aussehen von SF 1 oder sämtlich das Aussehen von SF 2 unter Ausschluß von Kombinationen hiervon. Wenn durch Volumdefekte erzeugt, können Stapelfehler in sowohl Form als auch Tiefe variieren. Schließlich sind Stapelfehler in der epitaktischen Schicht (SFepi) mit flachen schalenförmigen Grübchen, nachfolgend als Schalengrübchen (S-Grübchen) bezeichnet, an der Grenzfläche zwischen Substrat und epitaktischer Schicht verknüpft. Bei {111}-Silicium erzeugt eine Hochtemperaturoxidation entweder S-Grübchen oder SF, während bei {100}-Silicium praktisch immer nur Stapelfehler erzeugt werden.
Die Art und Weise, auf die Stapelfehler unterdrückt werden, so daß Bauelemente mit gleichförmigeren Eigenschaften und verbesserten Betriebsverhalten hergestellt werden können, sei nun im einzelnen erläutert.
Beispiel I
Dieses Beispiel beschreibt die SF-Unterdrückung in Siliciumbauelementen mit Hilfe einer auf der Rückseite eines Siliciumplättchens erzeugten Siliciumnitridschicht (Si₃N₄).
Si₃N₄-Schichten wurden durch Gleichstromzerstäubung bei 300°C (Niedrigtemperaturzerstäubung) oder bei 800°C durch eine chemische Reaktion aus der Dampfphase (CVD) auf die Rückseite von Siliciumplättchen niedergeschlagen. Die Vorderseite jedes Plättchen war "Syton"-poliert und diente zur Untersuchung der Stapelfehler. Die Plättchenorientierung war {100} oder {111}, und sowohl im Czochralski-Kristallziehverfahren, als auch in tiegellosen Zonenschmelzverfahren erzeugtes versetzungsfreies hochreines n-leitendes Silicium wurde für diese Experimente benutzt. Die Plättchendicken lagen zwischen etwa 330 und etwa 430 µm und die hierauf niedergeschlagenen Si₃H₄-Schichten waren typischerweise mehrere tausend Angström dick, unabhängig davon, ob die Si₃N₄-Schichten durch Zerstäubung oder durch CVD niedergeschlagen waren. Für eine wirksame Getterung hängt die Dicke der Si₃N₄-Schicht von der Plättchendicke und vom Wert der Spannungen in der Schicht ab. Für Plättchendicken im Bereich von 300 bis 500 µm liegen geeignete Nitridschichtdicken im Bereich von etwa 2000 bis etwa 4000 Å für eine Schichtspannung von etwa 1 × 10¹⁰ dyn · cm-2.
Die Defekt-Verteilung in den Plättchen vor und nach diesen Behandlungsschritten wurde durch eine Ätzbehandlung in einer HF : Chromat-Lösung sichtbar gemacht, die HF : K₂Cr₃O₇ im Verhältnis von etwa 2 : 1 enthielt. Während der Ätzung wurden die Plättchen 10 Minuten lang in einem ultraschall-gerührten Bad mechanisch gedreht, um etwa 15 µm auf beiden Seiten des Plättchens zu entfernen. Die Prüfung der Ätzmerkmale geschah durch mikroskopische Beobachtung unter Verwendung eines Zeiss-Ultraphot-Mikroskops mit Normarski-Interferenzkontrast-Optik. In einigen Fällen wurden die Defekt-Natur und -Verteilung erhalten durch Durchstrahl-Elektronenmikroskopie (TEM) und Röntgenstrahlentopographie (XRT).
Man konnte zwischen drei Ätzgrübchen-Typen auf oxidierten {100}-Plättchen unterscheiden, siehe Fig. 3. Austretende Versetzungen gaben Anlaß zu tiefen, schwarzen Grübchen (D-Grübchen) mit spitz zulaufendem Grund, wie dieses durch die Pfeile D in Fig. 3 dargestellt ist. Wenn ein Plättchen nicht bewußt eingeführte Fehlanpassungsversetzungen hatte, wurden D-Grübchen nur in der Nähe des Umfangs eines Plättchen gefunden; sie waren vom Gleit-Typus (Slip-Typus), der im allgemeinen thermischen Asymmetrien, die Verbiegungen verursachen, während Hochtemperaturbehandlungsschritten zugeschrieben wird. Die auftretenden Schalen-Grübchen, siehe Pfeile S, sind flach und ebengrundig; sie sind im allgemeinen den SF-Keimbildungsstellen zugeordnet, wenn sie in einem Wirbel-Muster verteilt sind. Stapelfehler, siehe die Pfeile SF in Fig. 3, sind immer längs senkrechten {110}-Richtungen, horizontal oder vertikal in sämtlichen Mikrophotographien, ausgerichtet und haben bei voller Entwicklung üblicherweise ein larvenähnliches Aussehen.
Zur Beurteilung des Getterungsprozesses auf dem selben Plättchen wurde nur eine Hälfte der Rückseite eines jeden Plättchens mit der Si₃N₄-Schicht beschichtet. Nach dem Si₃N₄-Niederschlag und nach der üblichen, bei integrierten Schaltungen benutzten Reinigung wurden die Plättchen in einer Atmosphäre aus N₂ + 1% O₂ oder in Argonatmosphäre getempert. Die Temperungszeiten lagen zwischen etwa 1 und etwa 4 Stunden und die Warmbehandlungstemperaturen wurden zwischen etwa 1050 und 1200°C geändert.
Einige der wie vorstehend getemperten Plättchen wurden gereinigt und 35 Minuten lang bei 1050°C in Wasserdampf oxidiert, um eine 4000 Å dicke SiO₂-Schicht aufwachsen zu lassen. Während der Oxidation wurde die Si₃H₄-Schicht auf der Rückseite der Plättchen belassen. Bei einigen Plättchen wurde vor dem Oxidniederschlag die Si₃N₄-Schicht entfernt. Nach der vorstehend beschriebenen HF : Chromat-Ätzbehandlung wurde dann die Natur und Verteilung der Defekte in diesen Plättchen unter dem Mikroskop und durch Durchstrahl-Elektronenmikroskopie untersucht.
Chemische Verunreinigungen im Ausgangsmaterial und in den Plättchen nach dem Si₃N₄-Niederschlag und dem Temperungs- und Oxidationsschritten wurden durch Neutronenaktivierungsanalyse bestimmt. Außerdem wurden mehrere Fremdstoff-Verteilungsprofile über die Plättchendicke nach wiederholter Dickenschwächung der gegetterten Plättchen erhalten. Die Plättchen wurden in ihrer Dicke durch mechanisches Läppen geschwächt. Eine sorgfältige Spülung in einem Strahl einer üblichen, nicht zu einer Vorzugsätzung führenden Silicium-Ätzlösung, die sich an das Läppen anschloß, diente zur vollständigen Entfernung sämtlicher bei der Läppung zurückgebliebener Artikel von der Probe. Ein abschließendes Spülen in deinonisiertem Wasser ging der Neutronenaktivierungsanalyse voraus. Die während der Dickenschwächung abgetragene relative Materialmenge ergab sich aus Gewichtsbestimmungen der Proben mit einer Mikrowaage.
Die Wirksamkeit dieser Vorgetterungs-Methode bei der Herstellung von pn-Übergängen mit niedrigerem Leckstrom bei höherer Ausbeute wurde an zwei Bauelementtypen geprüft. Zunächst wurden die Leckströme in pn-Übergang-Bauelementen, die Bestandteile eines REPROM-Testmusters (reprogrammable read often memory) waren, auf Plättchen gemessen, die vor der ersten Oxidation einer Vorgetterung mit Hilfe des Si₃N₄-Prozesses unterworfen waren. Diese Leckstrommessungen wurden mit den Leckströmen derselben Bauelemente von Vergleichsplättchen verglichen, die nicht vorgegettert waren. Sowohl vorgegetterte als auch nicht gegetterte Plättchen wurden gleichzeitig verarbeitet. Zwölf Plättchen mit je 100 Prüfvorrichtungen wurden hinsichtlich ihres Leckstromverhaltens bei 25 V mit einem automatischen Meßgerät durchgemessen.
Der zweite Aufbautypus, der zur Prüfung der Wirksamkeit des Vorgetterungsprozesses benutzt wurde, bestand aus {111}-Siliciumplättchen, die ein Sb-diffundiertes Muster vergrabener Kollektoren unterhalb einer epitaktischen Siliciumschicht enthielten. Der epitaktischen Abscheidung ging eine einen Wasserdampfoxidierungsschritt enthaltende Behandlung voraus. Frühere Arbeiten zeigten, daß der letztere Schritt zur Bildung von Defekt-Stellen, nämlich flache Schalen-Grübchen (S-Grübchen), an der Oberfläche der geätzten Plättchen nach der HF : Chromat-Ätzung führt. Diese Zentren sind ihrerseits dem Auftreten von SF-Tetraedern zugeschrieben, die während des epitaktischen Schichtwachstums auftreten. Plättchen, die der Si₃N₄-Vorgetterung unterzogen waren, wurden mit ungegetterten Vergleichsplättchen gleichzeitig verarbeitet. HF : Chromat-Ätzung und mikroskopische Beobachtung wurden nach den verschiedenen Verfahrensschritten zur Bestätigung der Wirksamkeit der Voroxidationsgetterung der S-Grübchen und epitaktischer Stapelfehler benutzt.
Der Unterschied in den Defektstrukturen zwischen den gegetterten und ungegetterten Teilen eines nichtoxidierten Si-Plättchens sind in der Makrophotographie in Fig. 4A und in der Mikrophotographie in Fig. 4B dargestellt. Diese Mikrophotographien zeigen die Vorderseite eines Plättchen, das nur auf einer Hälfte der Rückseite gegettert war. Die den Defekten im Silicium zugeordneten Ätzmerkmale sind eindeutig nur auf dem ungegetterten Teil des Plättchens in Fig. 4B zu erkennen. Bei den stärker vergrößerten Mikroaufnahmen nach Fig. 5B und 5D erscheinen diese Ätzmerkmale als runde Grübchen mit einer Dichte zwischen 1 bis 4 × 10⁶/cm² im ungegetterten Teil des Plättchens, während die Grübchendichte auf der Vorderseite der gegetterten Plättchenhälfte von Null bis 10/cm² reicht, wie dieses aus Fig. 5C ersichtlich ist. Durch chemische Reaktion aus der Dampfphase niedergeschlagenes Si₃N₄ und durch Zerstäuben niedergeschlagenes Si₃N₄ gaben identische Resultate für eine einstündige Temperung bei 1050°C. Jedoch sei bemerkt, daß einige im tiegellosen Zonenschmelzverfahren hergestellte versetzungsfreie Siliciumproben, die durch ein starkes Swirl-Muster charakterisiert waren (was aus früheren Untersuchungen dafür bekannt ist, sich aus Ausfällungen, Leerstellen und Zwischengitter-Schleifen zusammensetzen) nicht das selbe Verhalten nach Getterung zeigten. Bei diesem Material führte die Si₃N₄-Schicht nicht zu einer Eliminierung der Swirl-Defekte. Diese Defekte sind gegenüber einer Getterungsbehandlung widerstandsfähiger als die früher beobachteten, die mit dem Si₃N₄-Getterungsprozess zu eliminieren waren. Deshalb sollte, wie in Beispielen II und III beschrieben wird, bei Gegenwart solcher Swirl-Defekte die Nitrid-Getterung mit einer Fehlanpassungsversetzungsgetterung kombiniert werden, um die Bildung von Stapelfehlern aus diesen Defekttypus zu unterdrücken.
Die Plättchen, die einer Voroxidationsgetterung unterworfen waren, zeigten nach Oxidatinsbehandlung in Wasserdampf (≃3000 Å SiO₂), eine sehr und ausgeprägt verschiedene Defektverteilung gegenüber der bei ungegetterten Plättchen. Fig. 6A und 6B zeigen für ein vorgegettertes und in Wasserdampf oxidiertes Plättchen das Fehlen der für Stapelfehler charakteristischen Ätzmerkmale auf der Vorderseite des Plättchens gegenüber der Si₃N₄-Schicht. Stärker vergrößerte Mikrophotographien der Vorderseite eines unoxidierten Plättchens, das einer Vorgetterung unterworfen wurde, sind in Fig. 7A und 7B dargestellt. Die Ätzmerkmale im ungegetterten Teil dieses Plättchens (Fig. 7B) konnten tatsächlich den verschiedenen SF-Ätzstufen zugeschrieben werden, wie dieses in den Durchstrahl-Elektronenmikroskopaufnahmen nach Fig. 8 dargestellt ist. Die topographische Röntgenaufnahme nach Fig. 9 zeigt die Wirksamkeit des Vergetterungsprozesses bei der Verhinderung von SF-Bildung. Für jene Plättchen, die vorgegettert waren, war die SF-Unterdrückung gleichermaßen wirksam, wenn die Si₃N₄-Schicht vor dem Oxidniederschlag entfernt wurde. Jedoch gibt es, wie noch zu erläutern ist, zwei Gründe dafür, die Si₃N₄-Schicht während der nachfolgenden Weiterverarbeitung auf der Rückseite zu belassen: diese Schicht fährt fort als Getter für verfahrensinduzierte Defekte wirksam zu sein, und dient bei Kombination mit Fehlanpassungsversetzungsgetterung als Schutz gegen Ausdiffusion.
Die Bedeutung metallischer Fremdstoffe bei der Förderung von SF-Bildung während einer Wasserdampf-Oxidationsbehandlung ist allgemein bekannt. Da der Si₃N₄-Vorgetterungsprozeß sich als wirksam bei der Unterdrückung von SF-Bildung erwiesen hat, wurde seine Rolle als Metallfremdstoffgetterungsprozeß durch Neutronenaktivierungsanalyse gleichfalls geprüft. Die Resultate der Neutronenaktivierungsanalyse an vierzehn Plättchen, die in verschiedenen Verfahrensstadien durchgeführt wurden, sind in Tabelle I zusammen mit der chemischen Analyse von Kontrollplättchen wiedergegeben.
Tabelle 1
Diese Untersuchungen zeigten, daß während der Plättchenbearbeitung zweierlei Fremdstoffquellen (Kupfer und Gold) vorhanden waren. Ein Vergleich der Gold- und Kupferkonzentrationen in den Proben 1, 2 und 3, 4 zeigte, daß das durch Hochfrequenz-Zerstäubung niedergeschlagene Si₃N₄ mit Gold und Kupfer verunreinigt war. Der Ursprung dieser metallischen Elemente wurde auf die Auskleidung der Anode im Zerstäubungssystem zurückverfolgt. Sowohl Gold als auch Kupfer sind sehr schnell diffundierende Elemente in Silicium bei Temperaturen oberhalb 1000°C, wo vom aufgestäubten Si₃N₄ erwartet wird, daß es sich als Cu- und Au-Verunreinigungsquelle während des Vergetterungs-Temperungsschrittes äußert. Eine zweite Verunreinigungsquelle ist der Temperungsofen, wie sich dieses aus einem Vergleich der Au- und Cu-Konzentrationen bei den Proben 1, 2, 5 und 6, 7 und 8 ergibt. Beide Verunreinigungsquellen erhöhen zusammen den Cu- und Au-Gehalt in den Plättchen um etwa eine Größenordnung. Nach der Vorgetterungs-Temperung ergaben die Messungen an den Proben 9, 11, 12 und 10, 13, 14, daß das Si₃N₄ die Cu- und Au-Atome beibehielt und eingefangen hielt und im Effekt als Getterungsmedium für diese beiden Elemente wirkte. Die Cu-Konzentration in den vorgegetterten Plättchen war im wesentlichen diejenige, wie sie in sauberen, nicht verunreinigten Plättchen gefunden wurde (vgl. die Messungen an den Proben 1, 2 und 9, 13 und 14).
Die Anwendung Si₃N₄-Getterungsprozesses auf die weitere Verarbeitung des Bauelementes ergab, daß die Wirksamkeit dieses Prozesses bei {100}-Siliciumplättchen teilweise vom Ursprung der Stapelfehler abhängt. So wurde gefunden, daß es zwei Klassen oxidationsinduzierter Stapelfehler gibt: oberflächen- oder verunreinigungsinduziert und volum- oder wachstumsdefektinduziert. Für {100}-Plättchen, die auf Oxidation hin normalerweise Oberflächenstapelfehler erzeugen würden, lieferte der Si₃N₄-Vorgetterungsprozeß pn-Übergangsbauelemente, die praktisch stapelfehlerfrei waren.
Am Testchips für REPROM-Bauelemente wurden Messungen durchgeführt. Eine 10 × 10-Anordnung von pn-Übergangen wurde durch etwa 2,5 µm tiefes Eindiffundieren von Phosphor in die Vorderseite eines bordotierten Siliciumplättchens erzeugt. Diese pn-Übergänge hatten eine normale Durchbruchspannung von etwa 29 V und wurden bei 25 V geprüft. Die Leckströme am pn-Übergang waren um 2 bis 3 Größenordnungen niedriger (d. h. bei der Probe G 25 kleiner als 10 × 10-12 Ampere für die meisten gegetterten Bauelemente, verglichen mit mehr als 1 × 10-9 Ampere für die meisten ungegetterten Bauelemente. Andere Plättchen, die Si₃N₄-gegettert waren, zeigten eine SF-Volumverteilung. Diese war manchmal im sogenannten Swirl-Muster vorhanden. Bauelemente, die auf diesen Plättchen (z. B. Probe G 22) erzeugt wurden, hatten Leckströme, die von 10 × 10-12 Ampere in von den Volum-Stapelfehlern entfernten Bereichen bis zu 1 × 10-6 Ampere bei vorhandenen Stapelfehlern, d. h., innerhalb eines Swirl-Musters, variierten. Wiederum sollte dort, wo ein solches Swirl-Muster existiert, die Nitridgetterung mit der Fehlanpassungsversetzungsgetterung kombiniert werden, die noch in den nachstehenden Beispielen II und III beschrieben wird.
Der Si₃N₄-Voroxidationsgetterungsprozeß wurde auch bei der Herstellung epitaktischer bipolarer Bauelemente angewandt. Nach Aufwachsenlassen einer epitaktischen Si-Schicht auf Si-Plättchen, die ein Muster Sb-diffundierter oder -ionenimplantierter Zonen enthielten, sind häufig SF-Tetraeder gefunden worden. Diese SF-Tetraeder können Keimbildungszentren zugeordnet werden, die als S-Grübchen nach einer vor dem Niederschlag der epitaktischen Schicht erfolgenden HF : Chromat-Ätzung erscheinen. Der vor der ersten Oxidation der Plättchen durchgeführte Si₃N₄-Voroxidationsgetterungsprozeß wurde als praktisch vollständig wirksam bei der Unterdrückung dieser Keimbildungszentren befunden.
Beruhend auf den vorstehenden Versuchen ist es offensichtlich so, daß der Si₃N₄-Prozeß stets bei einer Beseitigung der verunreinigungsinduzierten Stapelfehler bei sowohl {100}- als auch {111}-Plättchen und möglicherweise auch für genetische Defekte bei {111}-Plättchen wirksam ist. Jedoch sollte für genetische Defekte in {100}-Materialien eine stärkere Voroxidationsgetterung, d. h., eine Einführung von Fehlanpassungsversetzungen (siehe Beispiele II und III), in Verbindung mit der Si₃N₄-Getterung zur Auslöschung oder Deaktivierung dieser Zentren vor der Oxidation benutzt werden.
Beispiel II
Dieses Beispiel beschreibt die Unterdrückung von Stapelfehlern in Siliciumbauelementen mit Hilfe einer Anordnung von Fehlanpassungsversetzungen MD, die auf der Rückseite eines Siliciumplättchens durch Phosphoreindiffusion erzeugt werden.
Die nachstehend beschriebenen Getterungsresultate wurden mit n-leitenden {100}-orientierten, versetzungsfreien Siliciumplättchen eines spezifischen Nennwiderstandes von 5 Ωcm erhalten. Die Plättchen, die von den Monsanto und Wacker Corporations bezogen wurden, hatten eine "Syton"-polierte Vorderseite und eine chemisch geätzte Rückseite. Die Monsanto-Plättchen stammten aus im Czochralski-Ziehverfahren gewonnen Kristallen, während es sich bei den Wacker-Plättchen um in tiegellosen Zonenschnmelzverfahren gewonnenes Material handelte.
Wegen der auch innerhalb einer Charge vorhandenen Änderungen von Plättchen zu Plättchen wurde jedes Plättchen so behandelt, daß je nur die Hälfte seiner Rückseite gegettert wurde, bevor das ganze Plättchen oxidiert wurde. Auf diese Weise wurde bei jeder Probe eine Kontrolle eingebaut. Im einzelnen wurde wie folgt verfahren. Eine (1,2 bis 1,5 µm) dicke Siliciumoxid-Maskierschicht wurde bei 480°C auf die Vorderseite und dann auf die Rückseite jedes Plättchens niedergeschlagen. Hierzu wurde ein Silan-Verfahren bei niedrigen Temperaturen benutzt, um sicherzustellen, daß keine Stapelfehler erzeugt werden. Nach üblichen photolithographischen Methoden wurde dann das Oxid von der halben Rückseite entfernt, während eine gleichförmige Oxidbeschichtung auf der Vorderseite beibehalten wurde. Sodann wurde phosphordotiertes Oxid auf der unmaskierten Plättchenhälfte erzeugt, und zwar unter Anwendung des bekannten POCl₃-Verfahren bei einem Sauerstoffdurchsatz von 11 cm³/Minute. Die Diffusion fand aus dem Oxid in das Plättchen statt, während das phosphordotierte Oxid bei etwa 1050 bis 1150°C etwa 1 bis 7 Stunden lang erzeugt wurde. Innerhalb dieses Temperaturbereichs wurde eine dichte Anordnung von Fehlanpassungsversetzungen auf eine Tiefe von 2 µm oder darüber unterhalb der phosphordiffundierten Oberfläche eingeführt. Nach Entfernung des phosphordotierten Oxides und des als Maskierung dienende Siliciumoxides wurden jene Plättchen, die stapelfehlerverdächtig waren, 110 Minuten lang in Wasserdampf bei 1050°C oxidiert, um etwa 7500 Å SiO₂ zu erzeugen. Ohne Getterung erzeugt dieser Oxidationsschritt typischerweise Stapelfehler in {100}-Plättchen.
Die verschiedenen Ätzgrübchen wurden unter Verwendung einer HF : Chromat-Ätzung wie nach Beispiel I herausgearbeitet.
Die Mikrophotographie nach Fig. 10A zeigt die Grenze zwischen der mit Phosphor gegetterten (PG) und mit Fehlanpassungsversetzungen (MD) versehenen Hälfte und der nichtgegetterten (NG) Hälfte der Rückseite eines Plättchen nach Oxidation und HF : Chromat-Ätzung. Die Vorderseite desselben Plättchens, die in Fig. 10B dargestellt ist, wird weiter unten erörtert. Vergrößerte Ansichten der die Gleitversetzungen D₃ und D₁ umgebenden Bereiche sind in Fig. 11A und 11B dargestellt. Da die Kristallgitterkontraktion in der phosphorgegetterten Hälfte der Probe, die eine Stunde lang bei 1150°C behandelt wurde, die Schwellenwert-Dehnung für die Erzeugung von Fehlanpassungsversetzungen überschritt, zeigt sich die Spur eines groben Fehlanpassungsversetzungs-Gitters rechts von der Gleitversetzung D₁, die rechts von der PG/NG-Grenzlinie gelegen ist. Es verbleibt nur eine Spur der Fehlanpassungsversetzungsanordnung, da mit der Entfernung von 15 µm Silicium während der HF : Chromat-Ätzung auch das meiste des an der Grenzfläche gelegenen MD-Netzwerkes von der Probe entfernt wurde. Es wurde gefunden, daß keine SF-Ätzgrübchen auf der gegetterten Hälfte des Plättchens existieren (siehe Fig. 11B), während mehrere mm links von der PG/NG-Grenze die SF-Grübchendichte etwa 10⁵ cm-2 betrug (siehe Fig. 11A). Hieraus folgt, daß der Phosphordiffusions-Fehlanpassungsversetzungsprozeß eine sehr wirksame Getterungswirkung für jene Keimbildungsstellen liefert, die ansonsten die Bildung von Stapelfehlern während der Oxidation gefördert haben würden.
Vom Bereich der Fehlanpassungsversetzungsgetterungswirkung wird angenommen, daß er wenigstens so groß ist, wie die Zone N in Fig. 10A, die von sämtlichen SF-Grübchen für einen Abstand von 400 µm von der PG/NG-Grenze entblößt ist. Da die Plättchendicken etwa 300 µm für Monsento-Material und etwa 450 µm für Wacker-Material betrugen, wurden SF-Getterungseffekte auch auf der Vorderseite der phosphorbehandelten Plättchen erwartet. Diese Schlußfolgerung wurde wie folgt geprüft. Die selben D-Grübchen waren auf der Vorderseite des in Rede stehenden Plättchens angeordnet, siehe Pfeil D₃ in Fig. 10B, um die PG/NG-Grenze genau auszurichten. Beachte, daß Fig. 10A und 10B Spiegelbilder bezüglich einer horizontalen Achse mit D₃, dem dritten D-Grübchen in einer Reihe von fünf, sind. Es war notwendig, D-Grübchen vom Gleittypus für die Ausrichtung zu verwenden, da die Fehlanpassungsversetzungen Grenzflächencharakter haben und auf die Rückseite des Plättchens beschränkt sind. Stärker vergrößerte Aufnahmen von vorderseitigen Bereichen bei den Versetzungen D₃ und D₂ sind in Fig. 11C und 11D dargestellt. Die Dichte der SF-Grübchen in der Nähe von D₂ ist gleich Null und ist für das gesamte Volumen des Plättchens unterhalb der Fehlanpassungsversetzungsanordnung repräsentativ. Dieses Volumen wurde weiterhin geprüft mit Hilfe von Röntgentopographieaufnahmen, um zu bestätigen, daß Stapelfehler nur in der NG-Hälfte des Plättchens vorhanden sind. Auf der gegetterten Hälfte schien die höhere Stapelfehlerdichte auf der Plättchenrückseite - vergleiche Fig. 11A (Rückseite) mit Fig. 11C (Vorderseite) - mit einer örtlich unterschiedlichen Verunreinigung der Plättchenrückseite verbunden zu sein.
Zusätzlich zu den Grübchen wurden auch Ätzhügel beobachtet, siehe die Pfeile H₁ und H₂ in Fig. 11C und 11D, die gleichfalls einem Mikrodefekt, vielleicht einer kleinen Versetzungsschleife oder dergleichen, zugeordnet werden können. Eine stärkere Ätzung setzt die Hügel in flache Grübchen um, die ähnlich den S-Grübchen, jedoch nicht identisch mit diesen, sind. Die Hügel wurden bei Röntgentopographieaufnahmen nicht beobachtet. Obgleich eine starke Reduktion der Hügeldichte an der PG/NG-Grenze vorhanden ist, liegt sie nirgendwo in der Nähe des 10⁴ bis 10⁵ cm-2 Unterschiedes, der bei den SF-Grübchen beobachtet wurde. Jedoch zeigen Proben, die vier und 7 Stunden lang mit POCl₃ behandelt worden sind, eine weitere Reduzierung der Hügeldichte, was anzeigt, daß der Getterungsvorgang, obgleich langsamer, auch für die Hügeldefekte wirksam ist. Die Resultate einer 4 Stunden-PG-Probe vor der Oxidation sind weiter unten angegeben.
Vor der Oxidation war die Getterungswirkung für sowohl S-Grübchen als auch Hügel evident. Diese Getterung ist in Fig. 12A dargestellt, die die HF : Chromat-geätzte PG/NG-Grenze der polierten Seite eines Wacker-Plättchens zeigt, das auf der halben Rückseite 4 Stunden lang bei 1150°C mit Phosphor gegettert war. Die S-Grübchen- und Hügeldichten sind beide etwa 10⁵ cm-2 im NG-Bereich (siehe die Pfeile S und H in Fig. 12B, die eine vergrößerte Ansicht des mit b bezeichneten Gebietes in Fig. 12A ist). Auf der Vorderseite des Plättchens direkt gegenüber der PG-behandelten Rückseite - siehe Fig. 12C - wurden überhaupt keine Hügel beobachtet und die S-Grübchendichte war auf etwa 5 × 10³ cm-2 reduziert. Das Vermögen, die Hügel zu eliminieren, änderte sich von Probe zu Probe vollständig, war aber stets wirksamer bei längeren als 1 stündigen Getterungszeiten.
Wegen der allgemein bekannten Unterschiede im Sauerstoffgehalt von im tiegellosen Zonenschmelzverfahren und im Czochralski-Kristallziehverfahren gewonnenen Materialien (nachstehend kurz als zonenerschmolzenes Material bzw. Czochralski-Material bezeichnet) und wegen der Möglichkeit, daß Sauerstoff eine Rolle bei der Bildung von SF-Keimen spielt, wurde eine Gruppe von fünf zonenerschmolzenen und fünf Czochralski-Plättchen gleichzeitig gegettert. Es wurde jedoch gefunden, daß die Änderungen in der Grübchendichte und auch in den anderen Faktoren, wie das Auftreten eines Swirl-Musters, innerhalb der jeweiligen Fünfergruppe genauso stark variierte wie von Gruppe zu Gruppe. Jedoch wurde in den Untersuchungen aufgrund großer Chargen stets beobachtet, daß auf der gegetterten Hälfte eines Plättchens Stapelfehler, S-Grübchen und Hügel entweder eliminiert oder in der Anzahl um mehrere Größenordnungen reduziert wurden. Die Sauerstoffkonzentration scheint daher nicht der vorherrschende Faktor bei der Getterung von Keimstellen zu sein. Das bedeutet jedoch nicht, daß Sauerstoff nicht wichtig ist, wenn die Stapelfehler tatsächlich erzeugt werden.
Die vorstehend wiedergegebenen Versuchsdaten und Ätzgrübchendaten zeigen die Wechselwirkung zwischen einer Phosphorgetterungsfehlanpassungsversetzungsprozedur und den für oxidationsinduzierten Stapelfehlern verantwortlichen Keimen. Jene Proben, die einer solchen Phosphordiffusionsgetterungsbehandlung unterzogen wurden, daß keine Fehlanpassungsversetzungen eingeführt wurden (Temperatur niedriger als etwa 1050°C) führten nicht zu Stapelfehlern während der Oxidation.
Als Identifizierungshilfe für Defekte und Verfahren, die mit der Bildung von Stapelfehlern verbunden sind, ist Fig. 13 vorgesehen.
Es ist bekannt, daß Wechselwirkungen zwischen genetischen und wachstuminduzierten Mikrodefekten existieren, deren makroskopische Verteilung in Form eines Swirl-Musters vorliegt. Dieses kann zurückverfolgt werden auf Änderungen der mikroskopischen Wachstumsgeschwindigkeit des ursprünglichen Kristalls. Fig. 15 identifiziert zwei Gruppen genetischer Effekte, und zwar je nachdem, ob ein Swirl-Muster durch Ätzen oder Röntgentopographieaufnahmen von Kupfer- oder Lithium-dekorierter Proben gefunden werden kann oder nicht. Ein Swirl von S-Grübchen in den Plättchen, sowie diese empfangen wurden (nachstehend als Plättchenrohling bezeichnet) wird - siehe Stufe I in Fig. 13 - einem Leerstellen/Fremstoffkomplex (V/i) oder kollabierten Leerstellen- oder Zwischengitter-Anhäufungen in Form von Versetzungsschleifen zugeschrieben. Wenn kein Swirl erkennbar ist, wird noch angenommen, daß isolierte Punktedefekte im Kristall in inhomogener Weise verteilt sind. Diese Annahme beruht auf der Beobachtung, daß Swirl-Defekte durch geeignete Warmbehandlung swirlfreier Plättchen erzeugt werden kann, siehe Verfahren IIB in Fig. 13. Auch wird eine Swirl-Verteilung von Stapelfehlern nach einer Oxidation in Wasserdampf - Verfahren IIA in Fig. 13 - selbst dann beobachtet, wenn kein Swirl in Stufe I durch Ätzen herausgearbeitet wird.
Es gilt als gesichert, daß metallische Fremdstoffe, die während Stufe II-Verarbeitungsschritten eingeführt werden, den Stufe I-Defekten zur Bildung von Stapelfehlern während der Oxidation oder des epitaktischen Wachstums zugeordnet sein können. Dieser Typus des verfahrensinduzierten Defektes wird am sichersten durch die Fehlanpassungsversetzung und/oder die Phosphordiffusionsbehandlung selber gegettert. Das Verfahren IIC in Fig. 13 zeigt, wie Swirl- und Stapelfehler in den Plättchenrohlingen unterdrückt werden können, und dieses wird für jegliches Material erwartet, das nicht vorher während einer Verarbeitung erzeugte Stapelfehler (d. h. Verfahren IIB) aufweist. Da jedoch Stapelfelder unter sehr sauberen Oxidationsbedingungen erzeugt werden können tritt die Frage auf, inwieweit die Getterungsprozedur auch bei der Eliminierung von Stufe I-Defekten wirksam ist, d. h. bei der Eliminierung von Leerstellen, Kupfer oder kleiner Versetzungsschleifen. Die vollständige Stapelfehlerunterdrückung in den verschiedenen gelieferten Materialien zeigt, daß eine Getterung genetischer Defekte tatsächlich stattfinden kann. Zusätzlich wird die Eliminierung der Ätzhügel und die starke Reduktion der S-Grübchendichte, wie dieses in Verbindung mit Fig. 12 erörtert wurde, als eine Auflösung von SF-Keimen interpretiert. Schließlich kann, neben der Auflösung oder Reaktivierung genetischer Defekte, der Einfang verfahrensinduzierter Stapelfehler-Keime durch die Fehlanpassungsversetzungsanordnung nicht überbewertet werden, und zwar wegen der vielen Oxidations- und Hochtemperaturbehandlungen, wie diese bei der Herstellung integrierter Schaltungen auf Siliciumplättchen erforderlich sind.
Vom Vorrichtungsstandpunkt aus gesehen wurden Messungen an REPROM-Prüfchips der selben Art, wie nach Beispiel I durchgeführt. Von der 10 × 10-Anordnung wurde die Hälfte durch Phosphordiffusion-Fehlanpassungsversetzungen auf der halben Rückseite gegettert und die andere Hälfte blieb ungegettert. In der ungegetterten Hälfte einer typischen Probe, die mit C-1 bezeichnet ist, waren die Leckströme etwa 1 × 10-6 Ampere oder größer, während in der gegetterten Hälfte die Leckströme drei Größenordnungen niedriger, 1 × 10-9 Ampere oder weniger, waren.
Obgleich die vorstehenden Versuche unter Verwendung von Phosphordiffusion zur Erzeugung der Anordnung von Fehlanpassungsversetzungen durchgeführt worden sind, ist es offensichtlich, daß die Fehlanpassungsversetzungen auch durch Diffusion anderer Elemente, insbesondere Bor, erzeugt werden können.
Beispiel III
Dieses Beispiel beschreibt die Unterdrückung von Stapelfehlern in Siliciumbauelementen durch Kombination der Getterungswirkung einer Si₃N₄-Schicht mit der von durch Phosphordiffusion erzeugten Fehlanpassungsversetzungen.
Da die Einführung von Fehlanpassungsversetzungen eine entartete Oberfläche zurückläßt, die als eine Quelle für dotierende Verunreinigungen wirken kann, empfiehlt es sich, daß eine Kombination der Si₃H₄- und der Fehlanpassungsversetzungsgetterungsverfahren verwendet wird. D. h., Einführen von Fehlanpassungsversetzungen um die genetischen Defektzentren zu gettern, Beschichten der entarteten Oberfläche mit einer Si₃N₄-Schicht, die die Probe verkapseln wird, und Vorsehen sowohl einer Nitrid- als auch einer Fehlanpassungsversetzungsgetterung von verfahrensinduzierten Defekten. Darüber hinaus verstärkt in jenen Fällen, in denen Swirl-Defekte im Plättchen vorhanden sind, die Getterungsprozedur-Kombination die Stapelfehlerunterdrückung bei aus solchen Plättchen hergestellten Bauelementen.
Wie bei den Beispielen I und II wurden die Messungen an REPROM-Prüfchips durchgeführt. Drei Plättchengruppen wurden benutzt: Kontrollplättchen, die weder eine Nitridschicht hatten noch einer zu Fehlanpassungsversetzungen führenden Phosphordiffusion unterzogen waren; Plättchen, die beiden; und Plättchen mit nur einer Nitridschicht. Beachte, daß die Nitrid- und/oder Phosphorgetterung auf der ganzen Rückseite der Plättchen der letzten beiden Gruppen durchgeführt wurde. Nach gleichzeitiger Behandlung alle Plättchen zur Erzeugung eines pn-Überganges in jedem Chip, wurden Leckströme gemessen. Diese drei Gruppen hatten durchschnittliche Leckstromdichten von annähernd 30 × 10-9 A · cm-2 (Plättchen D-1, D-2) < 500 × 10-9 A · cm-2 (Plättchen F-8) bzw. 60 × 10-9 A · cm-2 (Plättchen E-3, E-5). Die pn-Übergangsfläche betrug etwa 5 × 10-4 cm², so daß die durchschnittlichen Leckströme etwa 15 × 10-12 A, 250 × 10-12 A bzw. 30 × 10-12 A betrugen.
Beispiel IV
Dieses Beispiel beschreibt die Stapelfehlerunterdrückung in Siliciumplättchen mit Hilfe einer auf einem Siliciumplättchen rückseitig gebildeten Aluminiumoxidschicht.
Die Plättchen waren 375 µm dicke, phosphordotierte, n-leitende {100}-Siliciumplättchen. Auf die halbe Rückseite jedes von vier Plättchen wurde eine 2000 Å dicke Aluminiumoxidschicht bei 835°C in einem Reaktor durch Pyrolyse von Aluminiumchlorid, ein bekanntes Verfahren, niedergeschlagen. Auf einem Kontrollplättchen wurde keine Aluminiumoxidschicht erzeugt. Die fünf Plättchen wurden dann eine Stunde lang bei 1050°C getempert, bevor ihre Vorderseiten eine Stunde lang bei 1050°C einer Wasserdampf-Oxidationsbehandlung unterzogen wurden, um eine 4000 Å dicke Oxidschicht zu erzeugen.
Die Defektdichten auf den Proben waren die folgenden. Kontrollplättchen: 10⁷ cm-2; zwei Plättchen hatten 10⁴ cm-2 auf der (mit Aluminiumoxid) gegetterten Hälfte und 10⁶ cm-2 auf der ungegetterten Hälfte, und die anderen beiden Plättchen hatten 10⁵ cm-2 auf der gegetterten Hälfte und 10⁶ cm-2 auf der ungegetterten Hälfte. Obgleich eine Verbesserung von zwei Größenordnungen bei zwei Plättchen beobachtet wurde, waren die Resultate nicht so gut wie jene, bei Verwendung einer Siliciumnitridschicht. Letzteres führte zu einer Verbesserung um vier Größenordnungen und ist deshalb bevorzugt.
Eine Aluminiumoxidschicht kann auch in Kombination mit einer Fehlanpassungsversetzungsgetterung benutzt werden, wie dieses in Beispiel III beschrieben ist.

Claims (9)

1. Verfahren zum Herstellen eines Halbleiterbauelements, bei dem das Bauelement durch auf der Vorderseite eines Siliciumwafers vorgenommene Bearbeitungsschritte gebildet wird, und ein Getterungsprozeß erfolgt, in dem auf der Rückseite des Wafers eine Schicht aufgebracht wird, woran sich eine Warmbehandlung anschließt, dadurch gekennzeichnet, daß der Getterungsprozeß durchgeführt wird, bevor irgendwelche Bearbeitungsschritte erfolgen, die das Einführen von Stapelfehlern in den Wafer zur Folge haben könnten, und daß die Schicht derart gebildet wird, daß der Wafer mechanischen Spannungen ausgesetzt wird und somit während der Warmbehandlung Stapelfehlerkeimbildungsstellen gegettert werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht mit einer Spannung von 1 × 10¹⁰ dyn cm-2 in ihr erzeugt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schicht aus Siliciumnitrid oder Aluminiumoxid aufgebaut wird.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Siliciumnitridschicht in einer Dicke von 2000 bis 4000 Å hergestellt und 1 bis 4 Stunden lang bei 1000 bis 1200°C getempert wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Schicht bei 1050 bis 1200°C getempert wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine gleichfalls Stapelfehlerkeimbildungsstellen getternde Anordnung von Fehlanpassungsversetzungen auf der Rückseite erzeugt und nachfolgend die spannungsbehaftete Schicht auf der Rückseite des Wafers gebildet wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Anordnung von Fehlanpassungsversetzungen durch Eindiffundieren von Phosphor in die Rückseite des Wafers erzeugt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Eindiffusion von Phosphor erfolgt durch Erzeugen einer phosphordotierten Oxidschicht aus POCl₃ auf der Rückseite des Wafers, 1 bis 7 Stunden langes Erhitzen des Wafers auf 1050 bis 1150°C und Entfernen der phosphordotierten Oxidschicht vor der Bildung der spannungsbehafteten Schicht auf der Waferrückseite.
9. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die spannungsbehaftete Schicht auf der Rückseite des Wafers während der Komplettierung der Bauelemente (14) verbleibt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013204839A1 (de) 2013-03-19 2014-09-25 Siltronic Ag Verfahren zum Polieren einer Scheibe aus Halbleitermaterial

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2537464A1 (de) * 1975-08-22 1977-03-03 Wacker Chemitronic Verfahren zur entfernung spezifischer kristallbaufehler aus halbleiterscheiben
JPS5297666A (en) * 1976-02-12 1977-08-16 Hitachi Ltd Production of semiconductor device containing pn junctions
US4053335A (en) * 1976-04-02 1977-10-11 International Business Machines Corporation Method of gettering using backside polycrystalline silicon
DE2644208C3 (de) * 1976-09-30 1981-04-30 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung einer einkristallinen Schicht auf einer Unterlage
US4120706A (en) * 1977-09-16 1978-10-17 Harris Corporation Heteroepitaxial deposition of gap on silicon substrates
US4131487A (en) * 1977-10-26 1978-12-26 Western Electric Company, Inc. Gettering semiconductor wafers with a high energy laser beam
US4144099A (en) * 1977-10-31 1979-03-13 International Business Machines Corporation High performance silicon wafer and fabrication process
GB2007430B (en) * 1977-11-03 1982-03-03 Western Electric Co Semicinductor device and fabrication method
JPS54110783A (en) * 1978-02-20 1979-08-30 Hitachi Ltd Semiconductor substrate and its manufacture
US4177084A (en) * 1978-06-09 1979-12-04 Hewlett-Packard Company Method for producing a low defect layer of silicon-on-sapphire wafer
FR2435818A1 (fr) * 1978-09-08 1980-04-04 Ibm France Procede pour accroitre l'effet de piegeage interne des corps semi-conducteurs
JPS583375B2 (ja) * 1979-01-19 1983-01-21 超エル・エス・アイ技術研究組合 シリコン単結晶ウエハ−の製造方法
US4216489A (en) * 1979-01-22 1980-08-05 Bell Telephone Laboratories, Incorporated MOS Dynamic memory in a diffusion current limited semiconductor structure
US4231809A (en) * 1979-05-25 1980-11-04 Bell Telephone Laboratories, Incorporated Method of removing impurity metals from semiconductor devices
JPS5617011A (en) * 1979-07-23 1981-02-18 Toshiba Corp Semiconductor device and manufacture thereof
US4249962A (en) * 1979-09-11 1981-02-10 Western Electric Company, Inc. Method of removing contaminating impurities from device areas in a semiconductor wafer
JPS5762538A (en) * 1980-10-01 1982-04-15 Nec Corp Manufacture of semiconductor device
IL64724A0 (en) * 1981-02-17 1982-03-31 Robins Co Inc A H 2-amino-3-(halobenzoyl)-methylphenylacetic acids and esters and salts thereof and pharmaceutical compositions containing them
US4415373A (en) * 1981-11-17 1983-11-15 Allied Corporation Laser process for gettering defects in semiconductor devices
AT384121B (de) * 1983-03-28 1987-10-12 Shell Austria Verfahren zum gettern von halbleiterbauelementen
JPS60133734A (ja) * 1983-12-21 1985-07-16 Mitsubishi Electric Corp 半導体装置の製造方法
JPS60157228A (ja) * 1984-01-26 1985-08-17 Fujitsu Ltd 半導体ウエハ−
JPS6124240A (ja) * 1984-07-13 1986-02-01 Toshiba Corp 半導体基板
US4589928A (en) * 1984-08-21 1986-05-20 At&T Bell Laboratories Method of making semiconductor integrated circuits having backside gettered with phosphorus
US4659400A (en) * 1985-06-27 1987-04-21 General Instrument Corp. Method for forming high yield epitaxial wafers
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
DE68925879T2 (de) * 1988-12-21 1996-10-02 At & T Corp Thermisches Oxydierungsverfahren mit verändertem Wachstum für dünne Oxide
US5229306A (en) * 1989-12-27 1993-07-20 Texas Instruments Incorporated Backside gettering method employing a monocrystalline germanium-silicon layer
JPH06103714B2 (ja) * 1990-11-22 1994-12-14 信越半導体株式会社 シリコン単結晶の電気特性検査方法
JP2613498B2 (ja) * 1991-03-15 1997-05-28 信越半導体株式会社 Si単結晶ウエーハの熱処理方法
US5223734A (en) * 1991-12-18 1993-06-29 Micron Technology, Inc. Semiconductor gettering process using backside chemical mechanical planarization (CMP) and dopant diffusion
JPH0684925A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
US5562770A (en) * 1994-11-22 1996-10-08 International Business Machines Corporation Semiconductor manufacturing process for low dislocation defects
JP3242566B2 (ja) * 1995-04-27 2001-12-25 富士通株式会社 分析試料の調製方法、不純物の分析方法及び高純度燐酸の調製方法ならびに半導体装置の製造方法
CN1316072C (zh) * 1997-04-09 2007-05-16 Memc电子材料有限公司 低缺陷密度、理想氧沉淀的硅
KR20040065306A (ko) * 1997-04-09 2004-07-21 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 저결함 밀도의 베이컨시가 지배적인 실리콘의 제조 방법
US6379642B1 (en) * 1997-04-09 2002-04-30 Memc Electronic Materials, Inc. Vacancy dominated, defect-free silicon
JPH10321635A (ja) * 1997-05-16 1998-12-04 Nec Corp 半導体装置及びその製造方法
JP3690563B2 (ja) * 1998-04-28 2005-08-31 富士通株式会社 シリコン基板の評価方法及び半導体装置の製造方法
DE69901115T2 (de) * 1998-06-26 2002-12-19 Memc Electronic Materials, Inc. Verfahren zur herstellung fehlerfreier siliziumkristalle von willkürlichem grossen durchmesser
EP1133590B1 (de) * 1998-10-14 2003-12-17 MEMC Electronic Materials, Inc. Im wesentlichen defektfreie epitaktische siliziumscheiben
US6358821B1 (en) 2000-07-19 2002-03-19 Chartered Semiconductor Manufacturing Inc. Method of copper transport prevention by a sputtered gettering layer on backside of wafer
US7105050B2 (en) 2000-11-03 2006-09-12 Memc Electronic Materials, Inc. Method for the production of low defect density silicon
EP1356139B1 (de) * 2001-01-26 2006-08-09 MEMC Electronic Materials, Inc. Silizium mit niedriger defektdichte und mit leerstellendominiertem kern, das im wesentlichen frei von oxidationsinduzierten stapelfehlern ist
JP2002270516A (ja) * 2001-03-07 2002-09-20 Nec Corp Iii族窒化物半導体の成長方法、iii族窒化物半導体膜およびそれを用いた半導体素子
US7495254B2 (en) * 2005-08-30 2009-02-24 International Business Machines Corporation Test structure and method for detecting and studying crystal lattice dislocation defects in integrated circuit devices
EP2027312B1 (de) 2006-05-19 2015-02-18 MEMC Electronic Materials, Inc. Kontrolle der formierung von durch die seitliche oberfläche eines silicium-einkristalls während des cz-wachstums hervorgerufenen agglomerierten punktdefekten und sauerstoffclustern
CN102933549B (zh) 2010-06-15 2015-08-12 巴斯夫欧洲公司 制备环状叔甲基胺的方法
US8637668B2 (en) 2010-06-15 2014-01-28 Basf Se Process for preparing a cyclic tertiary methylamine
WO2012049101A1 (de) 2010-10-14 2012-04-19 Basf Se Verfahren zur herstellung eines zyklischen tertiären amins
US8933223B2 (en) 2010-10-14 2015-01-13 Basf Se Process for preparing a cyclic tertiary amine
US8436169B2 (en) 2010-10-29 2013-05-07 Basf Se Process for preparing 1,4-bishydroxyethylpiperazine
WO2012055893A1 (de) 2010-10-29 2012-05-03 Basf Se Verfahren zur herstellung von 1,4-bishydroxyethyl-piperazin
US8884015B2 (en) 2012-06-01 2014-11-11 Basf Se Process for the preparation of a mono-N-alkypiperazine
IN2014DN10668A (de) 2012-06-01 2015-08-28 Basf Se
US8981093B2 (en) 2012-06-06 2015-03-17 Basf Se Process for preparing piperazine
US10937665B2 (en) * 2016-09-30 2021-03-02 Intel Corporation Methods and apparatus for gettering impurities in semiconductors
RU2680606C1 (ru) * 2018-01-23 2019-02-25 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводниковых структур
JP7476039B2 (ja) 2020-09-02 2024-04-30 キオクシア株式会社 半導体装置の検査装置、及び、半導体装置の検査方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE636324A (de) * 1962-08-28
US3418181A (en) * 1965-10-20 1968-12-24 Motorola Inc Method of forming a semiconductor by masking and diffusing
US3494809A (en) * 1967-06-05 1970-02-10 Honeywell Inc Semiconductor processing
US3701696A (en) * 1969-08-20 1972-10-31 Gen Electric Process for simultaneously gettering,passivating and locating a junction within a silicon crystal
US3579815A (en) * 1969-08-20 1971-05-25 Gen Electric Process for wafer fabrication of high blocking voltage silicon elements
US3806371A (en) * 1971-07-28 1974-04-23 Motorola Inc Method of making complementary monolithic insulated gate field effect transistors having low threshold voltage and low leakage current
JPS49100961A (de) * 1973-01-30 1974-09-24
JPS5028753A (de) * 1973-07-13 1975-03-24

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013204839A1 (de) 2013-03-19 2014-09-25 Siltronic Ag Verfahren zum Polieren einer Scheibe aus Halbleitermaterial
US9193026B2 (en) 2013-03-19 2015-11-24 Siltronic Ag Method for polishing a semiconductor material wafer

Also Published As

Publication number Publication date
US3997368A (en) 1976-12-14
SE414562B (sv) 1980-08-04
DE2628087A1 (de) 1977-01-20
BE843164A (fr) 1976-10-18
IT1062377B (it) 1984-10-10
GB1547897A (en) 1979-06-27
FR2317769A1 (fr) 1977-02-04
JPS613088B2 (de) 1986-01-30
NL7606846A (nl) 1976-12-28
ES449145A1 (es) 1977-12-01
SE7606869L (sv) 1976-12-25
FR2317769B1 (de) 1980-10-24
JPS523381A (en) 1977-01-11
CA1046166A (en) 1979-01-09

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DE2628087C2 (de)
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