JPH10321635A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10321635A JPH10321635A JP9143121A JP14312197A JPH10321635A JP H10321635 A JPH10321635 A JP H10321635A JP 9143121 A JP9143121 A JP 9143121A JP 14312197 A JP14312197 A JP 14312197A JP H10321635 A JPH10321635 A JP H10321635A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】微細ＬＳＩの低温プロセスに対応し、デバイス
の特性変動や基板のそりを生じず安定したＥＧゲッタリ
ング法を提供するものである。 【解決手段】半導体基板の裏面に酸素濃度１０ａｔ％以
上のＳＩＰＯＳ膜を１．２μｍ以下成膜して、ゲッタリ
ングサイトを設け、通常のＣＭＯＳプロセスを経ること
によって、薄膜であっても十分にゲッタリング能力を有
している半導体装置及びその製造方法。
の特性変動や基板のそりを生じず安定したＥＧゲッタリ
ング法を提供するものである。 【解決手段】半導体基板の裏面に酸素濃度１０ａｔ％以
上のＳＩＰＯＳ膜を１．２μｍ以下成膜して、ゲッタリ
ングサイトを設け、通常のＣＭＯＳプロセスを経ること
によって、薄膜であっても十分にゲッタリング能力を有
している半導体装置及びその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の及び
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】近年、デバイスの微細化、高集積化及び
半導体基板の大口径化に対して、ＬＳＩ作製プロセスも
多様化してきている。これに伴い、有効なゲッタリング
手法の開発も重要な課題となっている。
半導体基板の大口径化に対して、ＬＳＩ作製プロセスも
多様化してきている。これに伴い、有効なゲッタリング
手法の開発も重要な課題となっている。
【０００３】従来用いられてきたＤＺＩＧ基板も、基板
作製プロセスの大口径化の流れの中で高温長時間の熱処
理を行う必要性があるため、新たなかつ低コストのゲッ
タサイトの形成技術の開発が必要となっている。
作製プロセスの大口径化の流れの中で高温長時間の熱処
理を行う必要性があるため、新たなかつ低コストのゲッ
タサイトの形成技術の開発が必要となっている。
【０００４】これに対してＳｉ基板裏面にポリシリコン
膜を形成しゲッタリングサイトとして用いるＥＧ（Ｅｘ
ｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）法の一つである
ＰＢＳ（Ｐｏｌｙ−Ｂａｃｋ Ｓｅａｌ）法などの検討
も行われている。このＰＢＳのゲッタリング能力に関し
ては、ポリシリコンの作製条件と密接な関係があり、ポ
リシリコン膜の最適化を示す一例として、Ｄ．Ｍ．Ｌｅ
ｅらにより提案される方法（Ｄ．Ｍ．Ｌｅｅ ｅｔ．ａ
ｌ．，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．ｓｏｃ．，ｐｐ８
２０〜８３０，１９９４）について図５を用いて説明す
る。図５には、簡略化した実験に用いた構造が示してあ
る。
膜を形成しゲッタリングサイトとして用いるＥＧ（Ｅｘ
ｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）法の一つである
ＰＢＳ（Ｐｏｌｙ−Ｂａｃｋ Ｓｅａｌ）法などの検討
も行われている。このＰＢＳのゲッタリング能力に関し
ては、ポリシリコンの作製条件と密接な関係があり、ポ
リシリコン膜の最適化を示す一例として、Ｄ．Ｍ．Ｌｅ
ｅらにより提案される方法（Ｄ．Ｍ．Ｌｅｅ ｅｔ．ａ
ｌ．，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．ｓｏｃ．，ｐｐ８
２０〜８３０，１９９４）について図５を用いて説明す
る。図５には、簡略化した実験に用いた構造が示してあ
る。
【０００５】Ｃｚ−Ｓｉ基板１の裏面にポリシリコン膜
１４を成膜温度７００℃で膜厚０．８μｍ（ＥＧ０．
８）、１．２μｍ（ＥＧ１．２）、１．６μｍ（ＥＧ
１．６）の３種類と１．２μｍ厚で成膜温度が６２０℃
の場合（ＥＧ１．２Ｌ）と比較のためエッチウェハとサ
ンドブラスト法の場合の６種類の基板についてＦｅ汚染
を行った後の、表面残留Ｆｅ濃度について、図６（ａ）
に示した。
１４を成膜温度７００℃で膜厚０．８μｍ（ＥＧ０．
８）、１．２μｍ（ＥＧ１．２）、１．６μｍ（ＥＧ
１．６）の３種類と１．２μｍ厚で成膜温度が６２０℃
の場合（ＥＧ１．２Ｌ）と比較のためエッチウェハとサ
ンドブラスト法の場合の６種類の基板についてＦｅ汚染
を行った後の、表面残留Ｆｅ濃度について、図６（ａ）
に示した。
【０００６】さらに図６（ｂ）にＣＭＯＳプロセス後の
ＰＢＳ基板のポリシリコン膜の結晶性を透過電子顕微鏡
の断面写真で示した。
ＰＢＳ基板のポリシリコン膜の結晶性を透過電子顕微鏡
の断面写真で示した。
【０００７】図６（ａ）から、Ｆｅのゲッタリング能力
はポリシリコン膜厚が厚いほど大きいほど良く、また膜
厚も１．２μｍ以上必要であることが分かる。
はポリシリコン膜厚が厚いほど大きいほど良く、また膜
厚も１．２μｍ以上必要であることが分かる。
【０００８】さらにポリシリコン膜の成膜温度は低いと
結晶粒径が小さくなり効果がなくなるため、７００℃前
後が良いことが知られている。
結晶粒径が小さくなり効果がなくなるため、７００℃前
後が良いことが知られている。
【０００９】また、図６（ｂ）からもポリシリコンの膜
厚が薄いと固相成長が進行し、高密度の双晶が発生しゲ
ッタリング能力が減少する。
厚が薄いと固相成長が進行し、高密度の双晶が発生しゲ
ッタリング能力が減少する。
【００１０】一方、膜厚が厚い場合はＣＭＯＳ熱処理後
も十分な結晶粒界が存在しゲッタリング作用を示してい
る。ここに示す方法により、Ｓｉ基板裏面のポリシリコ
ン膜を最適化することによりＰＢＳに有効にＦｅをゲッ
タリングさせる方法を提供している。
も十分な結晶粒界が存在しゲッタリング作用を示してい
る。ここに示す方法により、Ｓｉ基板裏面のポリシリコ
ン膜を最適化することによりＰＢＳに有効にＦｅをゲッ
タリングさせる方法を提供している。
【００１１】
【発明が解決しようとする課題】上記した従来例では、
上述したように、Ｓｉ基板裏面のポリシリコン膜に有効
にＦｅをゲッタリングするために、ポリシリコン膜厚を
１．２μｍ以上とする必要があることがわかる。
上述したように、Ｓｉ基板裏面のポリシリコン膜に有効
にＦｅをゲッタリングするために、ポリシリコン膜厚を
１．２μｍ以上とする必要があることがわかる。
【００１２】しかし、厚いポリシリコン膜は基板自身の
そりを生じやすいという問題点を有している。
そりを生じやすいという問題点を有している。
【００１３】また、熱処理の間、多結晶構造を保ち多く
の結晶粒径を有することが、ゲッタリング能力と相関し
ているため、高温熱処理が導入させるプロセスでは結晶
構造が変化し、ゲッタリング能力が低下するなどの問題
点が知られている。
の結晶粒径を有することが、ゲッタリング能力と相関し
ているため、高温熱処理が導入させるプロセスでは結晶
構造が変化し、ゲッタリング能力が低下するなどの問題
点が知られている。
【００１４】なおポリシリコン膜をウェハ裏面に形成す
る方法として、特開平１−２３５２４２号公報には、シ
リコンウェハの裏面にポリシリコンを堆積してゲッタリ
ングサイトを形成するに際して、ポリシリコンの堆積に
先立ち、単結晶シリコン上のポリシリコンが単結晶に固
相成長するのを抑制する不純物（窒素、酸素、またはア
ルゴン）をウェハの裏面にイオン注入し、プロセスの終
段までポリシリコン領域の目減りの少ない状態で保持
し、ゲッタリングサイトはそのゲッタリング能力を維持
するようにした製造方法が提案されている。
る方法として、特開平１−２３５２４２号公報には、シ
リコンウェハの裏面にポリシリコンを堆積してゲッタリ
ングサイトを形成するに際して、ポリシリコンの堆積に
先立ち、単結晶シリコン上のポリシリコンが単結晶に固
相成長するのを抑制する不純物（窒素、酸素、またはア
ルゴン）をウェハの裏面にイオン注入し、プロセスの終
段までポリシリコン領域の目減りの少ない状態で保持
し、ゲッタリングサイトはそのゲッタリング能力を維持
するようにした製造方法が提案されている。
【００１５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、微細ＬＳＩの低
温プロセスに対応し、デバイスの特性変動や基板のそり
を生じず安定したＥＧゲッタリング法を提供するもので
ある。
てなされたものであって、その目的は、微細ＬＳＩの低
温プロセスに対応し、デバイスの特性変動や基板のそり
を生じず安定したＥＧゲッタリング法を提供するもので
ある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体基板の裏面にポリシリコン膜では
なく半絶縁性多結晶シリコン膜（Ｓｅｍｉ−Ｉｎｓｕｌ
ａｔｉｎｇ ＰｏｌｙＳｉｌｌｉｃｏｎ：以下ＳＩＰＯ
Ｓ膜と称す）を被覆し、該ＳＩＰＯＳ膜の酸素含有量が
１０ａｔ％以上とし、かつ膜厚が１．２μｍ以下とす
る。
に、本発明は、半導体基板の裏面にポリシリコン膜では
なく半絶縁性多結晶シリコン膜（Ｓｅｍｉ−Ｉｎｓｕｌ
ａｔｉｎｇ ＰｏｌｙＳｉｌｌｉｃｏｎ：以下ＳＩＰＯ
Ｓ膜と称す）を被覆し、該ＳＩＰＯＳ膜の酸素含有量が
１０ａｔ％以上とし、かつ膜厚が１．２μｍ以下とす
る。
【００１７】本発明においては半導体装置製造工程中は
必ず、半導体基板の片面に該ＳＩＰＯＳ膜が被覆されて
半導体装置を製造する。
必ず、半導体基板の片面に該ＳＩＰＯＳ膜が被覆されて
半導体装置を製造する。
【００１８】また本発明においては、該ＳＩＰＯＳ膜に
ＢまたはＰがドープされている基板を用いることを特徴
とする。
ＢまたはＰがドープされている基板を用いることを特徴
とする。
【００１９】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて説明する。本発明の半導体装置は、その好ましい実
施の形態において、半導体基板の裏面に酸素含有量が好
ましくは１０ａｔ％以上、膜厚１．２μｍ以下のＳＩＰ
ＯＳ膜を成膜して、ゲッタリングサイトを設け、通常の
ＣＭＯＳプロセスを経ることによって、薄膜であっても
高いゲッタリング能力を有することを特徴としたもので
ある。
いて説明する。本発明の半導体装置は、その好ましい実
施の形態において、半導体基板の裏面に酸素含有量が好
ましくは１０ａｔ％以上、膜厚１．２μｍ以下のＳＩＰ
ＯＳ膜を成膜して、ゲッタリングサイトを設け、通常の
ＣＭＯＳプロセスを経ることによって、薄膜であっても
高いゲッタリング能力を有することを特徴としたもので
ある。
【００２０】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の第１の実施例の半導体装
置の断面図を示す図である。
に説明する。図１は、本発明の第１の実施例の半導体装
置の断面図を示す図である。
【００２１】はじめに半導体Ｓｉ基板１の裏面にＳＩＰ
ＯＳ膜を減圧気相成長（ＬＰＣＶＤ）法により６５０℃
で膜厚８００ｎｍ圧で成膜した。成膜時に原料ガスであ
るＮ2ＯとＳｉＨ4の比率を、以下の表１に示す３種類の
条件で成膜を行った。
ＯＳ膜を減圧気相成長（ＬＰＣＶＤ）法により６５０℃
で膜厚８００ｎｍ圧で成膜した。成膜時に原料ガスであ
るＮ2ＯとＳｉＨ4の比率を、以下の表１に示す３種類の
条件で成膜を行った。
【００２２】
【表１】
【００２３】次に、一般的なＣＭＯＳ作製プロセスを経
る。はじめに、ＬＯＣＯＳ素子分離３、及びウェル形成
４をＢ+加速電圧３００ＫｅＶで注入し１０００℃で熱
処理した後、ゲート絶縁膜５を６ｎｍ厚で形成する。こ
こでは代表的にｐウェルの場合についてのみ示してあ
る。
る。はじめに、ＬＯＣＯＳ素子分離３、及びウェル形成
４をＢ+加速電圧３００ＫｅＶで注入し１０００℃で熱
処理した後、ゲート絶縁膜５を６ｎｍ厚で形成する。こ
こでは代表的にｐウェルの場合についてのみ示してあ
る。
【００２４】次いでゲート電極６、サイドウォール７を
形成した後、拡散層８をＡｓを１０ＫｅＶ、ドーズ１×
１０15／ｃｍ2で注入し、９５０℃の熱処理を行って形
成する。
形成した後、拡散層８をＡｓを１０ＫｅＶ、ドーズ１×
１０15／ｃｍ2で注入し、９５０℃の熱処理を行って形
成する。
【００２５】次に、拡散層のシリサイド化を行う。例え
ばＴｉをスパッタした後、第１シンタ６９０℃、第２シ
ンタ８００℃を行い、ＴｉＳｉ層９を形成し、さらに、
層間膜１０を堆積し、リフローの熱処理を８００℃で行
う。
ばＴｉをスパッタした後、第１シンタ６９０℃、第２シ
ンタ８００℃を行い、ＴｉＳｉ層９を形成し、さらに、
層間膜１０を堆積し、リフローの熱処理を８００℃で行
う。
【００２６】次いで、コンタクト孔１１を開口した後、
金属配線１２を行い半導体装置を完成させる。
金属配線１２を行い半導体装置を完成させる。
【００２７】この作製工程の過程で、ＳＩＰＯＳ膜のゲ
ッタリング能力を調べるために、故意にＦｅ汚染を行い
ゲート酸化膜の初期耐圧を調べた。この結果を図２に示
す。
ッタリング能力を調べるために、故意にＦｅ汚染を行い
ゲート酸化膜の初期耐圧を調べた。この結果を図２に示
す。
【００２８】これより、従来のポリシリコン膜より薄膜
であるＳＩＰＯＳ膜を用いても、十分にゲッタリング能
力は高く、またその能力はＳＩＰＯＳ膜中に含まれる酸
素含有量と関係していることが分かった。
であるＳＩＰＯＳ膜を用いても、十分にゲッタリング能
力は高く、またその能力はＳＩＰＯＳ膜中に含まれる酸
素含有量と関係していることが分かった。
【００２９】この原因を調べるため、同様の条件で、作
製基板のＳＩＰＯＳ膜の結晶粒径の熱処理温度依存性を
調べた。この結果を図３に示す。
製基板のＳＩＰＯＳ膜の結晶粒径の熱処理温度依存性を
調べた。この結果を図３に示す。
【００３０】図３より、ＳＩＰＯＳ膜は約１０００℃ま
で熱処理を行っても結晶構造は殆ど変化なく、またＳＩ
ＰＯＳ膜中に含まれている酸素濃度が高いほど結晶粒径
が安定していることが分かった。これは、膜中に酸素が
含まれることにより、ＳＩＰＯＳ膜ではＳｉ微結晶との
間に薄い酸化膜層が形成され結晶粒を形成しているた
め、熱処理に対して結晶粒の安定性が高く、引いては薄
膜であってもゲッタリング能力が高く成ると考えられ
る。
で熱処理を行っても結晶構造は殆ど変化なく、またＳＩ
ＰＯＳ膜中に含まれている酸素濃度が高いほど結晶粒径
が安定していることが分かった。これは、膜中に酸素が
含まれることにより、ＳＩＰＯＳ膜ではＳｉ微結晶との
間に薄い酸化膜層が形成され結晶粒を形成しているた
め、熱処理に対して結晶粒の安定性が高く、引いては薄
膜であってもゲッタリング能力が高く成ると考えられ
る。
【００３１】次に、本発明の第２の実施例について図面
を参照して説明する。図４は、本発明の第２の実施例の
半導体装置の断面図を示したものである。
を参照して説明する。図４は、本発明の第２の実施例の
半導体装置の断面図を示したものである。
【００３２】はじめに半導体Ｓｉ基板１の裏面にＳＩＰ
ＯＳ膜を減圧気相成長（ＬＰＣＶＤ）法により６５０℃
で膜厚８００ｎｍ厚でＢをドープさせながら成膜した。
成膜時に原料ガスであるＮ2ＯとＳｉＨ4、Ｂ2Ｈ6を用い
た。Ｎ2Ｏ／ＳｉＨ4の比率は０．０５で行った。
ＯＳ膜を減圧気相成長（ＬＰＣＶＤ）法により６５０℃
で膜厚８００ｎｍ厚でＢをドープさせながら成膜した。
成膜時に原料ガスであるＮ2ＯとＳｉＨ4、Ｂ2Ｈ6を用い
た。Ｎ2Ｏ／ＳｉＨ4の比率は０．０５で行った。
【００３３】次に、一般的なＣＭＯＳ作製プロセスを経
る。以下に工程は前記第１の実施例と同様であり、断面
構成は図１が参照される。はじめに、ＬＯＣＯＳ素子分
離３、及びウェル形成４をＢ+加速電圧３００ＫｅＶで
注入し１０００℃で熱処理した後、ゲート絶縁膜５を６
ｎｍ厚で形成する。ここでは代表的にｐウェルの場合に
ついてのみ示してある。
る。以下に工程は前記第１の実施例と同様であり、断面
構成は図１が参照される。はじめに、ＬＯＣＯＳ素子分
離３、及びウェル形成４をＢ+加速電圧３００ＫｅＶで
注入し１０００℃で熱処理した後、ゲート絶縁膜５を６
ｎｍ厚で形成する。ここでは代表的にｐウェルの場合に
ついてのみ示してある。
【００３４】次いでゲート電極６、サイドウォール７を
形成した後、拡散層８をＡｓを１０ＫｅＶ、ドーズ１×
１０15／ｃｍ2で注入し、９５０℃の熱処理を行って形
成する。次に、拡散層のシリサイド化を行う。例えばＴ
ｉをスパッタした後、第１シンタ６９０℃、第２シンタ
８００℃を行いＴｉＳｉ層９を形成し、さらに、層間膜
１０を堆積し、リフローの熱処理を８００℃で行う。
形成した後、拡散層８をＡｓを１０ＫｅＶ、ドーズ１×
１０15／ｃｍ2で注入し、９５０℃の熱処理を行って形
成する。次に、拡散層のシリサイド化を行う。例えばＴ
ｉをスパッタした後、第１シンタ６９０℃、第２シンタ
８００℃を行いＴｉＳｉ層９を形成し、さらに、層間膜
１０を堆積し、リフローの熱処理を８００℃で行う。
【００３５】次いで、コンタクト孔１１を開口した後、
金属配線１２を行い半導体装置を完成させる。本発明の
第２の実施例では第１の実施例に比べてＳＩＰＯＳ膜に
高濃度のＢがドープされているためさらにＦｅのゲッタ
リング能力が高く、また、ＳＩＰＯＳ膜であるためプロ
セス後まで結晶構造が安定しており、十分なゲッタリン
グ能力が持続し、高信頼性なゲート酸化膜が形成され
た。
金属配線１２を行い半導体装置を完成させる。本発明の
第２の実施例では第１の実施例に比べてＳＩＰＯＳ膜に
高濃度のＢがドープされているためさらにＦｅのゲッタ
リング能力が高く、また、ＳＩＰＯＳ膜であるためプロ
セス後まで結晶構造が安定しており、十分なゲッタリン
グ能力が持続し、高信頼性なゲート酸化膜が形成され
た。
【００３６】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、従来のＰＢＳに比べ１．
２μｍ以下の薄膜でも、ＣＭＯＳプロセス後も、結晶構
造が持続するため、高いゲッタリング能力を有してい
る。即ち、本発明によれば、ＰＢＳに比べ薄膜化が可能
であるため基板のそりやプロセス温度に対してプロセス
マージンが大きくなる効果がある。
置及びその製造方法によれば、従来のＰＢＳに比べ１．
２μｍ以下の薄膜でも、ＣＭＯＳプロセス後も、結晶構
造が持続するため、高いゲッタリング能力を有してい
る。即ち、本発明によれば、ＰＢＳに比べ薄膜化が可能
であるため基板のそりやプロセス温度に対してプロセス
マージンが大きくなる効果がある。
【図１】本発明の第１の実施例の半導体装置の断面を示
す図である。
す図である。
【図２】本発明の第１の実施例の各種基板のゲート酸化
膜初期耐圧を示す図である。
膜初期耐圧を示す図である。
【図３】本発明の第１の実施例の各種基板の結晶粒径の
熱処理温度依存性を示す図である。
熱処理温度依存性を示す図である。
【図４】本発明の第２の実施例の断面を示す図である。
【図５】従来の半導体装置の断面を示す図である。
【図６】従来の半導体装置の表面Ｆｅ濃度及び断面ＴＥ
Ｍ像の各種基板依存性を示す図である。
Ｍ像の各種基板依存性を示す図である。
１ シリコン単結晶基板 ２ ＳＩＰＯＳ膜 ３ フィールド酸化膜 ４ ｐ型ウェル ５ ゲート酸化膜 ７ ＣＶＤ−ＳｉＯ2サイドウォール ８ ＡｓＩ／Ｉｎ＋拡散層 ９ ＴｉＳｉ層 １０ 層間膜 １１ コンタクト孔 １２ 金属配線 １３ ＢドープトＳＩＰＯＳ膜 １４ ポリシリコン
Claims (4)
- 【請求項１】半導体基板の片面に半絶縁性多結晶シリコ
ン膜（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏｌｙ Ｓ
ｉｌｌｉｃｏｎ：以下「ＳＩＰＯＳ膜」という）が被覆
され、該ＳＩＰＯＳ膜の酸素含有量が所定値以上、好ま
しくは１０ａｔ％以上であり、かつ膜厚が所定値以下、
好ましくは１．２μｍ以下である、ことを特徴とする半
導体装置。 - 【請求項２】前記半導体基板片面に被覆されているＳＩ
ＰＯＳ膜に、ＢまたはＰがドープされていることを特徴
とする半導体装置。 - 【請求項３】半導体基板の一方の表面に、所定の酸素含
有量、好ましくは１０ａｔ％以上で、膜厚が所定値以
下、好ましくは１．２μｍ以下の絶縁性多結晶シリコン
膜（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏｌｙ Ｓｉ
ｌｌｉｃｏｎ：以下「ＳＩＰＯＳ膜」という）を形成
し、後続する半導体装置製造工程中前記半導体基板の一
方の表面が前記ＳＩＰＯＳ膜で被覆された状態とされ
る、ことを特徴とする半導体装置の製造方法。 - 【請求項４】前記半導体基板の一方の表面を被覆するＳ
ＩＰＯＳ膜に、ＢまたはＰがドープされていることを特
徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143121A JPH10321635A (ja) | 1997-05-16 | 1997-05-16 | 半導体装置及びその製造方法 |
| CN98101933A CN1199923A (zh) | 1997-05-16 | 1998-05-15 | 具有半绝缘多晶硅吸杂位置层的半导体衬底及其制造方法 |
| KR1019980017597A KR100297142B1 (ko) | 1997-05-16 | 1998-05-15 | 반절연다결정게터링사이트층을갖는반도체기판및그의제조방법 |
| US09/078,764 US6221741B1 (en) | 1997-05-16 | 1998-05-15 | Process of fabricating a semiconductor substrate with semi-insulating polysilicon gettering site layer |
| US09/772,972 US20010016403A1 (en) | 1997-05-16 | 2001-01-31 | Semiconductor substrate with semi-insulating polysilicon gettering site layer and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143121A JPH10321635A (ja) | 1997-05-16 | 1997-05-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321635A true JPH10321635A (ja) | 1998-12-04 |
Family
ID=15331412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9143121A Pending JPH10321635A (ja) | 1997-05-16 | 1997-05-16 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPH10321635A (ja) |
| KR (1) | KR100297142B1 (ja) |
| CN (1) | CN1199923A (ja) |
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| CN103021801B (zh) * | 2011-09-22 | 2015-07-15 | 北大方正集团有限公司 | 掺氧半绝缘多晶硅膜及其制作方法 |
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|---|---|---|---|---|
| US3997368A (en) * | 1975-06-24 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Elimination of stacking faults in silicon devices: a gettering process |
| US4053335A (en) * | 1976-04-02 | 1977-10-11 | International Business Machines Corporation | Method of gettering using backside polycrystalline silicon |
| JPS5515286A (en) | 1978-07-20 | 1980-02-02 | Matsushita Electric Ind Co Ltd | Manufacturing method for semiconductor device |
| US4803528A (en) * | 1980-07-28 | 1989-02-07 | General Electric Company | Insulating film having electrically conducting portions |
| JPS59186331A (ja) | 1983-04-04 | 1984-10-23 | モンサント・コンパニ− | 半導体基質及び製法 |
| US4608096A (en) * | 1983-04-04 | 1986-08-26 | Monsanto Company | Gettering |
| JPH01235242A (ja) | 1988-03-15 | 1989-09-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05136153A (ja) | 1991-11-14 | 1993-06-01 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH06216137A (ja) | 1993-01-20 | 1994-08-05 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH0729911A (ja) | 1993-07-07 | 1995-01-31 | Toshiba Corp | 半導体基板とその製造方法 |
-
1997
- 1997-05-16 JP JP9143121A patent/JPH10321635A/ja active Pending
-
1998
- 1998-05-15 US US09/078,764 patent/US6221741B1/en not_active Expired - Fee Related
- 1998-05-15 KR KR1019980017597A patent/KR100297142B1/ko not_active IP Right Cessation
- 1998-05-15 CN CN98101933A patent/CN1199923A/zh active Pending
-
2001
- 2001-01-31 US US09/772,972 patent/US20010016403A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US6221741B1 (en) | 2001-04-24 |
| KR19980087120A (ko) | 1998-12-05 |
| CN1199923A (zh) | 1998-11-25 |
| US20010016403A1 (en) | 2001-08-23 |
| KR100297142B1 (ko) | 2001-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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