DE2236510A1

DE2236510A1 - Monolithisch integrierbare speicherzelle

Info

Publication number: DE2236510A1
Application number: DE2236510A
Authority: DE
Inventors: Narasipur Gundappa Anantha; Te-Long Chiu
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-08-09
Filing date: 1972-07-26
Publication date: 1973-03-08
Also published as: JPS5314351B2; FR2148581A1; CH534939A; BR7205394D0; AR200242A1; GB1374009A; FR2148581B1; BR7205403D0; JPS4826437A; DE2236510C3; NL7209890A; SE384756B; IT963412B; DE2236510B2

Description

Monolithisch integrierbare Speicherzelle

Die Erfindung betrifft eine monolithische, in einer Speichermatrix integrierbare Speicherzelle, die mit Anschlüssen für Wortleitungen, Bitleitungen, Leseleitungen und mindestens eine weitere, für den Betrieb der Speicheranordnung erforderliche Leitung versehen ist.

Bei der Entwicklung neuer Datenverarbeitungsanlagen konzentriert sich die Suche nach Verbesserungen immer mehr auf die Entwicklung kompakter, billiger Informations speicher einrichtungen mit großer Speicherkapazität. Eine neuere Entwicklung ist z. B. die Speichermatrix aus monolithischen integrierten Schaltungen, die eine hohe Speicherdichte bei verringerten Kosten pro Bit gegenüber den älteren Magnetspeichereinheiten erzielt.

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Jede solche Speicherzelle erfordert normalerweise eine Anzahl von in geeigneter Schaltung miteinander verbundenen Halbleiterbauelementen. Dadurch ist ein relativ komplexer Herstellungsprozess erforderlich, der zwangsläufig zu Ausfällen infolge möglicherweise defekter Schaltkreise führt. Auch erfordert jede Speicherzelle einen beträchtlichen Plat^&uf der Halbleitermatrix. Eine der letzten Entwicklungen ist die Verwendung von Feldeffekttransistoren in Speicherschaltungen.

Die Aufgabe der vorliegenden Erfindung ist ein für die Massenfabrikation geeigneter, verbesserter Halbleiterspeicher mit wahlfreiem Zugriff, der in integrierter Schaltungsbauweise mit hoher Packungsdichte ausge'lhrt ist, und worin jede Speicherzelle praktisch nur ein einziges Halbleiterbauelement erfordert.

Die Speicherzelle ist dadurch gekennzeichnet, daß in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ein Bereich des zweiten, entgegengesetzten Leitfähigkeitstyps vorgesehen ist, daß in ohmschem Kontakt zu dem genannten Bereich eine Stromzuführungs elektrode angeordnet ist, daß in der Nähe des Bereiches eine Ladungsspeicherelektrode isoliert angeordnet ist, über die ein in das Halbleitersubstrat einwirkendes elektrisches Feld erzeugt wird, und daß zwischen der Stromzuführungselektrode und der Ladungs speicherelektrode eine isolierte Gateelektrode vorgesehen ist, über die im Halbleitersubstrat ein leitender Kanal zwischen der Stromzuführungselektrode und der Ladungs speicherelektrode induzierbar ist.

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Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und -werden anschließend näher beschrieben.

Es zeigen:

Fig. 1 schematisch die Schaltungs-Verbindungen der ladungsgekoppelten Speicherzellen in einer Speichermatrix;

Fig. ZA eine Draufsicht eines ersten Ausführungsbeispieles;

Fig. ZB eine geschnittene Seitenansicht entlang der Linie ZB der Fig. ZA;

Fig. 3A eine Draufsicht eines zweiten Ausführungsbeispieles;

Fig. 3B eine geschnittene Seitenansicht entlang der Linie 3B der Fig. 3A;

Fig. 4A eine geschnittene Seitenansicht einer einzelnen Speicherzelle,

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Fig. 4B verschiedene an diese Speicherzelle über die Wort-, Bit- und Leseleitungen angelegte Signale in der Verarmung sbetriebswei se,

Fig. 5Λ eine geschnittene Seitenansicht einer einzelnen Speicherzelle in der Matrixschaltung,

Fig. 5B verschiedene an diese Speicherzelle über die Wort- und Bit-, Speicher- und Leseleitungen angelegten Signale in der Anreicherungsbetriebsweise, .

Fig. 6 eine geschnittene Seitenansicht eines dritten Ausführungsbeispieles der Speicherzelle und

Fig. 7h bis 7D Schniltansichten in verschiedenen Herstellung s stufen zur Erläuterung der Herstellung der Speicherzelle.

Die in Fig. 1 schernatisch dargestellte binäre Spei eher matrix enthalt in einer 2x2-Anordnung vier Speicherzellen 10, von denen jede aus einem Diffusionsberoich 11 in einem Plattchen oder Halbleitersubstrat 8, einer Stromführungselektrode 12 in Ohmschem Kontakt mit dem Diffusionsbereich 11, einet Ladungs speicherelektrode 14 und einer Gateelektrode

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besteht. In diesem AüsfUhrungsbeispiel sind nur vier Zellen dargestellt, da dies zur Erklärung ausreicht. In der Praxis werden wesentlich grössere Speicheranordnungen mit viel mehr Speicherzellen benutzt. Die Wortleitungen 18 sind mit den Wort-Treibern 23 und die Bitleitungen 20 mit Bit-Treibern und Le se verstärkern 21 verbunden. Zwischen den Ladungsspeicherelektroden 14.und dem Halbleitersubstrat 8 wird von einer Spannungsquelle 22 über die Leitungen 24 und 26 eine Spannung angelegt.

Das Substrat 8 besteht aus einem monokristallinen Halbleiter, beispiels weise Silicium, der mit N-leitenden Fremdatomen dotiert ist, und enthält darin einen Diffusioasbereich 11 mit P-Leitfähigkeit. Der Halbleiter kann selbstverständlich auch vom entgegengesetzten Leitfähigkeitstyp sein, wenn die angelegten Spannungen entsprechend umgepolt werden, so dass N-leitende oder P-leitende Halbleitersubstrate in der Speichermatrix verwendet werden können. N-leitende Substrate werden bevorzugt, weil normalerweise an der Oberfläche von P-leitenden Substraten eine Inversionsschicht anzutreffen ist. Durch die Wahl einer geeigneten Oberflächenisolierschicht und mit entsprechenden Passivierung sverfahren kann jedoch diese Inversionsschicht beseitigt werden.

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In den Fig. 2A und 2B ist ein Ausführungsbeispiel der Speichermatrix gezeigt, in welchem die Bauelemente sehr dicht gepackt angeordnet sind. Wie aus Fig. 2A zu ersehen ist, bestehen die Wortleitungen 18 aus Streifen von Pt -dotiertem Silicium auf der Oberfläche des Substrats 8. Die Gateelektrode 16 ist jeweils eine seitliche Abzweigung der Wortleitung 18. In Fig. 2B ist das mit einem Isolierüberzug 17 aus Siliciumoxyd versehene Gate 16 im Schnitt zu sehen. Die Bitleitungen 20 sind mit den Diffusionsbereichen 11 verbundene Metallstreifenleitungen. Die Kqndensatorleitung 24 ist eine Metallstreifenleitung, wobei die Ladungsspeicherelektroden 14 durch quer verlaufende Abzweigungen der Leitung gebildet sind. Dor Querschnitt der Anordnung ist in Fig. 2B gezeigt. Besonders wichtig ist die relativ dünne Isolierschicht 28 aus thermisch aufgewachsenem Siliciumoxyd und die darüberliegende Schicht 30 aus Siliciumnitrid, die zwischen der Gateelektrode 16, der Ladungsspeicherelektrode 14 und dem Substrat 8 liegt. Der diffundierte Bereich 11 der Bitloitung ist von der Kondensatorleitung 24 durch eine Isolierschicht 70 isoliert.

In der Speicherzelle ist der geringe Abstand der Gateelektrode IG von der Ladungsspeicherelektrode 14 deswegen wichtig, weil dadurch eine Potentialsperre im Halbleiter zwischen diesen Elektroden gebildet wird. Mit konventionellen Aetzverfahren lässt sich ein Abstand in der Gfössen-

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Ordnung von 50 000 A unter der Annahme erreichen, dass die beiden separaten Metallelektroden aus einer Metallschicht hergestellt wurden. Bei dem vorgeschlagenen. Verfahren mit der Verwendung einer . Isolierschicht zur Trennuncj ist der begrenzende Faktor nur die effektive Dicke dieser Schicht, die in der Grössenordnung von 1000 A liegen kann.

In den Fig. 3A und 3B ist ein anderes Ausführungsbeispiel der Speichermatrix dargestellt. In diesem Ausiührungsbeispiel sind die Bitleitungen 20 längliche Diffusionsbereiche hoher Leitfähigkeit. Die Wortleitungen 18 sind Streifenleitungen aus Metall, die mit den Gateelektroden 16 durch die Oeffnung 19 in der Siliciumdioicydschicht 17 leitend verbunden sind. Die Kondensatorleitung 24 ist eine Schicht aus leitendem Metall, ähnlich dem in Fig. 2A und 2B gezeigten Ausführungsbeispiel. Die die Kondensatorleitung 24 und das Substrat scheidende Isolierschicht 70 ist wesentlich dicker als die Schicht unter der Gatelektrode 16 und der Ladungs speicherelektrode 14, wie durch den über Kreuz schraffierten •Bereich 15 angezeigt wird.^v

Fig. 4A zeigt eine Speicherzelle 10, die in einer Schaltung für den Verarmungsbetrieb vorgesehen ist. Wenn eine negative Gleichspannung von der Spannungsquelle 22 an die Speicherelektrode 14 und das Substrat 8

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der Speicherzelle 10 angelegt wird, werden Defektelektronen, d.h. positive, bewegliche Ladungen, an die Trennfläche zwischen Oxyd und Substrat angezogen und bilden dort eine Inversionsschicht. Diese Schicht liegt unter der Ladungsspeicherelektrode 14. Wenn ein negativer Spannungsimpuls an die Gatelektrode IG gelegt wird, wird eine unter der Gatelektrode 16 liegende Inversionsschicht gebildet. Diese Inversionsschicht bildet einen leitenden Kanal zwischen der Inversionsschicht unter der Ladungsspeicherelektrode 14 und dem P+-Diffusionsbereich 11, der zur Stromzuführungselektrode 12 gehört. Wenn ein negativer Spannungsimpuls an die Bitleitungen und die Elektrode 12 angelegt wird, kann die Inversionsschicht unter der Elektrode 14 durch den leitenden Kanal unter der Gatelektrode 16 an Ladungen verarmt werden. Wenn dadurch einige Defektelektronen abgezogen werden, wird die Inversionsschicht unter der Ladungsspeicherelektrode 14 aui eine negative Spannung aufgeladen. Grundsätzlich kann so mit dem Fehlen oder dem Anlegen einer negativen Spannung unter der Elektrode 14 binäre Information gespeichert werden. Die Ladung der negativ geladenen Schicht zerfällt zwar mit der Zeit, sie existiert jedoch in einer für den Betrieb ausreichenden Zeitspanne. In der Praxis müssen die Ladungen in der Speichermatrix mit bekannten Verfahren regelmüssig erneuert werden.

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Der Querschnitt in Fig. 4A zeigt die Anordnung der Speicherzelle in einer Matrix. Für den Verarmungsbetrieb wird eine negative . · Gleichspannung von der Spannungsquelle 22 zwischen der Metallelektrode 14 und dem Substrat 8 angelegt, um Defektelektronen, d.h. positive, bewegliche Ladungsträger, an die Trennfläche zwischen Oxyd und Substrat zur Bildung einer Inversionsschicht anzuziehen. Wenn ein negativer Impuls an die Gatelektrode 16 angelegt wird, wird ein leitender Kanal gebildet, der den Bereich unter der Ladungsspeicherelektrode 16 und den Diffusionsbereich miteinander verbindet. Wenn an den Diffusionsbereich 11 über die Bitleitung 12B ein negativer Impuls angelegt wird, werden Defektelektronen aus der Inversionsschicht, die durch die Spannungsquelle 22 unter der Elektrode 14 geschaffen wurde, durch den leitenden Kanal unter der Elektrode 16 abgezogen. Wenn der Spannungsimpuls von der Elektrode IS genommen wird, wird die negative Ladung bzw. die Verarmung von Defektelektronen unter der Elektrode 14 erhalten.

Das Verfahren für den Verarmungsbetrieb wird anhand der Fig. 4B erläutert. Um eine Eins zu schreiben, d.h. eine-negative Ladung unter der Elektrode 14 einzuführen, werden negative Impulse 41 und 42 gleichzeitig an die mit der Gatelektrode 16 verbundene Wortleitung bzw. die mit dem Diffusionsbereich 11 verbundene Bitleitung 12B angelegt. Ge-

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eignete Leseverstärker fühlen arn Anschluss 12S einen positiven Impuls ab. Dieser Impuls 4 0 tritt zu Beginn der Wort- und Bitimpulse 41 und 42 auf. Am Ende der Impulse erscheint ein kleiner Impuls 43 infolge der kapazitiven Kopplung der Speicherzelle. Um die Speicherzelle auszulesen, wird ein negativer Spannungsimpuls 41 an die Wortleitung angelegt, um einen leitenden Kanal von dem P+-Diffusionsbereich zur Inversionsschicht unter der Metallelektrode 14 zu induzieren. Da bei Speicherung einer Eins der P+-Diffusionsbereich auf Erdpotential und die Inversionsschicht auf einer negativen Spannung stehen, werden Defektelektronen von dem Pt--Diffusionsbereich 11 in die Inversionsschicht unter der Elektrode 14 injiziert, bis die Spannung an der Inversionsschicht ungefähr Erdpotential erreicht hat. Der Spannungsabfall über dem Widerstand 12R wird durch den Kondensator 12C abgefühlt und ist in der Figur als negativer Impuls 46 dargestellt. Um eine Null zu lesen oder zu schreiben, wird ein negativer Impuls 41 an die Wortleitung angelegt, um einen leitenden Kanal vom Diffusionsbereich 11 zur Inversionsschicht unter der Metallelektrode zu induzieren. Der PF-Diffusionsbereich 11 und die Inversionsschicht unter der Elektrode liegen beim Speichern einer Null ungefähr auf gleicher Spannung. Da an die Bitleitung kein negativer Impuls angelegt wird, tritt weder eine Verarmung von Defektelektronen aus der Inversionsschicht noch eine Injektion in die Inversionsschicht auf. lieber dem Widerstand tritt ent-

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sprechend der.Darstellung in Fig. 4B beim Lesen oder Schreiben einer Null kein Spannungsabfall auf.

Für den Anreicherungsbetrieb wird die Speicherzelle entsprechend der Darstellung in Fig. 5A geschaltet. Die Lese- und Schreiboperationen sind in Fig. 5B dargestellt. Zum Schreiben einer Eins wird ein langer negativer Impuls 50 an'die Speicherleitung 14S angelegt, um unter der Metallelektrode 14 einen Verarmungsbereich zu erzeugen. Ein negativer Spannungsimpuls wird ebenfalls an die mit der Gatelektrode 16 verbundene Wortleitung angelegt, um einen leitenden Kanal unter dieser zu erzeugen, während gleichzeitig ein positiver Spannungsimpuls 54 an die Bitleitung 12B angelegt wird. Da der Verarmungsbereich unter der Metallelektrode 14 an einer negativen Spannung und der P+-Diffusionsbereich auf Null-Potential liegen, werden Defektelektronen vom Diffusion «bereich 11 in den Verarmungsbereich unter der Metallelektrode, durch den leitenden Kanal injiziert, bis eine Inversionsschicht von ungefähr gleicher Spannung wie diejenige der Bitleitung erreicht wird. Ein an die Leitung 12S angeschlossener Leseverstärker fühlt einen negativen Impuls 56 über dem Widerstand 12Rab.

Zum Lesen einer unter der Elektrode IA gespeicherten Eins wird ein negativer Impuls 52 an die Wort leitung zur Gateelektrode IG angelegt,

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um einen leitenden Kanal vom Diffusion ^bereich 11 zur Inversionsschicht unter der Metallelektrode zu induzieren, und der negative Spannungsimpuls 50 an der Speicherleitung 14S wird beendet. Da die Bitleitung negativ ist, und die Inversionsschicht auf Null-Potential liegt, werden Defektelektronen in der Inversionsschicht verarmt, bis die Inversionsschicht und die Bitleitung ungefähr auf gleicher Spannung liegen. Der Impuls 50 am Abfrageanschluss 12S kann abgefühlt werden. Zum Schreiben einer Null wird ein negativer Impuls 50 an die Speicherleitung angelegt, um einen Verarmungsbereich zu induzieren, und ein negativer Spannungsimpuls 52 wird an die Wortleitung und Galeelektrode 16 angelegt. Da die Billeitung negativ ist und keine Defektelektronen im Verarmungsbereich unter der Metallelektrode vorhanden sind, werden keine positiven Ladungen aus dem Verarmungsbereich unter der Metallelektrode abgezogen. Nur kleine Impulse 60, die von der kapazitiven Kopplung in der Speicherzelle herrühren, werden am Anschluss 12S abgefühlt. Zum Lesen einer Null wird eine negative Spannung an die Wortleitung angelegt und die negative Spannung'an der Speicherleitung abgeschaltet . Wiederum' werden keine Defektelektronen beim Lesen einer Null abgezogen. Somit tritt beim Lesen und Schreiben einer Null entsprechend der Darstellung in Fig. 5B kein Spannungsabfall auf.

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Fig. 6 zeigt ein anderes Ausführungsbeispiel der Speicherzelle.
Der Aufbau ist grundsätzlich derselbe wie bei den oben beschriebenen Ausführungsbeispielen, hier ist jedoch die Gateelektrode aus Metall und die Speicherelektrode aus einer Schicht von dotiertem Silicium
hergestellt. Die Arbeitsweise ist dieselbe, wie sie oben beschrieben wurde. '· . .

Anhand der Fig. 7A bis 7E wird ein Herstellungsverfahren für eine der beschriebenen Speicherzellen erläutert. Entsprechend der Fig. 7A wird eine relativ dicke Schicht 70 aus SiO₉ auf einem monokristallinen Halb-

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leiter sub j strat 8 aufgewachsen, welches schwach N-leitend dotiert ist. Die Konzentration des Dotierungsmittels liegt vorzugsweise zwischen

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10 und 10 Atomen/ccrn. Das Halbleitersubstrat 8 kann aus jedem geeigneten Material bestehen und die Schicht 70 aus einem durch ein geeignetes Verfahren darauf niedergeschlagenen Isoliermaterial. Eine Oeffnung 72 wird in der Schicht 70 mit konventionellen photo lithographischen und Aetzverfahrensschritten hergestellt. Die Oeffnung 72 ist
gross genug, um die ganze Zellenstruktur aufzunehmen« In der Praxis hat die Oeffnung 72 die Form eines Langloches, dessen Grosse ausreicht, um eine Reihe von Speicherzellen ähnlich der in Fig. 2 gezeigten Anordnung aufzunehmen.

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Auf der Oberfläche¹ des Halbleiters 0 in der Oeffnunj 72 wird dann eine dünne Oxyd sch icht 20 aufgewachsen oder niedergeschlagen durch ■thermische Oxydation des Substrates. Die Dicke der Schicht. ?.V> beträgt zwischen 200 und 2000 A . Kine Siliciumnitridschicht 30 wild dann auf der Oberfläche des I'lättchens über der Schicht 70 und ?.U geiiiäss der Darstellung in Fig. 6B niedergeschlagen. Die Siliciumnitridschicht kann auf gebräuchliche Weise pyrolithisch gebildet werden, z.B. durch EinfUhruncj von SiII und NH in eine Kammer und Ueberströmon des erhitzten Substrate;.';. Die Dicke der Schicht 30 beträgt 200 bis 1000 K. Anstelle von Siliciumnitrid können auch andere geeignete Isolioirnatei. alien verwendet werden, wie Al₉O,,, TiO und Phosphorsilik.ilglas. F.ine relativ dicke Schicht 76 aus polykristallinen! Silicium wird dann über der Schicht 30 nach Darstellung in Fig. 7P> niedergeschlagen. Dieser Niederschlag kann auf bekannte Weise dadurch erfolgen, dass man z.B. SiII. über das erhitzte Substrat strömen lässt. Da die daiunterliegende Schicht 30 amorph ist, ist die resultierende Siliciumschioht 76 polykristallin. Auf der Schicht 76 wird durch übliche Photolithographic eine Maskenschicht 78 niedergeschlagen und liefert eine Maske, mit welcher durch ein folgende Aetzung die Siliciumschicht 76 nur im Gatebereich erhalten bleibt (siehe Fig. 7C). Für die Schicht 78 kann SiO , ein Photolackmaterial oder jedes andere geeignete Maskenmalerial verwendet werden. Nach dem Aetzen bleibt nur der polykristalline Bereich 16 zuiück,

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der schHcsslich die GatcoleJctrode bildet. Die Siliciumnitridschichl 30 und die darunterliegende Schicht 28 aus SiO₉ werden dann jn dein Bereich der stroiriiühienden Elektrode entfernt und lassen nach Darstellung in Tig. 7Ό die Oeffnung 80 zurück. Das Substrat wird dann einem geeigneten P-Leitung hervorrufenden'Dotierungsinittel ausgesetzt, wobei der Difiusionsbereich 11 gebildet wird und die polykristalline Siliciumschicht 16 mit einem Dotierungsmittel dotiert wird. Das überschüssige Silicium kann vor oder nach der Diffusion entfernt werden. Bei Entfernung nach der Diffusion erzeugt der erste Aetz schritt nur ein Diffusionsfenster. Durch Wegätzen nach der Diffusion wird der Rest der Siliciumschicht entfernt und nur die Elektrode entsprechend der Anordnung nach dem in den Fig. 2, 3 oder 6 gezeigten und gewünschten Ausführungsbeispiel übriggelassen. Ueber der polykristallinen Siliciumschicht 16 wird dann thermisch eine Oxydschicht aufgewachsen und das Oxyd im Kontaktloch über dem Bereich 11 entfernt. Eine Metallschicht wird dann auf der Oberfläche der Speicherzelle beispielsweise durchAfdampfen niedergeschlagen und die verschiedenen Anschlüsse und Metallmuster durch Entfernen überschüssigen Materials ciusgebildet.

Schaltungen für Wort-Treiber, Bit-Treiber und Leseverstärker können

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auf demselben Substrat in einigen oder allen der oben beschriebenen Prozessschritte gleichfalls mit hergestellt werden. Diese Funktionen können jedoch auch durch separate Bauteile übernoininen werden,
die mil dor Speicberniatrix in geeigneter Weise verbunden v/erden können. Die ganze Speicheimatiix wird vorzugsweise ni.il einer Schicht aus
einem geeigneten Isoliermaterial überzogen und fertig montiert.

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Claims

PATENTANSPRÜCHE

Monolithisch, in einer Speichermatrix integrierbare Speicherzelle, die mit Anschlüssen für Wortleitungen, Bitleitungen, Leseleitimgen und mindestens eine weitere, für den Betrieb der Speicheranordnung erforderliche Leitung versehen ist, dadurch gekennzeichnet, daß in einem Halbleitersubstrat (8) eines ersten Leitfähigkeitstyps ein Bereich (11) des zweiten, entgegengesetzten Leitfähigkeitstyps vorgesehen ist, daß in ohmschem Kontakt zu dem genannten Bereich (11) eine Stromzuführungselektrode (12) angeordnet ist, daß in der Nähe des Bereiches (11) eine Ladungs speicherelektrode (14) isoliert angeordnet ist, über die ein in das Halbleitersubstrat (8) einwirkendes elektrisches Feld erzeugt wird, und daß zwischen der Stromzuführung selektrode (12) und der Ladungsspeicherelektrode (14) eine Gateelektrode (16) vorgesehen ist, über die im Halbleitersubstrat (8) ein leitender Kanal zwischen der Stromzuführungs elektrode (12) itiicl der Ladungs speicherelektrode (14) induzierbar ist.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die von dem Halbleitersubstrat (8) durch eine eolations schicht getrennte Gateelektrode (16) aus dotiertem polykristallinern Silizium besteht.
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5. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß die Gate-Elektrode mit einer Siliziumdio :ydschicht abgedeckt ist.

4. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß sich die [«•.illationsschicht aus einer ersten Schicht (28) aus Siliziumdioxyd und einer zweiten Schicht (30) aus Siliziumnitrid zusammensetzt.

5. Speicherzelle nach Anspruch I, dadurch gekennzeichnet, daß die von dem Halbleitersubstrat durch eine Isolationsschicht getrennte Ladungsspeicherelektrode (11) aus Metall besteht.
6. Speicherzelle nach den Ansprücheu 1 bis 4, dadurch gekennzeichnet, daß die Gateelektrode aus Metall und die Ladungtfspeicherelektrode aus stark dotiertem Silizium besteht (Fig. 6).
7. Speicherzelle nach den Ansprüchen I und 2, dadurch gekennzeichnet, daß das Halbleitersubstrat (8) vom N-Leitfähigkeitstyp ist.

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