DE2232765A1

DE2232765A1 - Monolithisch integrierbare speicherzelle und verwendung derselben zum aufbau eines datenspeichers

Info

Publication number: DE2232765A1
Application number: DE2232765A
Authority: DE
Inventors: Irving Tze Ho; Hwa Nien Yu
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-07-06
Filing date: 1972-07-04
Publication date: 1973-01-18
Also published as: ES404184A1; DE2232765B2; JPS5145945B1; IT956843B; FR2144903A1; FR2144903B1; CH550458A; CA961170A; DE2232765C3

Description

Monolithisch integrierbare Speicherzelle und Verwendung derselben zum Aufbau eines Datenspeichers.

Die Erfindung betrifft monolithisch integrierbare Speicherzellen, bzw. aus diesen zusammengesetzte Speicher, bei denen die binäre Information durch das Fehlen oder Vorhandensein einer elektrischen Ladung definiert ist und bei denen eine Änderung der Information durch eine räumliche Verschiebung dieser Ladung herbeigeführt wird. Derartige Speicher lassen sich in Verbindung mit Wort- und Bitleitungen in Form einer Matrix anordnen und sind insbesondere als Speicher mit wahlfreiem Zugriff für den Einsatz in digitalen Computern geeignet.

Es sind bereits Speicherzellen vorgeschalgen worden, die aus einem Halbleiterkörper mit drei aneinandergrenzenden Bereichen bestehen. Der erste Bereich besteht aus einer Diffusionszone und dient als Ladungsquelle. Der zweite, zwischen erstem und drittem liegende Bereich bildet einen Torbereich, über dem eine Torelektrode isoliert angeordnet ist. Dev dritte Bereich stellt eine Kapazität dar und wird als Speicherbereich für die Ladung verwendet. Dabei ist auch dieser Speicherbereich mit einer als Speicherelektrode zu bezeichnenden Elektrode bedeckt.

Um eine binäCe EINS in der Zelle zu speichern, werden an die Ladungsquelle, die Torelektrode und an die Speicherelektrode geeignete Potentiale angelegt, so daß Ladungen von der Quelle über den Tor-

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bereich in den Speicherbereich transportiert werden. Bei der Speicherung einer binären NULL werden dagegen Potentiale angelegt, die einen Ladungstransport verhindern, so daß der Speicherbereich frei von Ladungen bleibt.

Es ist die der Erfindung zugrunde liegende Aufgabe, einen derartigen Speicher dahingehend zu verbessern, daß er einfacher, v/irtschaftlicher und in größerer Integrationsdichte herstellbar ist und daß er hinsichtlich der Funktion geringere Schaltzeiten aufweist.

Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß ein Halbleiterkörper eines ersten Leitungstyps einen ersten Bereich des zweiten Leitungstyps und einen zweiten, dem ersten benachbarten Bereich mit einer ersten vorgegebenen Schwellenspannung aufweist, daß der Halbleiterkörper ferner einen dritten, dem zweiten benachbarten Bereich mit einer zweiten, geringeren Schwellenspannung aufweist, und daß schließlich eine einzelne Leitungselektrode räumlich wenigstens den zweiten und dritten der genannten Bereicheüberdeckt. Der wesentlichste Vorteil dieser Speicherzelle wird dadurch erzielt, daß nur noch eine einzige Leitungselektrode erforderlich ist.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschließend näher beschrieben.

Es zeigen:

Fig. 1 schematisch einen ganzen Speicher, welcher erfindungsgemäße Speicherzellen enthält;

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Fig. 2 eine Draufsicht des monolithischen Chips mit mehreren der erfindungsgemassen Speicherzellen;

» ■

Fig. 3 eine Schnittansicht entlang der Linie 3-3 in Fig. 2;

Fig. 4 eine Draufsicht eines zweiten Ausfuhrungsbeispieles der Erfindung;

Fig. 5 einen Längsschnitt entlang der Linie 5-5 der Fig. 4; Fig. 6 einen Querschnitt entlang der Linie 6-6 in Fig. 4;

Fig. 7 eine Draufsicht eines dritten Ausführungsbeispieles der Erfindung; ■

Fig. 8 einen Längsschnitt entlang der Linie 8-8 in Fig. 7; . Fig. 9 einen Querschnitt entlang der Linie 9-9 in Fig. 7;

Fig. 10 eine Draufsicht eines vierten Ausführungsbeispieles der Erfindung;

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FI9-71-038 - 3 - .

Fig. 11 einen Längsschnitt entlang der Linie 11-11 in Fig. 10;· Fig. 12 einen Querschnitt entlang der Linie 12-12 in Fig'. 10;

Fig. 13 eine Draufsicht eines fünften Ausführungsbeispieles der Erfindung.

Fig. 14 . eine Schnittansicht entlang der Linie.14-14 in Fig. 13; Fig. 15 eine bei der Beschreibung des Löschbetriebes der Erfindung

benutzte schematische Schnittansicht; Fig. 16 in einem Schema die bei besagtem Betrieb benutzten Impulse;

Fig. 17 . die beim Schreiben einer NULL angelegten Spannungen und OberflachenpQtentiale;

Fig. 18 die beim Speichern einer NULL angelegten Spannungen und Oberflächenpotentiale;

Fig. 19 die beim Lesen einer NULL angelegten Spannungen und Oberflächenpotentiale;

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Fig. 20 die vor dem Löschen angelegten Spannungen und Oberflächen-Potentiale; · ■■■"- . .·>:..

Fig. 21 die beim Löschen angelegten Spannungen und den Fluss der " Ladungsträger; . · ·

Fig. 22 die beim Lesen einer EINS angelegten Spannungen und Dber-. flächenpotentiale; ' · '·": ' "' ' ■ .'} ·' ' ·

Fig. 23 eine bei der Beschreibung des "Durchgriffbetriebes" verwendeten schematische Schnittansicht;

Fig. 24 einen Satz der bei der Beschreibung des Durchgriffbetriebes angelegten Spannungen und

Fig. 25 - 31 schematische Darstellungen der beim Durchgriffbetrieb auftretenden Spannungen, Ladungsträger und Sperrschichten.

In Fig. 1 ist ein. ganzer Speicher gezeigt, welcher die erfindungsgemässen Speicherzellen enthält. Die Zahl Eins bezeichnet allgemein ein monolithisches Siliziumchip, auf welchem Speicherzellen ausgebildet sind. Die Zollen sind mit 2 bezeichnet. An die Zellen'2 ist eine Reihe von

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? η πη π 3/1o o c

horizontal verlaufenden Bitleitungen 3 und vertikal verlaufenden Wortleitungen 4 angeschlossen. Ein Vorverstärker 5 ist mit jeder der Bitleitungen 3 verbunden, die auch noch an einen Satz .von Leseverstärkern 6 angeschlossen sindt Ein Bitdecodierer 7 ist an die Vorverstärker 5 angeschlossen. Jede der Wortleitungen 4 ist mit einem Worttreiber 8 verbunden, an welchen ein Wortdecodierer 9 angeschlossen ist. . - ...

In den Fig. 2 und 3 ist ein Ausführungsbeispiel der Erfindung gezeigt. Das Siliziumchip 1 ist mit einer N-leitenden Verunreinigung in einer Konzentration von etwa 5x10^ Atomen pro cm3 ausgebildet. Die Bitleitungen 3 sind durch P-leitende Diffusionen gebildet und weisen eine Verunreinigungskonzentration von etwa 10.20 Atomen/cm^ auf. Ueber den Siliziumchips 1 liegt eine Schicht 10 aus Siliziumdioxyd, eine Schicht 12 aus Siliziumnitrid und eine Wortleitung 4, die aus einem Metall, wie z.B. Aluminium, gebildet ist. Die Wortleitung 4 umfasst einen untersten Teil 4a und in Abstufungen die Teile 4b, 4c, 4d, welche die Siliziumdioxydschicht 10 mit ihren vier unterschiedlichen Dicken bildet. Unter dem untersten Teil 4a der Wortleitung 4 erstreckt sich eine dünne Schicht 10a aus Siliziumdioxyd mit einer Stärke von etwa 300 R. Unter dem Wortlcitungsteil 4b ist eine Siliziumdioxydschicht 10b mittlerer Dicke mit etwa 1fi00 A angeordnet. Ueber

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der P-leltenden diffundierten Bitleitung 3 befindet sich eine Sqhicht 10c aus Siliziumdioxyd von ungefähr 5000 R Dicke. Unter dem Wortleitungsteil 4d ist die dickste Oxydschicht 10d mit etwa BODO 8 Dicke

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aufgezogen. Das Siliziumnitrid liegt über den Dioxydschichten 10a, ' 1Ob und 1Od und ist etwa 300 A* dick. Die Wortleitung 4 hat eine Dicke von etwa einem Mikron. ■ . '

Der obere Teil des Siliziumchips 1 direkt unter dem Wortleitungsteil 4a wird "Speicherbereich" genannt, weil hier Defektelektronen gespeichert werden. Der Bereich zwischen dem "Speicherbereich" und dem diffundierten Bitleitungsbereich 3 wird "Torbereich" genannt«

Anhand der Fig. 23 bis 31 wird der bevorzugte "Durchgriffbetrieb" des in den Fig. 2 und 3 dargestellten Ausführungsbeispieles beschrieben.

Die diffundierte Bitleitung 3 ist in der Darstellung der Fig. 23 mit dem Lese-Ausgangsanschluss 37 verbunden, der seinerseits wieder an einen Widerstand 35 und dieser wieder an den Bittreiberanschluss angeschlossen ist. Nach der Darstellung ist die Wortleitung 4 mit dem Wortleitungsanschluss 38 verbunden. .·

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In Fig. 24 sind die vom Lese-Ausgangsanechluss 37 abgeleitete Spannung sowie die beiden Spannungszüge gezeigt, die an den Wortleitungsanschluss 38 bzw. den Bittreiberanschluss 36 angelegt werden. Die an den Wortleitungsanschluss 3Q angelegte Spannung ist mit 38a bezeichnet, die an den Bittreiberanschluss 36 angelegte mit 36a und die vom Lese-Ausgangsanschluss 37 abgeleitete Spannung mit 37a.

In Fig. 25 sind die angelegten Spannungen und die Sperrschichtgrenzen beim Schreiben einer NULL zur Zeit t* gezeigt, die in Fig. 24 dargestellt ist. Die diffundierte Bitleitung 3 steht auf einer Spannung V_Q von vorzugsweise -10 Volt,-und an die Wortleitung 4 wird eine Spannung V von vorzugsweise -7 Volt angelegt. Die resultierende Sperrschichtgrenze ist durch die gestrichelte Linie 51 wiedergegeben. Obwohl ein "Durchgriff in dem Sinne aufgetreten ist, dass die Sperrschicht des Bitleitungsbereiches 3 die durch die negative Spannung auf der Wortleitung 4 gebildete Sperrschicht erreicht hat, fliessen keine Defektelektronen aus dem Bereich 3 in die entsprechenden Tor- und Speicherbereiche unter den Wortleitungsteilen 4a, 4b. Dem ist so, weil die grosse negative Spannung V einen Intensitätsvektor des elektrischen Feldes a

liefert, der bei Betrachtung der Fig. 25 so von rechts nach links verläuft, dass die Defektelektronen im Bitleitungsbereich 3 festgehalten werden.

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,_:. ■ . s 209883/1086 " bad OFlOIMAL

In Fig· 26 sind die zur Zeit t„, die in Fig. 24 gezeigt ist, angelegten Spannungen und die dann existierenden Sperrschichtgrenzen gezeigt. Die Sperrschichtgrenzßn haben Keine Berührung, und während dieses Intervalles fliessen Keine Ladungsträger.

Fig. 27 zeigt die angelegten Spannungen und die Sperrschichtgrenzen zur Zeit t~ während des Lesens einer NULL, dargestellt in Fig. 24. Es fliessen offensichtlich Keine Defektelektronen weder aus dem noch in den Ditleitungsbereich 3 und daher Kein Strom durch den Widerstand 35. Am Leseausgangsanschluss 37 ist daher dieselbe Spannung vorhanden, die auch an die Bittreiberleitung 36 angelegt wurde. Das heisst, dass eine NULL gelesen wurde. ^s :.

In Fig, 20 sind die angelegten Spannungen und Sperrschichtgrenzen beim Schreiben einer EINS zu dem in Fig. 24 gezeigten Zeitpunkt t^ dargestellt. Die an die Bittreiberleitung 36 angelegte Spannung Vj₃ betrögt etwa -3 Volt und die Spannung V , angelegt an den Wortleitungsanschluss 38, etwa -7 Volt. Da die Spannung V negativer ist als die Spannung V, , Kann das in den Sperrbereichen resultierende elektrische Feld dargestellt werden durch den Intensitätsvektor 33, der bei Betrachtung der Fig, 20 von links nach rechts verläuft. Dadurch fliessen positive Ladungsträger oder Defektelektronen von dem diffundierten Bitleitungs-.

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2 fJ 0 H 8 3 / 1 0 R 6

ΑΌ

bereich 3 durch den zweiten oder Torbereich unter dem Bitleitungsteil 4b in den dritten oder Speicherbereich unter dem Wortleitungsteil 4a, Die DefekteleKtronen sind in Fig. 28 durch die Zeichen + wiedergegeben·

In Fig. 29 sind die zu dem in Fig. 24 gezeigten Zeitpunkt t₅ angelegten Spannungen und die Sperrschichtgrenzen gezeigt. Die Sperrschichtgrenzen erreichen einander nicht, und in diesem Intervall findet kein Fluss von Ladungsträgern statt. Die in den Speicherbereich unter dem Wortleitungsteil 4a während der Zeit tq geflossenen Defektelektronen bleiben dort gespeichert» was durch die +-Zeichen in Fig. 29 wiedergegeben wird. . . ' ■·-'.-

In Fig. 30 sind die zu der in Fig. 24 gezeigten Zeit t_ß angelegten Spannungen und die Sperrschichtgrenzeri gezeigt. Es handelt sich um die sog. HALBE WAHL, in welcher der Bittreiberanschluss 36, jedoch nicht der Wortleitungsanschluss 3ß, einen Impuls empfangen, was in Fig. 24 durch die Itnpulszüge 3Ga und ^a wiedergegeben ist. Obwohl sich die: Sperrschichtgrenze 52 um den diffundierten Ditlßitungsbereich 3 herum nach aunsen erweitert hat« bleibt die Sperrschichtgrenze 51 des Speicherbereiches unter dem K'ortleitungisteil 4a in denselben Positionen wie zur Zeit t,., und die beiden Sporrschieht-

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grenzen 51 und 52 berühren einander nicht. Die durch die +-Zeichen in Fig. 30 dargestellten Defektelektronen verbleiben daher im Speicherbereich, und es tritt kein Fluss von Ladungsträgern auf.

In Fig. 24 sind die zur Zeit ty angelegten Spannungen dieselben wie zur Zeit t^, und daher auch die Sperrschichtgrenzen 51, 52 sowie die durch die +-Zeichen dargestellten Defektelektronen, wie sie in Fig. für die Zeit tg dargestellt sind. . · . ·' - "

In Fig. 31 sind die zu der in Fig. 24 gezeigten Zeit t_fi angelegten Spannungen und Sperrschichtgrenzen dargestellt. Die Sperrschichtgrenzen 51, 52 des Speicher- bzw. Bitleitungsbereichßs berühren einander. Die an den Bittreiberanschluss 36 angelegte Spannung V beträgt etwa

-10 Volt und die an den Wortleitungsanschluss 38 angelegte Spannung V_c etwa -1 Volt. Dadurch wird ein kontinuierlicher Sperrbereich geschaffen, in welchem das elektrische Feld dargestellt wird durch den Intensitätsvektor mit dem Pfeil 40, der bei Betrachtung der Fig. 31 von rechts nach links verläuft. Die durch die +-Zeichen wiedergegebener. Defektelektronen fliessen daher bei Betrachtung der Fig. 31 vom Speicherbereich unter dem Wortleitungsteil 4a nach links in den diffundierten Bitleitungsbereich 3 und dann durch den Widerstand 35. Dadurch wird die Vorderkante des Impulses zur Zeit tg, dargestellt in

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Al

Fig. 24» ungefähr die gezeigte exponentiell Kurve annehmen anstelle einer vertikalen Vorderkante, wie sie für den Impulszug 36a der an den Bittreiberanschluss 36 angelegten Spannung dargestellt ist. Diese Krümmung dsr Vorderkante des Impulses zur Zeit tg wird dann durch einen nicht dargestellten Differentialverstärker auf herkömmliche Art abgefühlt und dadurch angegeben, dass eine EINS für diese spezielle Zelle aus dem Speicher ausgelesen wurde. .

Zu der in Fig. 24 gezeigten Zeit tg stimmen angelegte Spannungen, Sperrschichtgrenzen und das Fehlen von Defektelektronen mit den Bedingungen für die in Fig. 26 gezeigte Zeit t2 überein.

Der Fluss von Defektelektronen zwischen dem diffundierten Bitleitungsbereich und dem Speicherbereich wird durch eine einzige Elektrode dadurch, gesteuert, dass die Schwellenspannung im Torbereich höher ist als die Schwellenspannung .im Speicherbereich. Diese Differenz der Schwellenspannungen wird erreicht durch eine relativ dünne Oxydschicht 10a über dem Speicherbereich und eine etwas dickere Oxydschicht 10b über dem Torbereich. Unterschiedliche Schwellenspännungen können jedoch auch auf andere Art erreicht werden und sind in den anderen hier nachträglich beschriebenen und dargestellten Ausführungsbeispielen gezeigt.

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In den Fig. 4 bis 6 ist eine andere Ausführung der Erfindung dargestellt, worin der Unterschied zwischen den Schwellenspannungen durch einen Unterschied der dielektrischen Konstanten der über. Tor- und Speicherbereich gelegten Isolierschichten erreicht wird. Im einzelnen bezeichnet in der Fig. 5 die Bezugszahl 14 allgemein eine metallische Wartleitung von etwa 1 Mikron Dicke mit einem ersten horizontalen Teil 14a, der sich über Tor-, und Speicherbereiche erstreckt, die im Siliziumchip 1 auszubilden sind. Die Wortleitung 14 ist weiterhin mit einem relativ zum Teil 14a nach oben abgestuften Teil 14b ausgerüstet, der über dem diffundierten Bitleitungsbereich 3 liegt, und einem noch weiter abgestuften Teil 14c.

Ueber dem Speicherbereich und direkt unter dem Wortleitungsteil 14a befindet sich eine Isolierschicht aus Siliziumnitrid mit einer Dicke von etwa 1500 A und einem an einer Kante hochstehenden Teil 11a, der zu einem höheren horizontal verlaufenden Teil 11b führt. Zwischen der Siliziumnitridschicht 11 und der oberen Oberfläche des Siliziumehips 1 ist eine nur etwa 30G A dicke Schicht 20a aus Siliziumdioxyd angeordnet. Ueber dem Torbere'ich erstreckt sich eine Schicht '20b aus Siliziumdioxyd mit einer mittleren Dicke von etwa 2000 A. Ueber dem diffundierten Bitlcitungsbereich 3 liegt eine etwa 6000 K dicke Siliziumdioxydschicht 20c. Das in den Fig. 4 bis 6 gezeigte Ausführungsbeispiel kann entweder-

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in dem oben beschriebenen "Durchgriffbetrieb" arbeiten, der in den Fig. 23 bis 31 gezeigt ist, oder in dem in den Fig. 15 bis 22 gezeigten und anschliessend genauer beschriebenen "Löschbptrieb".

In den Fig. 7 bis 9 ist ein anderes Ausführungsbeispiel der Erfindung gezeigt, in welchem der Unterschied in den Schwellenwertspannungen des Torbereiches und des Speicherbereiches erreicht wird durch eine zweite Diffusion 13 aus N-leitendem Material, die durch dieselbe

Oeffnung diffundiert wird wie die Diffusion, welche den Bitleitungsbereich 3 bildet. Genauer gesagt, bezeichnet die Bezugszahl 24 allgemein eine metallische Wortleitung von etwa 1 Mikron Dicke, die einen untersten Horizontalteil .24a, einen mittleren Teil 24b und einen oberen Teil 24c umfasse. . ..

Unter dem Wortleitungsteil 24a erstreckt sich eine Isolierschicht 22 aus Siliziufnnitrid, deren einer an einer Kante hochstehender Teil 22b zu einem obersten Horizontalteil 22c führt. Die Siliziumnitridschicht ist vorzugsweise 500 K dick. Zwischen der Siliziumnitridschicht 22 und der oberen Oberfläche des Siliziumchips 1 befindet sich eine nur etwa 500 A dicke und somit relativ dünne Schicht 30b aus Siliziumdioxyd. Diese Siliziumdioxydschicht zwischen der oberen Oberfläche des

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AS

Siliziumchips 1 und den Wortleitungsteilen 24b, 24c ist mit 30a bezeichnet und etwa 6000 A dick.

Der Bitleitungsbereich 3 wird durch Diffusion einer P-leitenden

on

Verunreinigung mit einer Konzentration von etwa 10 Atomen pro cm³ gebildet. Die zweite Diffusion 13 besteht aus N-leitendem Material mit einer VerunreinigungsKonzentration von etwa 0,3x1O*' Atomen pro cm³. Das Siliziumchip 1 besteht aus N-leitendem Material mit einer VerunreinigungsKonzentration von etwa 5x10^5 Atomen pro cm³. Die Tiefe der P-Diffusion 3 beträgt etwa zwei Mikron, die Tiefe der N-Diffusion 13 etwa V2 Mikron zusätzlich.

Das in den Fig. 7 bis 9 gezeigte Ausführungsbeispiel mit Doppeldiffusion kann in dem in den Fig. 23 bis 31 gezeigten "Durchgriffbetrieb" betrieben werden, wird jedoch vorzugsweise in dem in den Fig. 15 bis 22 gezeigten und noch genauer zu beschreibenden Löschbetrieb betrieben.

In den Fig. 10 bis 12 ist ein anderes Ausführungsbeispiel der Erfindung gezeigt, worin die Differenz in den Schwellenspannungen von Tor- und Speicherbereich durch einen Torbereich mit N-leitendern Verunreini gungsmaterial erzielt wird, das man entweder durch eine zweite

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Aia

Diffusion oder vorzugsweise durch Ionenimplantation erhält. Dieser zweite Diffusionsbereich oder Ionenimplantationsbereich ist mit der Zahl 25 allgemein bezeichnet.

Die Bezugszahl 34 bezeichnet allgemein eine metallische Wortleitung von etwa 1 Mikron Dicke mit einem horizontalen Unterteil 34a, einem demgegenüber abgestuften Mittelteil 34b und einem Oberteil 34c. Der Wortleitungsteil 34a liegt über einem N-Bereich 25 und über, dem im Siliziumchip 1 ausgebildeten Speicherbereich aus N-leitendem Material mit einer Verunreinigungskonzentration von etwa 5x10'-> Atomen pro cm', Der Ionenimplantationsbereich 25 wird mit einer Verunreinigungskonzentration von etwa Sx^Q^J Atomen pro crrr* ausgebildet. Die Verunreinigungskonzentration des diffundierten Bitleitungsbereiches 3 liegt bei etwa 10^0 Atomen pro cm^.

Unter dem Wortlaitungsbereich 34a erstreckt sich ein Isolierbereich 32a aus Siliziumnitrid in einer Dicke von etwa 500 A mit einem aufrechtstehenden Teil 32b und einem horizontalen Oberteil 32c. Zwischen der Siliziumnitridschicht 32a und der oberen Oberfläche des Siliziumchips 1 erstreckt sich eine relativ dünne Schicht 30a aus Siliziumdioxyd in einer Dicke von etwa 500 A. Zwischen dem Wortleitungsteil 34b und dem diffundierten Bereich 3 erstreckt sich

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eine Siliziumdioxydschicht 30b in einer Dicke von etwa BOQO K. Zwischen dem Siliziumnitridteil 32c und der oberen Oberfläche des Sill^iumchips 1 befindet sich eine Siliziumdioxydschicht 30c, die noch etwas dicker ist als die Schicht 30b. ""· .

Der P-leitende Bitleitungsbereich 3 wird durch Diffusion in etwas mehr als 2 Mikron Tiefe gebildet. Wenn für die Verunreinigung des Bereiches 25 die Ionenimplantation benutzt wird, liegt die Tiefe dieses Bereiches zwischen 100 A und 0,5 Mikron, Bei Diffusion zur Bildung des Bereiches 25 beträgt die Tiefe etwa 1 Mikron mit einer durchschnittlichen Verunreinigungskonzentration von 3x10" Atomen pro cm3. , · . .

In den Fig. 13 und 14 ist ein weiteres Ausführungsbeispiel der Erfindung gezeigt, in welchem die Differenz bei den Schwollenwertspannungen von Tor- und Speicherbereich erzielt wird durch überlagerte Isolierschichten mit unterschiedlichen Arbeitsfunktionen, die man durch Einschluss einer Schicht 23 aus polykristallinem Silizium erholt. Genauer gesagt,,bezeichnet die Zahl 44 allgemein eine metallische Wortleitung mit einem horizontal verlaufenden Teil 44a, einem unteren Teil 44b und einem nach oben abgesetzten Teil 44c sowie einem obersten Teil 44d. Die verschiedenen Teile der Wortleitung 44 sind ungefähr 1 Mikron dick. ' ■ - - · ... ·

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Unter dem Wortleitungsteil 44a befindet sich eine Schicht 23 aus polykristallinem Silizxum mit einer P-leitenden Verunreinigung und etwa 6000 ?K Dicke. Die polykristalline Siliziumschicht 23-hat einen aufragenden Teil 23b und einen Flanschteil 23c unter dem Wortleitungsteil 44d. Unter dem Wortleitungsteil 44b und der polykristallinen Schicht 23 erstreckt sich eine Schicht 42 aus Siliziumnitrid mit einer Dicke von etwa 500 A mit einem aufragenden Teil 42a und einem obersten abgesetzten Teil 42b. - ■ ■ -

Zwischen der Siliziumnitridschicht 42 und der oberen Oberfläche des Siliziumchips 41 befindet sich eine mit 500 A nur relativ dünne Schicht 40a aus Siliziumdioxyd. Unter dem Wortleitungsteil 44c und der Siliziumnitridschicht 42b ist eine mit 6000 A relativ dicke Schicht 40b aus Siliziumdioxyd angeordnet. Die Verunreinigungskon-.zentration des P-leitenden Bitleitungsbereiches 3 liegt etwa bei 10^^u Atomen pro cm^. Die Verunreinigungskonzentration des N-leitenden Siliziumchips 1 liegt bei etwa 5x10¹^ Atomen pro cm³.

Anschliessend wird in Zusammenhang mit den Fig. 15 bis 22 eine andere Betriebsart beschrieben, in welcher ein "Lösch^H~Impuls dazu verwendet wird, die Defektelektronen aus dem Speicherbereich zu entfernen.

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In Fig. 15 ist die Betriebsart in Zusammenhang mit dem in Fig. .11 · gezeigten Ausführungsbeispiel illustriert, worin dieselben Bezugszahlen für entsprechende Teile verwendet werden. An die Wprtleitung 34 ist ein Wortleitungsanschluss 28 angeschlossen. Mit dem Bitleitungsbereich 3 ist ein Lese-Ausgangsanschluss 27 verbunden und in Reihe geschaltet mit einem Widerstand 35 und einem Bittreiberanschluss 26. Die seitlichen Abmessungen von Diffusions-, Tor- und Speicherbereich

sind durch die gestrichelten vertikalen Linien und die entsprechenden römischen Zahlen I, II und III dargestellt.

In Fig. 16 sind die Spannungskurven 28a, 27a und 2Ba der Spannungen am Wortleitungsanschluss 28 bzw. Leseausgangsanschluss 27 und am Bittreiberanschluss 26 dargestellt. ' .. . "

In Figi 17 sind die angelegten Spannungen und die resultierenden Oberflächenpotentiale zur Zeit t^ beim Schreiben einer NULL gezeigt. Nach Darstellung durch die Spannungskurve 28a in Fig. 16 beträgt die an den Bittreiberanschluss 26 angelegte Spannung V"_b, die hier mit V„ bezeichnet ist, etwa -7 Volt. Die an den Wortleitungsanschluss 28 angelegte Spannung ist ebenfalls V und beträgt -7 Volt. Die Grosse des resultierenden Potentials an der Oberfläche des Siliziumchips 1 wird durch die gestrichelte Linie bei 61 dargestellt. Daraus ist zu

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ersehen, dass das Dberflächenpotential E„ in dem zweiten oder Torbereich gleich V - V „ ist, wobei V._₂ die Schwellenspannung des zweiten oder Torbereiches ist. Das Oberflächenpotential E₁, im Torbereich beträgt daher etwa -1 Volt. E ist das Oberflächenpotential im dritten oder Speicherbereich; errechnet sich aus

V - V und ist ungefähr -6 Volt. Diese angelegten Spannungen und g 13

resultierenden Oberflächenpotentiale führen zu einem elektrischen Feld, das durch einen Intensitätsvektor dargestellt ist, der sich in der Fig. 7 von rechts nach links erstreckt. Infolgedessen fliessen keine Defektelektronen aus dem Diffusionsbereich 3 in den Tor- oder Speicherbereich, und es wird eine NULL geschrieben.

In Fig. 18 sind die angelegten Spannungen und die resultierenden Oberflächenpotentiale zur Zeit t beim Speichern einer NULL, gezeigt. Die an den Bittreiberanschluss 26 angelegte Bittreiberspannung V beträgt 0 Volt. Die an den Wortlt?itungnanschluss 28 angelegte Spannung V beträgt etwa -5 Volt. Das resultierende Oborflächßnpotential E irn zweiten oder Torbereich beträgt 0 Volt, das resultierondn Oberfläcnenpotential F ist durch die; gestrichelten Linien bei Ci1 dargestellt und beträgt etwa -4 Volt. Aufgrund dieser Spannungen und Potentiale flifissen knine UeiL-kteluktronnn, und der Speicherbereich wird von ihnen freigehalten, so dasn Rinn NULL gespeichert wird.

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In Fig. 19 sind die zur Zeit t angelegten Spannungen und resultierenden Oberflächenpotentiale beim Lesen einer NULL gezeigt. Die an den Anschluss 26 angelegte Bittreiberspannung V. beträgt O Volt und

die an den Wortleitungsanschluss 28 angelegte Spannung V etwa -7 Volt. Die Oberflächenpotentiale E und E im Tor- bzw. Speicherbereich liegen bei etwa -7 Volt aufgrund des Flusses von Defektelektronen in. den Tor- und Speicherbereich, der durch die +-Zeichen dargestellt ist. Dieser Fluss von Defektelektronen resultiert in einem Strom durch den Widerstand 35 und in einem scharfen negativen Impuls am Lese-Ausgangsanschluss 27, der in der Spannungskurve 27a der Fig. 16 bei V_Q gezeigt ist. Dieser negative Impuls V bezeichnet das Lesen einer NULL.

In Fig. 20 sind die zur Zeit t angelegten Spannungen und resultierenden Oberflächenpotentiale vor der Löschoperation gezeigt. Die an den Bittreiberanschluss 26 angelegte Spannung V beträgt 0 Volt und die an den Wortleitungsanschluss 28 angelegte Spannung V etwa -5 Volt. Das resultierende Oberflächenpotential E im Torbereich ist gleich 0 und das resultierende Oberflächenpotential E im Speicherbereich gleich -1 Volt. Die durch die +-Zeichen dargestollten Defektelektronen bleiben im Speicherbereich gespeichert, bis sie durch die Löschaperation daraus entfernt werden.

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In Fig. 21 sind die zur Zeit t während einer Löschoperation angelegten Spannungen und die resultierenden Oberflachenpotentiale gezeigt. Die an die Bittreiberleitung 26 angelegte Spannung V beträgt -7 Volt und die an den Wortleitungsanschluss 28 angelegte Spannung 0 Volt. Die Defektelektronen diffundieren aus dem Speicherbereich nach aussen in die durch die Pfeile in Fig. 21 angegebenen Richtungen.

In Fig. 22 sind die zur Zeit t beim Lesen einer EINS angelegten Spannungen und resultierenden Oberflächenpotentiale gezeigt. Die an die Bittreiberleitung 26 angelegte Spannung V beträgt 0 Volt und die an den Wortleitungsanschluss 28 angelegte Spannung V -7 Volt. Das Oberflächenpotential E im Torbereich ist etwa -1 Volt und das Oberflächenpotential E im Speicherbereich ebenfalls. Die durch die +-Zeichen dargestellten Defektelektronen bleiben im Tor- und Speicherbereich gespeichert, so dass kein nennenswerter Strom durch den Widerstand 35 fliesst. Auf der Bitleseleitung 27 erscheint nur ein kleiner Spannungsimpuls V aufgrund von Kapazitätseffekten. Das Fehlen eines grossen Impulses, wie z.B. bei V während des Lesens einer NULL, bezeichnet das Lesen eintr EINS.

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Nach der Löschoperatidn sind zur Zeit t die angelegten Spannungen

und Oberflächenpotentiale dieselben wie die in Fig. 18 gezeigten Spannungen und Potentiale zur Zeit t . Zur Zeit t beim Schreiben

C. f

einer EINS sind die angelegten Spannungen und resultierenden Oberflächenpotentiale dieselben wie die in Fig. 19 gezeigten zur Zeit t Beim Speichern einer EINS zur Zeit t_o werden dieselben Spannungen

angelegt, und es resultieren dieselben Oberflächenpotentiale wie zur Zeit t., dargestellt in Fig. 20. Zur Zeit t vor der Löschoperation werden dieselben Spannungen angelegt, und es resultieren dieselben Oberflächenpotentiale wie zur Zeit t , dargestellt in Fig. 20.

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FI9-71-038 - 23 -

209883/1086

Claims

PATENTANSPRÜCHE

Monolithisch integrierbare Speicherzelle, bei der die binäre Information durch das Fehlen oder Vorhandensein einer elektrischen Ladung definiert ist und bei der eine Änderung dieser Information durch eine räumliche Verschiebung dieser Ladung herbeigeführt wird, dadurch gekennzeichnet, daß ein Halbleiterkörper eines ersten Leitungstyps einen ersten Bereich des zweiten Leitungstyps und einen zweiten, dem ersten benachbarten Bereich mit einer zweiten, geringeren^^c^we^l^nsjpannjULng aufweist, und daß schließlich eine einzelne Leitungselektrode räumlich wenigstens den zweiten und dritten der genannten Bereiche überdeckt.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich zwischen der Leitungselektrode (4) und dem Halbleiterkörper (1) eine Schicht aus wenigstens einem isolierenden Material (10) befindet, daß diese Schicht über dem zweiten Körperbereich eine vorgegebene Dicke hat und daß dieselbe Schicht über dem dritten Körperbereich eine geringere als die vorgegebene Dicke hat.
3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß die isolierende Schicht Siliziumdioxyd umfaßt.
4. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich zwischen der Leitungselektrode (14) und dem Halbleiterkörper (1) eine Schicht aus wenigstens einem isolierenden Material befindet und daß die dielektrische Konstante des Materials bei annähernd gleichbleibender Schichtdicke über dem dritten Körperbereich größer gewählt ist als jene über dem zweiten Körperbereich.
5. Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß die isolierende Schicht über dem dritten Körperbereich überwiegend aus Siliziumnitrid besteht.

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209883/ft)8G
6. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich direkt auf dem Halbleiterkörper (1) über dem zweiten und dritten Bereich desselben eine Schicht (4O, 42) aus wenigstens einem isolierenden Material befindet/ und daß zwischen dieser isolierenden Schicht und der Leitungselektrode über dem dritten Körperbereich sich eine weitere Schicht (23) eines Materials befindet, das in der darunter liegenden Isolierschicht geringere Austrittsarbeit hervorruft.
7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß

die weitere Materialschicht (23) aus P + dotiertem, polykristallinem Silizium besteht.
8. Verwendung der Speicherzelle nach den Ansprüchen 1 bis 7 zum Aufbau eines Datenspeichers mit direktem Zugriff, dadurch gekennzeichnet, daß an den ersten Bereich im Körper jeder Speicherzelle eine Bitleitung und an die Leitungselektrode eine Wortleitung angeschlossen ist, ferner daß Schaltmittel vorhanden sind, durch welche Potentiale an erste Bereiche und Leitungselektroden von Zellen gelegt werden, so daß elektrische Ladung aus ersten, durch zweite hindurch in dritte Bereiche fließt.
9. Verwendung der Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, daß jede Bitleitung (3) über wenigstens einen Widerstand (35) mit einer Biterregerschaltung (5), direkt jedoch mit einem Leseverstärker (6) und jede Wortleitung (4) mit einer Worterregerschaltung (8) verbunden wird.

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ι ^H-Leersei