DE2232765B2 - Monolithisch integrierbare Speicherzelle und Verwendung derselben zum Aufbau eines Datenspeichers - Google Patents

Monolithisch integrierbare Speicherzelle und Verwendung derselben zum Aufbau eines Datenspeichers

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Description

Die Erfindung betrifft monolithisch integrierbare Speicherzellen bzw. aus diesen zusammengesetzte Speicher, bei denen die binäre Information durch das Fehlen oder Vorhandensein einer elektrischen Ladung definiert ist und bei denen eine Änderung der Information durch eine räumliche Verschiebung dieser Ladung herbeigeführt wird. Derartige Speicher lassen sich in Verbindung mit Wort- und Bitleitungen in Form einer Matrix anordnen und sind insbesondere als Speicher mit wahlfreiem Zugriff für den Einsatz in digitalen Computern geeignet
Es sind bereits Speicherzellen vorgeschlagen worden, die aus einem Halbleiterkörper mit drei aneinandergrenzenden Bereichen bestehen. Der erste Bereich besteht aus einer Diffusionszone und dient als Ladungsquelle. Der zweite, zwischen erstem und drittem liegende Bereich bildet einen Torbereich, über dem eine Torelektrode isoliert angeordnet ist. Der dritte Bereich stellt eine Kapazität dar und wird als Speicherbereich für die Ladung verwendet. Dabei ist auch dieser Speicherbereich mit einer als Speicherelektrode zu bezeichnenden Elektrode bedeckt
Um eine binäre EINS in der Zelle zu speichern, werden an die Ladungsquelle, die Torelektrode und an die Speicherelektrode geeignete Potentiale angelegt, so daß Ladungen von der Quelle über den Torbereich in den Speicherbereich transportiert werden. Bei der Speicherung einer binären NULL werden dagegen Potentiale angelegt, die einen Ladungstransport verhindem, so daß der Speicherbereich frei von Ladungen bleibt
Es ist die der Erfindung zugrunde liegende Aufgabe, einen derartigen Speicher dahingehend zu verbessern, daß er eine einfachere und damit in größerer Integrationsdichte herstellbare Struktur mit kürzeren Schaltzeiten aufweist.
Gemäß der Erfindung wird diese Aufgabe gelöst, daß ein Halbleiterkörper eines ersten Leitungstyps einen ersten Bereich des zweiten Leitungstyps und einen
so zweiten, dem ersten benachbarten Bereich gegenüber Schwellenspannung aufweist, daß der Halbleiterkörper ferner einen dritten, dem zweiten benachbarten Bereich mit einer zweiten, gegenüber der ersten geringeren Schwellenspannung aufweist und daß schließlich eine einzelne Leitungselektrode wenigstens den zweiten und dritten Bereich überdeckt. Der wesentlichste Vorteil dieser Speicherzelle wird dadurch erzielt, daß nur noch eine einzige Leitungselektrode erforderlich ist.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschließend näher beschrieben. Es zeigt
Fig. 1 schematisch einen ganzen Speicher, welcher erfindungsgemäße Speicherzellen enthält;
F i g. 2 eine Draufsicht des monolithischen Chips mit mehreren der erfindungsgemäßen Speicherzellen;
F i g. 3 eine Schnittansicht entlang der Linie 3-3 in Fig. 2;
F i g. 4 eine Draufsicht eines zweiten Ansfiihninesbei-
spiels der Erfindung;
F i g. 5 einen Längsschnitt entlang der Linie 5-5 der Fig. 4;
Fig.6 einen Querschnitt entlang der Linie 6-6 in Fig.4;
F i g. 7 eine Draufsicht eines dritten Ausführungsbeispieles der Erfindung;
Fig.8 einen Längsschnitt entlang der Linie 8-8 in Fig.7;
Fig.9 einen Querschnitt entlang der Linie 9-9 in Fig.7;
F i g. 10 eine Draufsicht eines vierten Ausführungsbeispieles der Erfindung;
F i g. 11 einen Längsschnitt entlang der Linie 11-11 in Fig. 10;
Fig. 12 einen Querschnitt entlang der Linie 12-12 in Fig. 10;
F i g. 13 eine Draufsicht eines fünften Ausführungsbeispieles der Erfindung;
F i g. 14 eine Schnittansicht entlang der Linie 14-14 in Fig. 13;
F i g. 15 eine bei der Beschreibung des Löschbetriebes der Erfindung benutzte schematische Schnittansicht;
Fig. 16 in einem Schema die bei besagtem Betrieb benutzten Impulse;
Fig. 17 die beim Schreiben einer NULL angelegten Spannungen und Oberflächenpotentiale;
Fig. 18 die beim Speichern einer NULL angelegten Spannungen und Oberflächenpotentiale;
Fig. 19 die beim Lesen einer NULL angelegten Spannungen und Oberflächenpotentiale;
F i g. 20 die vor dem Löschen angelegten Spannungen und Oberflächenpotentiale;
Fig.21 die beim Löschen angelegten Spannungen und den Fluß der Ladungsträger;
Fig.22 die beim Lesen einer EINS angelegten Spannungen und Oberflächenpotentiale;
F i g. 23 eine bei der Beschreibung des »Durchgriffbetriebes« verwendeten schematischen Schnittansicht;
F i g. 24 einen Satz der bei der Beschreibung des Durchgriffbetriebes angelegten Spannungen und
Fig.25—31 schematische Darstellungen der beim Durchgriffbetrieb auftretenden Spannungen, Ladungsträger und Sperrschichten.
In F i g. 1 ist ein ganzer Speicher gezeigt, welcher die erfindungsgemäßen Speicherzellen enthält. Die Zahl Eins bezeichnet allgemein ein monolithisches Siliziumchip, auf welchem Speicherzellen ausgebildet sind. Die Zellen sind mit 2 bezeichnet. An die Zellen 2 ist eine Reihe von horizontal verlaufenden Bitleitungen 3 und vertikal verlaufenden Wortleitungen 4 angeschlossen. Ein Vorverstärker 5 ist mit jeder der Bitleitungen 3 verbunden, die auch noch an einen Satz von Leseverstärkern 6 angeschlossen sind. Ein Bitdecodierer 7 ist an die Vorverstärker 5 angeschlossen. Jede der Wortleitungen 4 ist mit einem Worttreiber 8 verbunden, an welchen ein Wortdecodierer 9 angeschlossen ist.
In den Fig.2 und 3 ist ein Ausführungsbeispiel der Erfindung gezeigt. Das Siliziumchip 1 ist mit einer N-leitenden Verunreinigung in einer Konzentration von bo etwa 5 χ 1015 Atomen pro cm3 ausgebildet. Die Bitleitungen 3 sind durch P-Ieitende Diffusionen gebildet und weisen eine Verunreinigungskonzentration von etwa IO20 Atomen/cm3 auf. Über den Siliziumchips 1 liegt eine Schicht 10 aus Siliziumdioxyd, eine Schicht 12 aus hi Siliziumnitrid und eine Wortleitung 4, die aus einem Metall, wie z. B. Aluminium, gebildet ist. Die Wortleitune 4 umfaßt einen untersten Teil 4a und in Abstufungen die Teile Ab, Ac, Ad, welche die Siliziumdioxydschicht 10 mit ihren vier unterschiedlichen Dicken bildet Unter dem untersten Teil 4a der Wortleitung 4 erstreckt sich eine dünne Schicht ?.0a aus Siliziumdioxyd mit einer Stärke von etwa 300 A. Unter dem Wortleitungsteil 46 ist eine Siliziumdioxydschicht tob mittlerer Dicke mit etwa 1500 A angeordnet Ober der P-leitenden diffundierten Bitleitung 3 befindet sich eine Schicht 10c aus Siliziumdioxyd von ungefähr 5000 A Dicke. Unter dem Wortleitungsteil 4t/ ist die dickste Oxydschicht 1Od mit etwa 6000 A Dicke aufgezogen. Das Siliziumnitrid liegt über den Dioxydschichten 10a, iOb und 10c/ und ist etwa 300 A dick. Die Wortleitung 4 hat eine Dicke von etwa einem Mikron.
Der obere Teil des Siliziumchips 1 direkt unter dem Wortleitungsteil 4a wird »Speicherbereich« genannt, weil hier Defektelektronen gespeichert werden. Der Bereich zwischen dem »Speicherbereich« und dem diffundierten Bitleitungsbereich 3 wird »Torbereich« genannt
Anhand der Fig.23 bis 31 wird der bevorzugte »Durchgriffbetrieb« des in den F i g. 2 und 3 dargestellten Ausführungsbeispieles beschrieben. Die diffundierte Bitleitung 3 ist in der Darstellung der F i g. 23 mit dem Lese-Ausgangsanschluß 37 verbunden, der seinerseits wieder an einen Widerstand 35 und dieser wieder an den Bittreiberanschluß 36 angeschlossen ist Nach der Darstellung ist die Wortleitung 4 mit dem Wortleitungsanschluß 38 verbunden.
In Fig.24 sind die vom Lese-Ausgangsanschluß 37 abgeleitete Spannung sowie die beiden Spannungszüge gezeigt, die an den Wortleitungsanschluß 38 bzw. den Bittreiberanschluß 36 angelegt werden. Die an den Wortleitungsanschluß 38 angelegte Spannung ist mit 38a bezeichnet, die an den Bittreiberanschluß 36 angelegte mit 36a und die vom Lese-Ausgangsanschluß 37 abgeleitete Spannung mit 37a.
In Fig. 25 sind die angelegten Spannungen und die Sperrschichtgrenzen beim Schreiben einer NULL zur Zeit d gezeigt, die in Fig.24 dargestellt ist. Die diffundierte Bitleitung 3 steht auf einer Spannung Va von vorzugsweise —10 Volt, und an die Wortleitung 4 wird eine Spannung Vg von vorzugsweise — 7 Volt angelegt. Die resultierende Sperrschichtgrenze ist durch die gestrichelte Linie 51 wiedergegeben. Obwohl ein »Durchgriff« in dem Sinne aufgetreten ist, daß die Sperrschicht des Bitleitungsbereiches 3 die durch die negative Spannung auf der Wortleitung 4 gebildete Sperrschicht erreicht hat, fließen keine Defektelektronen aus dem Bereich 3 in die entsprechenden Tor- und Speicherbereiche unter den Wortleitungsteilen 4a, Ab. Dem ist so, weil die große negative Spannung Va einen Intensitätsvektor des elektrischen Feldes liefert, der bei Betrachtung der F i g. 25 so von rechts nach links verläuft, daß die Defektelektronen im Bitleitungsbereich 3 festgehalten werden.
In Fig. 26 sind die zur Zeit (2, die in Fig. 24 gezeigt ist, angelegten Spannungen und die dann existierenden Sperrschichtgrenzen gezeigt. Die Sperrschichtgrenzen haben keine Berührung, und während dieses Intervalls fließen keine Ladungsträger.
Fig. 27 zeigt die angelegten Spannungen und die Sperrschichtgrenzen zur Zeit t} während des Lesens einer NULL, dargestellt in Fig. 24. Es fließen offensichtlich keine Defektelektronen weder aus dem noch in den Bitleitungsbereich 3 und daher kein Strom durch den Widerstand 35. Am Leseausgangsanschluß 37 ist daher dieselbe Spannung vorhanden, die auch an die
Bittreiberleitung 36 angelegt wurde. Das heißt, daß eine NULL gelesen wurde.
In Fig. 28 sind die angelegten Spannungen und Sperrschichtgrenzen beim Schreiben einer EINS zu dem in F i g. 24 gezeigten Zeitpunkt u dargestellt. Die an die Bittreiberleitung 36 angelegte Spannung Vi, beträgt etwa — 3 Volt und die Spannung V^, angelegt an den Wortleitungsanschluß 38, etwa -7 Volt. Da die Spannung Ve negativer ist als die Spannung Vb, kann das in den Sperrbereichen resultierende elektrische Feld dargestellt werden durch den Intensitätsvektor 39, der bei Betrachtung der Fig. 28 von links nach rechts verläuft. Dadurch fließen positive Ladungsträger oder Defektelektronen von dem diffundierten Bitleitungsbereich 3 durch den zweiten oder Torbereich unter dem Bitleitungsteil 46 in den dritten oder Speicherbereich unter dem Wortleitungsteii 4a. Die Defektelektronen sind in F i g. 28 durch die Zeichen wiedergegeben.
In Fig. 29 sind die zu dem in Fig.24 gezeigten Zeitpunkt fs angelegten Spannungen und die Sperrschichtgrenzen gezeigt. Die Sperrschichtgrenzen erreichen einander nicht, und in diesem Intervall findet kein Fluß von Ladungsträgern statt. Die in den Speicherbereich unter dem Wortleitungsteil 4a während der Zeit U geflossenen Defektelektronen bleiben dort gespeichert, was durch die + -Zeichen in Fig. 29 wiedergegeben wird.
In Fig.30 sind die zu der in Fi g. 24 gezeigten Zeit fe angelegten Spannungen und die Sperrschichtgrenzen gezeigt. Es handelt sich um die sog. HALBE WAHL, in welcher der Bittreiberanschluß 36, jedoch nicht der Wortleitungsanschluß 38 einen Impuls empfangen, was in F i g. 24 durch die Impulszüge 36a und 38a wiedergegeben ist Obwohl sich die Sperrschichtgrenze 52 um den diffundierten Bitleitungsbereich 3 herum nach außen erweitert hat, bleibt die Sperrschichtgrenze 51 des Speicherbereiches unter dem Wortleitungsteil 4a in denselben Positionen wie zur Zeit fs, und die beiden Sperrschichtgrenzen 51 und 52 berühren einander nicht. Die durch die +-Zeichen in Fig.30 dargestellten Defektelektronen verbleiben daher im Speicherbereich, und es tritt kein Fluß von Ladungsträgern auf.
In F i g. 24 sind die zur Zeit ti angelegten Spannungen dieselben wie zur Zeit fs und daher auch die Sperrschichtgrenzen 51, 52 sowie die durch die + -Zeichen dargestellten Defektelektronen, wie sie in F i g. 29 für die Zeit & dargestellt sind.
In Fig.31 sind die zu der in Fig. 24 gezeigten Zeit t% angelegten Spannungen und Sperrschichtgrenzen dargestellt Die Sperrschichtgrenzen 51, 52 des Speicherbzw. Bitleitungsbereiches berühren einander. Die an den Bittreiberanschluß 36 angelegte Spannung V1 beträgt etwa —10 Volt und die an den Wortleitungsanschluß 38 angelegte Spannung Vcetwa — 1 Volt Dadurch wird ein kontinuierlicher Sperrbereich geschaffen, in welchem das elektrische Feld dargestellt wird durch den Intensitätsvektor mit dem Pfeil 40, der bei Betrachtung der F i g. 31 von rechts nach links verläuft Die durch die +-Zeichen wiedergegebenen Defektelektronen fließen daher bei Betrachtung der F i g. 31 vom Speicherbereich unter dem Wortleitungsteil 4a nach links in den diffundierten Bitleitungsbereich 3 und dann durch den Widerstand 35. Dadurch wird die Vorderkante des Impulses zur Zeit U, dargestellt in F i g. 24, ungefähr die gezeigte exponentielle Kurve annehmen anstelle einer vertikalen Vorderkante, wie sie für den Impulszug 36a der an den Bittreiberanschluß 36 angelegten Spannung dargestellt ist. Diese Krümmung der Vorderkante des Impulses zur Zeit te wird dann durch einen nicht dargestellten Differentialverstärker auf herkömmliche Art abgefühlt und dadurch angegeben, daß eine EINS für diese spezielle Zelle aus dem Speicher ausgelesen wurde.
Zu der in F i g. 24 gezeigten Zeit fg stimmen angelegte Spannungen, Sperrschichtgrenzen und das Fehlen von Defektelektronen mit den Bedingungen für die in F i g. 26 gezeigte Zeit (2 überein.
ίο Der Fluß von Defektelektronen zwischen dem diffundierten Bitleitungsbereich und dem Speicherbereich wird durch eine einzige Elektrode dadurch gesteuert, daß die Schwellenspannung im Torbereich höher ist als die Schwellenspannung im Speicherbereich.
Diese Differenz der Schwellenspannungen wird erreicht durch eine relativ dünne Oxydschicht 10a über dem Speicherbereich und eine etwas dickere Oxydschicht 106 über dem Torbereich. Unterschiedliche Schwellenspannungen können jedoch auch auf andere Art erreicht werden und sind in den anderen hier nachträglich beschriebenen und dargestellten Ausführungsbeispielen gezeigt.
In den Fig.4 bis 6 ist eine andere Ausführung der Erfindung dargestellt, worin der Unterschied zwischen den Schwellenspannungen durch einen Unterschied der dielektrischen Konstanten der über Tor- und Speicherbereich gelegten Isolierschichten erreicht wird. Im einzelnen bezeichnet in der Fig.5 die Bezugszahl 14 allgemein eine metallische Wortleitung von etwa 1 Mikron Dicke mit einem ersten horizontalen Teil 14a, der sich über Tor- und Speicherbereiche erstreckt, die im Siliziumchip 1 auszubilden sind. Die Wortleitung 14 ist weiterhin mit einem relativ zum Teil 14a nach oben abgestuften Teil 146 ausgerüstet, der über dem diffundierten Billeitungsbereich 3 liegt, und einem noch weiter abgestuften Teil 14c
Über dem Speicherbereich und direkt unter dem Wortleitungsteil 14a befindet sich eine Isolierschicht aus Siliziumnitrid mit einer Dicke von etwa 1500 Ä und einem an einer Kante hochstehenden Teil 11a, der zu einem höheren horizontal verlaufenden Teil life führt Zwischen der Siliziumnitridschicht 11 und der oberen Oberfläche des Siliziumchips 1 ist eine nur etwa 300 Ä dicke Schicht 20a aus Siliziumdioxyd angeordnet Über dem Torbereich erstreckt sich eine Schicht 206 aus Siliziumdioxyd mit einer mittleren Dicke von etwa 2000 Ä. Über dem diffundierten Bitleitungsbereich 3 liegt eine etwa 6000 A dicke Siliziumdioxydschicht 20a Das in den Fig.4 bis 6 gezeigte Ausführungsbeispiel kann entweder in dem oben beschriebenen »Durchgriffbetrieb« arbeiten, der in den F i g. 23 bis 31 gezeigt ist, oder in dem in den Fig. 15 bis 22 gezeigten und anschließend genauer beschriebenen »Löschbetrieb«.
In den F i g. 7 bis 9 ist ein anderes Ausführungsbeispiel der Erfindung gezeigt, in welchem der Unterschied in den Schwellenwertspannungen des Torbereiches und des Speicherbereiches erreicht wird durch eine zweite Diffusion 13 aus N-leitendem Material, die durch dieselbe Öffnung diffundiert wird wie die Diffusion, welche den Bitleitungsbereich 3 bDdet Genauer gesagt, bezeichnet die Bezugszahl 24 allgemein eine metallische Wortleitung von etwa 1 Mikron Dicke, die einen untersten Horizontalteil 24a, einen mittleren Teil 246 und einen oberen Teil 24cumf aßt
Unter dem WortJeitungstefl 24a erstreckt sich eine Isolierschicht 22 ans Siliziumnitrid, deren einer an einer Kante hochstehender Teil 22b zu einem obersten Horizontalteil 22c führt Die Sflizhimnitridschicht ist
vorzugsweise 500 A dick. Zwischen der Siliziumnitridschicht 22 und der oberen Oberfläche des Siliziumchips 1 befindet sich eine nur etwa 500 Ä dicke und somit relativ dünne Schicht 306 aus Siliziumdioxyd. Diese Siliziumdioxydschicht zwischen der oberen Oberfläche des Siliziumchips 1 und den Wortleitungsteilen 24b, 24c ist mit 30a bezeichnet und etwa 6000 Ä dick.
Der Bitleitungsbereich 3 wird durch Diffusion einer P-Ieitenden Verunreinigung mit einer Konzentration von etwa 102Q Atomen pro cm3 gebildet. Die zweite Diffusion 13 besteht aus N-leitendem Material mit einer Verunreinigungskonzentration von etwa 0,3 χ 10" Atomen pro cm3. Das Siliziumchip 1 besteht aus N-leitendem Material mit einer Verunreinigungskonzentration von etwa 5 χ 1015 Atomen pro cm3. Die Tiefe der P-Diffusion 3 beträgt etwa zwei Mikron, die Tiefe der N-Diffusion 13 etwa '/2 Mikron zusätzlich.
Das in den Fig. 7 bis 9 gezeigte Ausführungsbeispiel mit Doppeldiffusion kann in dem in den Fig. 23 bis 31 gezeigten »Durchgriffbetrieb« betrieben werden, wird jedoch vorzugsweise in dem in den Fig. 15 bis 22 gezeigten und noch genauer zu beschreibenden Löschbetrieb betrieben.
In den Fig. 10 bis 12 ist ein anderes Ausführungsbeispiel der Erfindung gezeigt, worin die Differenz in den Schwellenspannungen von Tor- und Speicherbereich durch einen Torbereich mit N-leitendem Verunreinigungsmaterial erzielt wird, das man entweder durch eine zweite Diffusion oder vorzugsweise durch Ionenimplantation erhält. Dieser zweite Diffusionsbereich oder lonenimplantationsbereich ist mit der Zahl 25 allgemein bezeichnet.
Die Bezugszahl 34 bezeichnet allgemein eine metallische Wortleitung von etwa 1 Mikron Dicke mit einem horizontalen Unterteil 34a, einem demgegenüber abgestuften Mittelteil 346 und einem Oberteil 34c. Der Wortleitungsteil 34a liegt über einem N-Bereich 25 und über dem im Siliziumchip 1 ausgebildeten Speicherbereich aus N-leitendem Material mit einer Verunreinigungskonzentration von etwa 5 χ 1015 Atomen pro cm3. Der lonenimplantationsbereich 25 wird mit einer Verunreinigungskonzentration von etwa 3xlO17 Atomen pro cm3 ausgebildet. Die Verunreinigungskonzentration des diffundierten Bitleitungsbereiches 3 liegt bei etwa 1020 Atomen pro cm3.
Unter dem Wortleitungsbereich 34a erstreckt sich ein Isolierbereich 32a aus Siliziumnitrid in einer Dicke von etwa 500 A mit einem aufrecht stehenden Teil 32b und einem horizontalen Oberteil 32c Zwischen der Siliziumnitridschicht 32a und der oberen Oberfläche des Siliziumchips 1 erstreckt sich eine relativ dünne Schicht 30a aus Siliziumdioxyd in einer Dicke von etwa 500 A. Zwischen dem Wortleitungsteil 34b und dem diffundierten Bereich 3 erstreckt sich eine Siliziumdioxydschicht 306 in einer Dicke von etwa 6000 A. Zwischen dem Siliziumnitridteil 32c und der oberen Oberfläche des Siliziumchips 1 befindet sich eine Siliziumdioxydschicht 30a die noch etwas dicker ist als die Schicht 306.
Der P-leitende Bitleitungsbereich 3 wird durch Diffusion in etwas mehr als 2 Mikron Tiefe gebildet Wenn für die Verunreinigung des Bereiches 25 die Ionenimplantation benutzt wird, liegt die Tiefe dieses Bereiches zwischen 100 A und 0,5 Mikron. Bei Diffusion zur Bildung des Bereiches 25 beträgt die Tiefe etwa 1 Mikron mit einer durchschnittlichen Verunreinigungs- es konzentration von 3x10" Atomen pro cm3.
In den F i g. 13 und 14 ist ein weiteres Ausführungsbeispiel der Erfindung gezeigt in welchem die Differenz bei den Schwellenwertspannungen von Tor- und Speicherbereich erzielt wird durch überlagerte Isolierschichten mit unterschiedlichen Arbeitsfunktionen, die man durch Einschluß einer Schicht 23 aus polykristallinem Silizium erhält. Genauer gesagt, bezeichnet die Zahl 44 allgemein eine metallische Wortleitung mit einem horizontal verlaufenden Teil 44a, einem unteren Teil 446 und einem nach oben abgesetzten Teil 44c sowie einem obersten Teil 44d Die verschiedenen Teile der Wortleitung 44 sind ungefähr 1 Mikron dick.
Unter dem Wortleitungsteil 44a befindet sich eine Schicht 23 aus polykristallinem Silizium mit einer P-Ieitenden Verunreinigung und etwa 6000 A Dicke. Die polykristalline Siliziumschicht 23 hat einen aufragenden Teil 236 und einen Flanschteil 23c unter dem Wortleitungsteil 44c/. Unter dem Wortleitungsteil 446 und der polykristallinen Schicht 23 erstreckt sich eine Schicht 42 aus Siliziumnitrid mit einer Dicke von etwa 500 A mit einem aufragenden Teil 42a und einem obersten abgesetzten Teil 426.
Zwischen der Siliziumnitridschicht 42 und der oberen Oberfläche des Siliziumchips 41 befindet sich eine mit 500 A nur relativ dünne Schicht 40a aus Siliziumdioxyd. Unter dem Wortleitungsteil 44c und der Siliziumnitridschicht 426 ist eine mit 6000 A relativ dicke Schicht 406 aus Siliziumdioxyd angeordnet. Die Verunreinigungskonzentration des P-leitenden Bitleitungsbereiches 3 liegt etwa bei 1020 Atomen pro cm3. Die Verunreinigungskonzentration des N-Ieitenden Siliziumchips 1 liegt bei etwa 5 χ 1015 Atomen pro cm3.
Anschließend wird in Zusammenhang mit den F i g. 15 bis 22 eine andere Betriebsart beschrieben, in welcher ein »Lösch«-Impuls dazu verwendet wird, die Defektelektronen aus dem Speicherbereich zu entfernen.
In Fig. 15 ist die Betriebsart in Zusammenhang mit dem in F i g. 11 gezeigten Ausführungsbeispiel illustriert, worin dieselben Bezugszahlen für entsprechende Teile verwendet werden. An die Wortleitung 34 ist ein Wortleitungsanschluß 28 angeschlossen. Mit dem Bitleitungsbereich 3 ist ein Lese-Ausgangsanschluß 27 verbunden und in Reihe geschaltet mit einem Widerstand 35 und einem Bittreiberanschluß 26. Die seitlichen Abmessungen von Diffusions-, Tor- und Speicherbereich sind durch die gestrichelten vertikalen Linien und die entsprechenden römischen Zahlen I, II und III dargestellt.
In F i g. 16 sind die Spannungskurven 28a, 27a und 26a der Spannungen am Wortieitungsanschluß 28 bzw. Leseausgangsanschluß 27 und am Bittreiberanschluß 26 dargestellt.
In Fig. 17 sind die angelegten Spannungen und die resultierenden Oberflächenpotentiale zur Zeit ii beim Schreiben einer NULL gezeigt. Nach Darstellung durch die Spannungskurve 28a in Fig. 16 beträgt die an den Bittreiberanschluß 26 angelegte Spannung Vb, die hier mit Vg bezeichnet ist etwa — 7VoIt Die an den Wortleitungsanschluß 28 angelegte Spannung ist ebenfalls Vg und beträgt -7VoIt Die Größe des resultierenden Potentials an' der Oberfläche des Siliziumchips 1 wird durch die gestrichelte Linie bei 61 dargestellt Daraus ist zu ersehen, daß das Oberflächenpotential Es2 in dem zweiten oder Torbereich gleich Vg- Vn ist wobei Vn die Schwellenspannung des zweiten oder Torbereiches ist Das Oberflächenpoten tial £s2 im Torbereich beträgt daher etwa — 1 Volt £53 ist das Oberflächenpotential im dritten oder Speicherbereich, errechnet sich aus Vg— V7-3 und ist ungefähr —6 Volt Diese angelegten Spannungen und resultieren-
den Oberflächenpotentiale führen zu einem elektrischen Feld, das durch einen Intensitätsvektor dargestellt ist, der sich in der Fig. 17 von rechts nach links erstreckt. Infolgedessen fließen keine Defektelektronen aus dem Diffusionsbereich 3 in den Tor- oder Speicherbereich, und es wird eine NULL geschrieben.
In Fig. 18 sind die angelegten Spannungen und die resultierenden Oberflächenpotentiale zur Zeit h beim Speichern einer NULL gezeigt. Die an den Bittreiberanschluß 26 angelegte Bittreiberspannung V* beträgt iu 0 Volt. Die an den Wortleitungsanschluß 28 angelegte Spannung Kr beträgt etwa -5VoIt. Das resultierende Oberflächenpotential Es 2 im zweiten oder Torbereich beträgt 0 Volt, das resultierende Oberflächenpotential fs3 ist durch die gestrichelten Linien bei 61 dargestellt und beträgt etwa -4 Volt. Aufgrund dieser Spannungen und Potentiale fließen keine Defektelektronen, und der Speicherbereich wird von ihnen freigehalten, so daß eine NULL gespeichert wird.
In Fig. 19 sind die zur Zeit /3 angelegten Spannungen und resultierenden Oberflächenpotentiale beim Lesen einer NULL gezeigt. Die an den Anschluß 26 angelegte Bittreiberspannung Vi, beträgt 0 Volt und die an den Wortleitungsanschluß 28 angelegte Spannung Vg etwa -7VoIt. Die Oberflächenpotentiale ES2 und ES} im Tor- bzw. Speicherbereich liegen bei etwa — 7 Volt aufgrund des Flusses von Defektelektronen in den Tor- und Speicherbereich, der durch die +-Zeichen dargestellt ist. Dieser Fluß von Defektelektronen resultiert in einem Strom durch den Widerstand 35 und in einem scharfen negativen Impuls am Lese-Ausgangsanschluß 27, der in der Spannungskurve 27a der F i g. 16 bei Ko gezeigt ist. Dieser negative Impuls Ko bezeichnet das Lesen einer NULL
In F i g. 20 sind die zur Zeit ti angelegten Spannungen ii und resultierenden Oberflächenpotentiale vor der Löschoperation gezeigt. Die an den Bittreiberanschluß 26 angelegte Spannung Vb beträgt 0 Volt und die an den Wortleitungsanschluß 28 angelegte Spannung Kr etwa — 5 Volt. Das resultierende Oberflächenpotential Es2 im Torbereich ist gleich 0 und das resultierende Oberflächenpotential Es3 im Speicherbereich gleich -1 Volt. Die durch die +-Zeichen dargestellten Defektelektronen bleiben im Speicherbereich gespeichert, bis sie durch die Löschoperation daraus entfernt werden.
In Fig. 21 sind die zur Zeit h während einer Löschoperation angelegten Spannungen und die resultierenden Oberflächenpotentiale gezeigt. Die an die Bittreiberleitung 26 angelegte Spannung Kj, beträgt -7VoIt und die an den Wortleitungsanschluß 28 angelegte Spannung OVoIt. Die Defektelektronen diffundieren aus dem Speicherbereich nach außen in die durch die Pfeile in F i g. 21 angegebenen Richtungen.
In F i g. 22 sind die zur Zeit ig beim Lesen einer EINS angelegten Spannungen und resultierenden Oberflächenpotentiale gezeigt. Die an die Bittreiberleitung 26 angelegte Spannung Vi beträgt 0 Voii und die an den Wortleitungsanschluß 28 angelegte Spannung K4, — 7 Volt. Das Oberflächenpotential ES2 im Torbereich ist etwa —1 Volt und das Oberflächenpotential fs 3 im Speicherbereich ebenfalls. Die durch die +-Zeichen dargestellten Defektelektronen bleiben im Tor- und Speicherbereich gespeichert, so daß kein nennenswerter Strom durch den Widerstand 35 fließt. Auf der Bitleseleitung 27 erscheint nur ein kleiner Spannungsimpuls Ki aufgrund von Kapazitätseffekten. Das Fehlen eines großen Impulses, wie z. B. bei Ko während des Lesens einer NULL, bezeichnet das Lesen einer EINS.
Nach der Löschoperation sind zur Zeit ie die angelegten Spannungen und Oberflächenpotentiale dieselben wie die in Fig. 18 gezeigten Spannungen und Potentiale zur Zeit f2. Zur Zeit ft beim Schreiben einer EINS sind die angelegten Spannungen und resultierenden Oberflächenpotentiale dieselben wie die in Fig. 19 gezeigten zur Zeit /3. Beim Speichern einer EINS zur Zeit /8 werden dieselben Spannungen angelegt, und es resultieren dieselben Oberflächenpotentiale wie zur Zeit u, dargestellt in Fig.20. Zur Zeit r)0 vor der Löschoperation werden dieselben Spannungen angelegt, und es resultieren dieselben Oberflächenpotentiale wie zur Zeit £4, dargestellt in F i g. 20.
Hierzu 9 Blatt Zeichnungen

Claims (9)

Patentansprüche:
1. Monolithisch integrierbare Speicherzelle, bei der die binäre Information durch das Fehlen oder Vorhandensein einer elektrischen Ladung innerhalb eines bestimmten Bereiches eines Halbleiterkörpers definiert ist und bei der eine Änderung dieser Information durch eine räumliche Verschiebung dieser Ladung im Halbleiterkörper herbeigeführt wird, dadurch gekennzeichnet, daß ein Halbleiterkörper (1) eines ersten Leitungstyps (N-) einen ersten Bereich (3) des zweiten Leitungstyps (P+) und einen zweiten, dem ersten benachbarten Bereich gegenüber Schwellenspannung aufweist, daß der Halbleiterkörper (1) ferner «inen dritten, dem zweiten benachbarten Bereich mit einer zweiten, gegenüber der ersten geringeren Schwellenspannung aufweist und daß schließlich eine einzelne Leitungselektrode wenigstens den zweiten und dritten Bereich überdeckt.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich zwischen der Leitungselektrode (4) und dem Halbleiterkörper (1) eine Schicht aus wenigstens einem isolierenden Material (10) befindet, daß diese Schicht über dem zweiten Körperbereich eine vorgegebene Dicke hat und daß dieselbe Schicht über dem dritten Körperbereich eine geringere als die vorgegebene Dicke hat.
3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß die isolierende Schicht Siliziumdioxyd umfaßt
4. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich zwischen der Leitungselektrode (14) und dem Halbleiterkörper (1) eine Schicht aus wenigstens einem isolierenden Material befindet und daß die dielektrische Konstante des Materials bei annähernd gleichbleibender Schichtdicke über dem dritten Körperbereich größer gewählt ist als jene über dem zweiten Körperbereich.
5. Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß die isolierende Schicht über dem dritten Körperbereich überwiegend aus Siliziumnitrid besteht.
6. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß sich direkt auf dem Halbleiterkörper (1) über dem zweiten und dritten Bereich desselben eine Schicht (40,42) aus wenigstens einem isolierenden Material befindet, und daß zwischen dieser isolierenden Schicht und der Leitungselektrode über dem dritten Körperbereich sich eine weitere Schicht (23) eines Materials befindet, das in der darunterliegenden Isolierschicht geringere Austrittsarbeit hervorruft.
7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß die weitere Materialschicht (23) aus P+dotiertem, polykristallinem Silizium besteht.
8. Verwendung der Speicherzelle nach den Ansprüchen 1 bis 7 zum Aufbau eines Datenspeichers mit direktem Zugriff, dadurch gekennzeichnet, daß an den ersten Bereich im Körper jeder Speicherzelle eine Bitleitung und an die Leitungselektrode eine Wortleilung angeschlossen ist, ferner daß Schaltmittel vorhanden sind, durch welche Potentiale an erste Bereiche und Leitungselektroden von Zellen gelegt werden, so daß elektrische Ladung aus ersten, durch zweite hindurch in dritte Bereiche fließt.
9. Verwendung der Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, daß jede Bitleitung (3) über wenigstens einen Widerstand (35) mit einer Biterregerschaltung (5), direkt jedoch mit einem Leseverstärker (6) und jede Wortleitung (4) mit einer Worterregerschaltung (8) verbunden wird.
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