DE2232756C2 - Monolithisch integrierbare Speicherzelle und Verfahren zur Herstellung derselben - Google Patents
Monolithisch integrierbare Speicherzelle und Verfahren zur Herstellung derselbenInfo
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Description
Die Erfindung betrifft eine monolithisch integrierbare Speicherzelle, bei der die binäre Information durch das
Fehlen oder Vorhandensein einer elektrischen Ladung innerhalb eines bestimmten Bereiches eines Halbleiterkörpers
definiert ist und bei der eine Änderung dieser Information durch eine räumliche Verschiebung dieser
Ladung im Halbleiterkörper herbeigeführt wird, wobei
ein Halbleiterkörper eines ersten Leitungstyps (N-) einen ersten Bereich des zweiten Leitungstyps (P +) und
einen zweiten, dem ersten benachbarten Bereich gegenüber Schwellenspannung aufweist, der Halbleiterkörper
ferner einen dritten, dem zweiten benachbarten Bereich mit einer zweiten, gegenüber der ersten
geringeren Schwellenspannung aufweist und schließlich eine einzelne Leitungselektrode wenigstens den zweiten
und dritten Bereich überdeckt, nach Hauptpatent 22 32 765.
Derartige Speicher lassen sich in Verbindung mit Wort- und Bitleitungen in Form einer Matrix anordnen
und sind insbesondere als Speicher mit wahlfreiem Zugriff für den Einsatz in digitalen Computern geeignet.
In der DE-PS 22 36 510 sind Speicherzellen vorgeschlagen
worden, die aus einem Halbleiterkörper mit drei aneinandergrenzenden Bereichen bestehen. Der
erste Bereich besteht aus einer Diffusionszone und dient als Ladungsquelle. Der zweite, zwischen erstem und
drittem liegende Bereich bildet einen Torbereich, über dem eine Torelektrode isoliert angeordnet ist. Der dritte
Bereich stellt eine Kapazität dar und wird als Speicherbereich für die Ladungen verwendet. Dabei Ist
auch dieser Speicherbereich mit einer als Speicherelektrode zu bezeichnenden Elektrode bedeckt.
Um eine uinäre EINS in dei Zelle zu speichern,
werden an die Ladungsquelle, die Torelektrode und an die Speicherelektrode geeignete Potentiale angelegt, so
daß Ladungen von der Quelle über den Torbereich in den Speicherbereich transportiert werden. Bei der
Speicherung einer binären NULL werden dagegen Potentiale angelegt, die einen Ladungstransport verhindern,
so daß Speicherbereich frei von Ladungen bleibt.
Es ist die der Erfindung zugrundeliegende Aufgabe, einen derartigen Speicher dahingehend zu verbessern,
daß er eine einfachere und damit in größerer Integrationsdichte herstellbare Struktur mit kürzeren
Schaltzeiten aufweist und daß das Verfahren zur Herstellung eine geringere Anzahl und einfacher
durchzuführende Prozeßschritte umfaßt.
Die Lösung dieser Aufgabe ist im Anspruch 1 gekennzeichnet.
Vorteilhafte Ausführungsbeispiele sind in Unteransprüchen niedergelegt.
Der wesentlichste Vorteil dieser Speicherzelle wird dadurch erzielt, daß nur noch eine einzige Leitungselektrode
erforderlich ist.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschließend
näher beschrieben. Es zeigt
F i g. 1 schematisch einen ganzen Speicher, welcher erfindungsgemäße Speicherzellen enthält;
F i g. 2 eine Draufsicht eines monolithischen Chips mit mehreren erfindungsgemäßen Speicherzellen;
Fig.3 einen Längsschnitt entlang der Linie 3-3 in
Fig.2;
Fig.4 einen Querschnitt entlang der Linie 4-4 in
Fig.2;
F i g. 5 eine Draufsicht eines zweiten Ausführungsbeispieles der Erfindung;
Fig.6 einen Längsschnitt entlang der Linie 6-6 in
Fig. 5;
Fig.7 einen Querschnitt entlang der Linie 7-7 in Fig. 5;
F i g. 8 eine schematische Schnittansicht zur Beschrei-
bung der Betriebsart der vorliegenden Erfindung;
F i g. 9 eine schematische Darstellung von Spannungskurven, die zur Beschreibung besagter Betriebsart
benutzt werden;
Fig. 10 in einem Schema die angelegten Spannungen
und Oberflächenpotentiale beim Schreiben einer NLILL;
F i g. 11 in einem Schema die angelegten Spannungen
und Oberflächenpotentiale beim Speichern einer NULL;
Fi g. 12 in °>nem Schema die angelegten Spannungen
und Oberflächenpotentiale beim Lesen einer N ULL;
F i g. 13 in einem Schema die angelegten Spannungen
und Oberflächenpotent'ale vorder Löschoperation;
Fi g. 14 in einem Schema die angelegten Spannungen und den Fluß der Ladungsträger während der
Löschoperation;
Fig. 15 in einem Schema die angelegten Spannungen und Oberflächenpoteniiale während des Lesens einer
EINS.
In F i g. 1 ist ein ganzer Speicher dargestellt, welcher die erfindungsgemäßen Speicherzellen enthält. Die
Bezugszahl 1 bezeichnet allgemein ein monolithisches Siliziumchip, in welchem die Speicherzellen ausgebildet
sind. Die Zellen sind schematisch mit 2 bezeichnet. An die Zellen 2 ist eine Reihe von horizontal verlaufenden
Bitleitungen 3 und eine Reihe von vertikal verlaufenden Wortleitungen 4 angeschlossen. Ein Vorverstärker 5 ist
mit jeder der Bitleitungen 3 verbunden, die ebenso an einen Satz von Leseverstärkern 6 angeschlossen sind,
Ein Bitdecodierer 7 ist mit den Vorverstärkern 5 verbunden. Jede der Wortleitungen 4 ist an einen
Worttreiber angeschlossen, an welchen auch ein Wortdecodierer 9 angeschlossen ist.
In den Fig.2 bis 4 ist ein Ausführungsbeispiel der
Erfindung gezeigt, in welchem die Differenz der Schwellenwenspannungen im Torbereich und im
Speicherbereich durch eine zweite Diffusion 13 von N-Ieitendem Material hervorgerufen wird, welches
durch dieselbe Öffnung diffundiert wird wie jenes, das den Bitleitungsbereich 3 bildet. Die Bezugszahl 24
bezeichnet allgemein eine metallische Wortleitung 24 von etwa 1 Mikron Dicke, die aus einem unteren
Horizontalteil 24a. einem Mittelteil 246 und einem Oberteil 24c besteht.
Unter dem Wortleitungsteil 24a befindet sich eine Isolierschicht 22 aus Siliziumnitrid, die an einer Seite
einen hochstehenden Teil 226 aufweist, der zu einem oberen horizontalen Teil 22c führt. Die Siliziumnitridschicht
hat vorzugsweise eine Dicke von etwa 500 Ä. Zwischen der Siliziumnitridschicht 22 und der oberen
Oberfläche des Siliziumchips 1 befindet sich eine relativ dünne Schicht 306 aus Siliziumdioxyd mit einer Stärke
von etwa 500 Ä. Die Siliziumdioxydschicht zwischen der Oberfläche des Siliziumchips 1 und den Wortleitungsteilen
246, 24c ist etwa 6000 A dick und mit der Zahl 30a bezeichnet.
Der Bitleitungsbereich 3 wird gebildet durch Diffusion von P-Ieitenden Fremdatomen in einer Konzentration
von etwa 1020 Atomen/cm3. Die zweite Diffusion 13 aus N-Ieitendem Material weist eine Konzentration von
etwa 03 · 1017 Atomen/cm3 auf. Das Siliziumchip 1
besteht aus N-Ieitendem Material und hat eine Konzentration von etwa 5 · 1015 Fremdatomen/cm3.
Die Tiefe der P-leitenden Diffusion 3 beträgt etwa 2 Mikron. Die Tiefe der N-leitenden Diffusion 13
beträgt noch etwa ein halbes Mikron mehr.
In den F i g. 5 bis 7 ist ein anderes Beispiel der
Erfindung gezeigt, in welchem dip Differenz in den Schwellenwenspannungen von Tor- und Speicherbereich
erzieh wird durch N-leitende Fremdatome τη
Torbereich, die man entweder durch eine zweite Diffusion oder vorzugsweise durch Ionenimplantation
erzielt. Dieser zweite Diffusions· oder !onenimplanta
tionsbereich wird durch die Zahl 23 bezeichnet.
Die Bezugszahl 34 bezeichnet eine metallische Wortleitung von etwa 1 Mikron Dicke mit einem
unteren Horizontalteil 34a, einem abgesetzten Mittelteil 346 und einem Oberteil 34c. Der Wortleitungsteil 34a
liegt über dem N-leitenden Bereich 23 und über dem im Siliziumchip ! ausgebildeten Speicherbereich. Dieser
aus N-Ieitendem Material bestehende Speicherbereich weist eine Konzentration von etwa 5 1015 Fremdatomen
pro cm3 auf. Der lonenimplantationsbereich 23 wird mit einer Konzentration von etwa 3 · 10"
Fremdatomen pro cm3 gebildet. Die Konzentration von Fremdatomen liegt im diftundierten Bitleitungsbereich
3 bei etwa 1020 Atomen/cmK
Unter dem Wortleitungsteil 34a befindet sich eine Isolierschicht 32a aus Siliziumnitrid in einer Dicke von
etwa 500 Ä mit einem aufragenden Teil 326 und einem oberen Horizontalteil 32c. Zwischen der Siliziumnitridschicht
32a und der oberen Oberfläche des Siliziumchips 1 erstreckt sich eine mit etwa 500 Ä relativ dünne
Schicht 30a aus Siliziumdioxyd. Zwischen dem Wortleitungsteil 346 und dem diffundierten Bereich 3 liegt eine
Siliziumdioxydschicht 306 mit einer Dicke von etwa 6000 A. Zwischen dem Siliziumnitridteil 32c und der
oberen Oberfläche des Siliziumchips 1 erstreckt sich eine Siliziumdioxydschicht 30c, die etwas dicker ist als
die Schicht 306.
Der P-Ieitende Bitleitungs-Diffusionsbereich 3 wird durch Diffusion in einer etwas größeren Tiefe als zwei
Mikron gebildet. Wenn für das Einbringen der Fremdatome in den Bereich 23 die Ionenplantation
bevorzugt wird, liegt die Tiefe dieses Bereiches zwischen 100 A und 0,5 Mikron. Wenn zur Bildung des
Bereiches 23 die Diffusion benutzt wird, muß die Diffusion ungefähr 1 Mikron tief sein und eine
durchschnittliche Konzentration von 3 · 1017 Fremdatomen
pro γτι3 aufweisen.
Der Ausdruck »Torbereich« gilt in dieser Beschreibung und den Patentanprüchen für den Bereich 23 in
F i g. 6 und den Bereich 13 in F i g. 3, der sich rechts vom diffundierten Bitleitungsbereich 3 erstreckt. Der Ausdruck
»Speicherbereich« gilt für den oberen Teil des Siliziumchips 1 direkt unter den Wortleitungsteilen 24a
und 34a neben dem entsprechenden Torbereich.
In den Fig.8 bis 15 ist die bevorzugte Betriebsart
dargestellt, in welcher ein Loschimpuls dazu benutzt wird, die Defektelektronen aus dem Speicherbereich zu
entfernen.
In F i g. 8 ist diese Betriebsart im Zusammenhang mit dem in den F i g. 5 bis 7 gezeigten Ausführungsbeispiel
dargestellt, wobei, abgesehen vom Torbereich 25, dieselben Bezugszahlen für entsprechende Teile gelten.
An die Wortleitung 34 ist ein Wortleitungsanschluß 28 angeschlossen. Mit dem Bitleitungsbereich 3 ist ein
Lese-Ausgangsanschluß 27 verbunden in Reihe mit einem Widerstand 35 und einem Bittreiberanschluß 26.
Die seitlichen Abmessungen des Diffusions-, Tor- und Speicherbereiches sind durch die gestrichelten vertikalen
Linien dargestellt und mit den entsprechenden römischen Zahlen I, II und III bezeichnet.
In F i g. 9 sind die Kurven der Spannungen 28a, 27a und 26a am Wortleitungsanschluß 28, Leseausgangsan-
Schluß 27 und Bittreiberanschluß 26 gezeigt.
In Fig. 10 sind die zur Zeit t\ beim Schreiben einer
NULL angelegten Spannungen und resultierenden Oberflächenpotentiale dargestellt. Entsprechend der
Spannungskurve 26a in Fig.9 ist die an den Bittreiberanschluß 26 angelegte Spannung Vb mit Ve
bezeichnet und beträgt etwa —7 Volt. Die an den Wortleitungsanschluß 28 angelegte Spannung ist
ebenfalls mit Vt, bezeichnet und beträgt ebenfalls
—7 Volt. Die Größe des resultierenden Potentials an der Oberfläche des Siliziumchips 1 ist angegeben durch
die gestrichelte Linie bei 61. Das Oberflächenpotential Es 2 im zweiten oder Torbereich ist gleich Vg— Vn,
wobei VV 2 die Schwellenspannung des zweiten oder Torbereiches ist. Das Oberflächenpotential Es 2 im
Torbereich ist daher etwa —1 Volt. £53 ist das
Oberflächenpotential im dritten oder Speicherbereich und ist etwa gleich Vg— Vt 3, etwa —6 Volt. Diese
angelegten Spannungen und resultierenden Oberflächenpotentiale ergeben sich in einem elektrischen Feld,
welches einem Intensitätsvektor entspricht, der sich in Fig. 10 von rechts nach links erstreckt. Infolgedessen
fließen keine Defektelektronen aus dem diffundierten Bereich 3 in den Tor- oder Speicherbereich und daraus
ergibt sich die Schreiboperation für eine NULL.
In F i g. 11 sind die zur Zeit h beim Speichern einer
NULL angelegten Spannungen und die resultierenden Oberflächenpotentiale gezeigt. Die an den Bittreiberanschluß
26 angelegte Bittreiberspannung Vt beträgt 0 Volt. Die an den Wortleitungsanschluß 28 angelegte
Spannung V1- beträgt etwa -5VoIt. Das resultierende
Oberflächenpotential Es 2 im zweiten oder Torbereich beträgt 0 Volt, und das resultierende Oberflächenpotential
Es 3 ist durch die gestrichelten Linien bei 61 dargestellt und beträgt —4 Volt. Aus diesen Spannungen
und Potentialen ergibt sich, daß keine Defektelektronen fließen und der Speicherbereich von diesen
freigehalten wird, so daß eine NULL gespeichert wird.
I η F i g. 12 sind die zur Zeit fj beim Lesen einer N U LL
angelegten Spannungen und die resultierenden Oberflächenpotentiale gezeigt. Die an den Anschluß 26
angelegte Bittreiberspannung Vb beträgt 0 Volt und die
an den Wortleitungsanschluß 28 angelegte Spannung V1,
etwa —7 Volt. Die Oberflächenpotentiale Es 2 und Es ■>
im Torbereich bzw. Speicherbereich betragen — 1 Volt, da Defektelektronen in den Tor- und den Speicherbereich
gemäß Darstellung durch die +-Zeichen fließen. Dieser Fluß von Defektelektronen resultiert in einem
Strom durch den Widerstand 35 und einem scharfen negativen Impuls am Leseausgangsanschluß 27, der bei
V1, in der Spannungskurve 27a der F i g. 9 gezeigt ist.
10
15
20
25
30
35
40 Dieser negative Impuls V0 zeigt das Lesen einer NULL
an.
In F i g, 13 sind die zur Zeit U vor der Löschoperation angelegten Spannungen und resultierenden Oberflächenpotentiaie
gezeigt. Die an den Bittreiberanschluß 26 angelegte Spannung Vb beträgt 0 Volt und die an den
Wortleitungsanschluß 28 angelegte Spannung Vr etwa
—5 Volt. Das resultierende Oberflächenpotential Es 2 im
Torbereich ist gleich 0 und das resultierende Oberflächenpotential Es 3 im Speicherbereich gleich —I Volt.
Die durch die +-Zeichen dargestellten Defektelektronen bleiben im Speicherbereich gespeichert, bis sie
durch die Löschoperation aus diesem entfernt werden.
In Fig. 14 sind die zur Zeit fs während einer
Löschoperation angelegten Spannungen und die resultierenden Oberflächenpotentiale gezeigt. Die an die
Bittreiberleitung 26 angelegte Spannung V* beträgt —7 Volt und die an den Wortleitungsanschluß 28
angelegte Spannung OVoIt. Die Defektelektronen diffundieren aus dem Speicherbereich in den durch die
Pfeile in F i g. 14 gezeigten Richtungen nach außen.
In Fig. 15 sind die während des Lesens einer EINS
zur Zeit U angelegten Spannungen und die resultierenden Oberflächenpotentiale gezeigt. Die an die Bittreiberleitung
26 angelegte Spannung Vb beträgt 0 Volt und die an den Wortleitungsanschluß 28 angelegte Spannung
Vg -7VoIt. Das Oberflächenpotential Es 2 im
Torbereich beträgt etwa — 1 Volt und das Oberflächenpotential
Es 3 im Speicherbereich ebenfalls. Die durch die +-Zeichen dargestellten Defektelektronen bleiben
also im Tor- und Speicherbereich gespeichert, so daß kein nennenswerter Strom durch den Widerstand 35
fließt. Auf der Bitleseieitung 27 erscheint aufgrund von
Kapazitätseffekten nur ein kleiner Spannungsimpuls Vt. Das Fehlen eines großen Impulses, wie er z. B. bei Vn
während des Lesens einer NULL gezeigt ist, bezeichnet das Lesen einer EINS.
Die zur Zeit fe nach der Löschoperation angelegten Spannungen und Oberflächenpotentiale sind dieselben,
die schon für die Zeit iz in F i g. 11 gezeigt sind. Beim
Schreiben einer EINS werden zur Zeit /7 dieselben Spannungen angelegt, und es ergeben sich dieselben
Oberflächenpotentiale wie zur Zeit h, dargestellt in F i g. 12. Beim Speichern einer EINS ζιτ Zeit fg sind die
angelegten Spannungen und resultierenden Oberflächenpotentiale dieselben wie zur Zeit U, dargestellt in
Fig. 13. Vor der Löschoperation werden zur Zeit /10
dieselben Spannungen angelegt, und es ergeben sich dieselben Oberflächenpotentiale wie zur Zeit /4,
dargestellt in Fig. 13.
Hierzu 5 Blatt Zeichnungen
Claims (1)
- Patentansprüche:1. Monolithisch integrierbare Speicherzelle, bei der die binäre Information durch das Fehlen oder Vorhandensein einer elektrischen Ladung innerhalb eines bestimmten Bereiches eines Halbleiterkörpers definiert ist und bei der eine Änderung dieser Information durch eine räumliche Verschiebung dieser Ladung im Halbleiterkörper herbeigeführt wird, wobei ein Halbleiterkörper (1) eines ersten Leitungstyps (N-) einen ersten Bereich (3) des zweiten Leitungstyps (P + ) und einen zweiten, dem ersten benachbarten Bereich gegenüber Schwellenspannung aufweist, der Halbleiterkörper (1) ferner einen dritten, dem zweiten benachbarten Bereich mit einer zweiten, gegenüber Her ersten geringeren Schwellenspannung aufweist und schließlich eine einzelne Leitungselektrode wenigstens den zwsiten und dritten Bereich überdeckt, nach Hauptpatent 22 32 765, dadurch gekennzeichnet, daß Her zweite Bereich (13, 23) vom ersten Leitungstyp . (N) mit jedoch höherer Konzentration ist.
* 2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß als Bitleitungsbereich (3) der erste, als Torbereich (13, 23) der zweite und als Speicherbereich der dritte Bereich dient, daß als Wortleitung (24,34) die Leitungselektrode verwendet ist und daß durch Anlegen geeigneter Potentiale zwischen Bitleitungsbereich (3) und Wortleitung (24, 34) Ladungen vom Bitleitungsbereich (3) über den Torbereich (13,23) in den Speicherbereich bewegbar sind.3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß eine Einrichtung zum Abfühlen der Ladung im Speicherbereich vorgesehen ist.4. Speicherzelle nach den Ansprüchen 1 bis 3. dadurch gekennzeichnet, daß eine Mehrzahl von ihnen zur Bildung eines Speichers monolithisch integriert sind.5. Verfahren zur Herstellung der Speicherzelle nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß in den Halbleiterkörper des ersten Leitungstyps eine Verunreinigung des zweiten Leitungstyps zur Erzeugung des ersten Bereiches mittels Diffusion eingebracht wird und daß anschließend der Halbleiterkörper mit einer weiteren Verunreinigung des ersten Leitungstyps zur Erzeugung des dem ersten benachbarten zweiten Bereiches dotiert wird.6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Dotierung zur Erzeugung des zweiten Bereiches im Halbleiterkörper mittels Diffusion einer Verunreinigung durch eine Maskenöffnung erfolgt, durch die vorher die Verunreinigung zur Erzeugung des ersten Bereiches eingebracht worden ist.7. Verfahren nach Anspruch 5 und 6, dadurch gekennzeichnet, daß die Dotierung zur Erzeugung des zweiten Bereiches im Halbleiterkörper miitels Ionenimplantation erfolgt.
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