DE19818751A1 - Mehrlagenleiterplatte ohne lokale Verkrümmung auf ihrer Montagefläche - Google Patents
Mehrlagenleiterplatte ohne lokale Verkrümmung auf ihrer MontageflächeInfo
- Publication number
- DE19818751A1 DE19818751A1 DE19818751A DE19818751A DE19818751A1 DE 19818751 A1 DE19818751 A1 DE 19818751A1 DE 19818751 A DE19818751 A DE 19818751A DE 19818751 A DE19818751 A DE 19818751A DE 19818751 A1 DE19818751 A1 DE 19818751A1
- Authority
- DE
- Germany
- Prior art keywords
- circuit board
- layered
- pattern
- layered substrates
- substrates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
- Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
Die vorliegende Erfindung betrifft eine keramische
Mehrlagenleiterplatte, die durch Brennen mehrerer geschich
teter Rohlagen hergestellt ist, welche auf sich jeweils
Verdrahtungsmuster aufweisen, und betrifft insbesondere
eine keramische Mehrlagenleiterplatte, die zum Halten elek
tronischer Teile auf ihrer Oberfläche geeignet ist.
Eine keramische Mehrlagenleiterplatte wird im allgemei
nen durch ein Rohlagenschichtungsverfahren hergestellt, das
geschichtete Rohlagen verwendet. Genauer gesagt werden zu
erst Durchgangslöcher in einem Stanzverfahren in den jewei
ligen Rohlagen ausgebildet und werden mit einer Wolframpa
ste oder Molybdänpaste gefüllt. Dann werden leitende
Schichten in einem Druckverfahren, das eine Paste, wie zum
Beispiel eine Wolframpaste oder eine Molybdänpaste, verwen
det, auf den jeweiligen Rohlagen ausgebildet, um Verdrah
tungsmuster (innere Verdrahtungsmuster) auszubilden. Nach
einem Durchführen der zuvor erwähnten Verfahren wird eine
bestimmte Anzahl der Rohlagen geschichtet und warmgepreßt,
um miteinander vereinigt zu werden. Die vereinigten Rohla
gen werden in eine bestimmte Form geschnitten und werden
dann an einer bestimmten Temperatur gebrannt. Demgemäß wird
die keramische Mehrlagenleiterplatte mit einer Grundstruk
tur erzielt.
Um ein elektronisches Teil, wie zum Beispiel einen
Flipchip, auf der Mehrlagenleiterplatte zu befestigen, wird
vorhergehend eine Lotpaste durch ein Siebdruckverfahren,
das eine Druckmaske verwendet, auf eine Montagefläche der
Leiterplatte aufgetragen. In diesem Fall ist es jedoch
schwierig, die Lotpaste an einem bestimmten Abschnitt der
Montagefläche mit einer gleichmäßigen Dicke aufzutragen. Es
gibt einen Fall, in dem der bestimmte Abschnitt der Monta
geoberfläche einen Teil aufweist, an welchem die Lotpaste
nicht aufgetragen wird. Dies führt zu einer Verschlechte
rung einer Befestigungszuverlässigkeit des elektronischen
Teils.
Einer der Gründe, warum die Lotpaste nicht gleichmäßig
an dem bestimmten Abschnitt der Montagefläche aufgetragen
werden kann, ist eine Verkrümmung, die lokal auf der Lei
terplatte erzeugt ist, die insbesondere einen Teil der Mon
tagefläche anhebt. Die Verkrümmung der Leiterplatte, die
die Montagefläche lokal anhebt, erhöht einen darauf ausge
übten Druck durch einen Quetscher in dem Druckverfahren.
Als ein Ergebnis wird der nicht aufgetragene Abschnitt der
Lotpaste erzeugt. Die Verkrümmung beeinträchtigt weiterhin
die Druckmaske derart nachteilig, daß eine Lebensdauer der
Druckmaske verringert wird.
Andererseits ist in den letzten Jahren ein Flipchip,
der eine Mehrzahl von Anschlußelektroden aufweist, derart
auf der Leiterplatte befestigt worden, daß eine hohe Pack
dichte verwirklicht worden ist, so daß die Anzahl der An
schlußelektroden auf der Leiterplatte erhöht ist. Um mit
der Erhöhung der Anzahl der Anschlußelektroden fertig zu
werden, werden jeder Durchmesser und ein Anschlußabstand
der Anschlußelektroden verringert. Dies führt zu einer Ver
ringerung eines Spalts zwischen dem Flipchip und der Monta
gefläche der Leiterplatte. Wenn die Leiterplatte die Ver
krümmung aufweist, die die Montagefläche lokal anhebt, an
der der Flipchip befestigt ist, wird der Spalt zwischen dem
Flipchip und der Montagefläche der Leiterplatte weiter ver
ringert.
Der Spalt zwischen dem Flipchip und der Leiterplatte
wird im allgemeinen mit einem Harzmaterial gefüllt, das ei
nen anorganischen Füllstoff enthält, um eine thermische Be
lastung der Anschlußelektroden zu verhindern, die durch
eine Differenz eines thermischen Koeffizienten zwischen dem
Flipchip und der Leiterplatte verursacht wird. Wenn das
Harzmaterial in den Spalt zwischen dem Flipchip und der
Leiterplatte eingebracht wird, die die zuvor erwähnte lo
kale Verkrümmung aufweist, verhindert die Verkrümmung, daß
der anorganische Füllstoff gleichmäßig in dem Spalt ver
teilt wird. Als Ergebnis verschlechtert sich die Befesti
gungszuverlässigkeit des Flipchip.
Die vorliegende Erfindung ist im Hinblick auf die zuvor
erwähnten Probleme geschaffen worden und eine Aufgabe der
vorliegenden Erfindung besteht darin, eine Mehrlagenleiter
platte mit einer einfachen Struktur zu schaffen, die in der
Lage ist, eine lokale Verkrümmung ihrer Montagefläche zu
verhindern. Eine weitere Aufgabe der vorliegenden Erfindung
besteht darin, eine Mehrlagenleiterplatte zu schaffen, die
in der Lage ist, eine Befestigungszuverlässigkeit eines
Elements vorzusehen, welches auf der Leiterplatte befestigt
ist.
Diese Aufgabe wird erfindungsgemäß mittels einer Mehr
lagenleiterplatte nach Anspruch 1, 8 oder 11 gelöst.
Weitere vorteilhafte Ausgestaltungen der vorliegenden
Erfindung sind Gegenstand der Unteransprüche.
Gemäß der vorliegenden Erfindung beinhaltet eine Mehr
lagenleiterplatte erste geschichtete Substrate und zweite
geschichtete Substrate, die mit den ersten geschichteten
Substraten geschichtet sind. Ein erstes leitendes Muster
ist auf einer ersten Oberfläche von einem der ersten ge
schichteten Substrate angeordnet, während ein zweites lei
tendes Muster auf einer zweiten Oberfläche von einem der
zweiten geschichteten Substrate angeordnet ist. Die ersten
und zweiten Leitungsmuster weisen jeweils Musterdichten
auf, welche auf ersten und zweiten musterintegrierten Ab
schnitten, die einander entsprechen, lokal hoch sind. Vor
zugsweise sind die ersten und zweiten Oberflächen symme
trisch bezüglich einer Mitte in einer geschichten Richtung
der geschichteten Substrate.
Die Mehrlagenleiterplatte ist durch Brennen geschichte
ter Rohlagen ausgebildet, auf welche eine leitende Paste
für die ersten und zweiten leitenden Muster aufgetragen
ist. Gemäß der vorliegenden Erfindung können, wenn die ge
schichteten Lagen gebrannt werden, Schrumpfkräfte der lei
tenden Paste und der Rohlagen auf den ersten und zweiten
musterintegrierten Abschnitten aufgehoben werden. Als Er
gebnis wird die Mehrlagenleiterplatte ausgebildet, ohne
eine lokale Verkrümmung auf ihrer Montagefläche aufzuwei
sen.
Um die zuvor erwähnte Aufgabe zu lösen, kann eine Mehr
lagenleiterplatte, die aus geschichteten Substraten be
steht, Leiterdrahtteile aufweisen, die auf einer Oberfläche
von einem der geschichteten Substrate angeordnet sind, wel
ches sich am nächsten zu einer Mitte in einer geschichteten
Richtung der geschichteten Substrate befindet. Die Mehrla
genleiterplatte hält darauf ein elektronisches Teil, das
Elektroden aufweist, und die Leiterdrahtteile sind elek
trisch mit den Elektroden des elektronischen Teils verbun
den. Ansonsten kann eine Mehrlagenleiterplatte, die aus ge
schichteten Substraten besteht, Leiterdrahtteile aufweisen,
die auf zwei Oberflächen der geschichteten Substrate ange
ordnet sind. Die Leiterdrahtteile sind elektrisch mit Elek
troden eines elektronischen Teils verbunden, das auf der
Mehrlagenleiterplatte befestigt ist. Vorzugsweise sind die
zwei Oberflächen, auf welchen die Leiterdrahtteile angeord
net sind, symmetrisch bezüglich einer Mitte in einer ge
schichteten Richtung der geschichteten Substrate. In jedem
Fall kann die Mehrlagenleiterplatte ausgebildet werden, oh
ne eine lokale Verkrümmung auf ihrer Montagefläche aufzu
weisen.
Die vorliegende Erfindung wird nachstehend anhand von
Ausführungsbeispielen unter Bezugnahme auf die beiliegende
Zeichnung näher erläutert.
Es zeigen:
Fig. 1A bis 1C Querschnittsansichten zum Erklären eines
Erscheinungsmechanismus einer lokalen
Verkrümmung einer Mehrlagenleiterplatte;
Fig. 2 einen Graph von Deformationshöhen der lo
kalen Verkrümmung der Mehrlagenleiter
platte in den Fig. 1A bis 1C;
Fig. 3 eine perspektivische Explosionsansicht
eines Hauptabschnitts einer Mehrlagenlei
terplatte und eines auf der Mehrlagenlei
terplatte befestigten Flipchip gemäß ei
nem ersten Ausführungsbeispiel der vor
liegenden Erfindung;
Fig. 4 eine Draufsicht eines leitenden Musters
der Mehrlagenleiterplatte gemäß dem er
sten Ausführungsbeispiel der vorliegenden
Erfindung;
Fig. 5 eine Teildraufsicht eines leitenden Mu
sters der Mehrlagenleiterplatte gemäß dem
ersten Ausführungsbeispiel der vorliegen
den Erfindung;
Fig. 6 einen Graph von Deformationshöhen der
Mehrlagenleiterplatte gemäß dem ersten
Ausführungsbeispiel der vorliegenden Er
findung;
Fig. 7 eine Draufsicht eines leitenden Musters
einer Mehrlagenleiterplatte gemäß einem
zweiten Ausführungsbeispiel der vorlie
genden Erfindung;
Fig. 8 eine Teilquerschnittsansicht einer Mehr
lagenleiterplatte gemäß einem dritten
Ausführungsbeispiel der vorliegenden Er
findung;
Fig. 9 eine Teilquerschnittsansicht einer Mehr
lagenleiterplatte gemäß einem vierten
Ausführungsbeispiel der vorliegenden Er
findung; und
Fig. 10A und 10B Draufsichten von leitenden Mustern der
Mehrlagenleiterplatte gemäß dem vierten
Ausführungsbeispiel der vorliegenden Er
findung.
Es folgt die Beschreibung von Ausführungsbeispielen der
vorliegenden Erfindung.
Die Erfinder der vorliegenden Erfindung haben einen Er
scheinungsmechanismus einer lokalen Verkrümmung einer Mehr
lagenleiterplatte auf der Grundlage von verschiedenen Expe
rimenten und Analysen festgestellt. Der Mechanismus wird
unter Bezugnahme auf die Fig. 1A bis 1C und 2 erklärt.
Fig. 1A zeigt geschichtete Rohlagen 1a bis 1d, bevor
sie gebrannt werden. Die Rohlagen 1a bis 1d bestehen aus
92%igem Aluminiumoxid. Jede Rohlage 1a bis 1d weist eine
Mehrzahl von Durchgangslöchern 2 darin ,und eine gedruckte
Wolframpaste 3 darauf zum Ausbilden eines leitenden Musters
auf. Die geschichteten Rohlagen 1a bis 1d werden durch
Warmpressen miteinander vereinigt. Die oberste Rohlage 1a
weist eine Chipmontagefläche A darauf auf. In Fig. 1A be
zeichnet das Bezugszeichen 4 einen Flipchip, welcher auf
der Chipmontagefläche A zu befestigen ist. Die zweite Roh
lage 1b weist Leiterverdrahtungsabschnitte B, C auf, an de
nen die Wolframpaste 3 derart angeordnet ist, daß sie durch
die Durchgangslöcher 2 der Rohlage 1a elektrisch nach außen
geführt ist. Die Leiterverdrahtungsabschnitte B, C weisen
Verdrahtungsdichten (Musterdichten) auf, die höher als die
des anderen Abschnitts der Rohlage 1b sind. Der Leiterver
drahtungsabschnitt B weist einen Bereich B1 auf, an dem die
Wolframpaste 3 nicht angeordnet ist.
Die geschichteten Rohlagen 1a bis 1d, die in Fig. 1A
gezeigt sind, werden bei zum Beispiel 1600°C in einer Atmo
sphäre gebrannt, die befeuchtetes Wasserstoffgas beinhal
tet, um eine Mehrlagenleiterplatte auszubilden. Sobald das
Brennverfahren beginnt, beginnt die Wolframpaste 3 mit
Schrumpfkräften zu schrumpfen. Die Schrumpfkräfte der Wolf
rampaste 3 auf den Leiterverdrahtungsabschnitten B, C wer
den in Richtungen ausgeübt, die durch Pfeile in Fig. 1B be
zeichnet sind, und weisen Höhen auf, die größer als die auf
dem anderen Abschnitt sind. Auf dem Leiterverdrahtungsab
schnitt B wird, da das leitende Muster nicht auf dem Be
reich B1 angeordnet ist, die Rohlage 1a auf dem Bereich B1
durch die Schrumpfkräfte der Wolframpaste 3 in Richtungen
gedrückt, die einander entgegengesetzt sind, die durch die
Pfeile in Fig. 1B bezeichnet sind, so daß eine lokale Ver
krümmung auftritt, die die Chipmontagefläche A anhebt. Auf
dem Leiterverdrahtungsabschnitt C gibt es keinen Bereich,
auf welchem die Wolframpaste 3 nicht angeordnet ist. Des
halb wird die Rohlage 1a zu einer gesamten und weichen
Kurve in einer entgegengesetzten Richtung der Chipmontage
fläche A deformiert.
Wenn das Brennverfahren fortschreitet, beginnen die
Rohlagen 1a bis 1d mit Schrumpfkräften zu schrumpfen, die
mit Pfeilen in Fig. 1C bezeichnet sind. Andererseits be
ginnt die Wolframpaste 3, auszuhärten. Jede Rohlage 1a bis
1d weist eine Schrumpfhöhe auf, welche durch die Dichte der
Wolframpaste 3, daß heißt, durch die Musterdichte darauf,
gesteuert wird. Deshalb werden die gesamten geschichteten
Rohlagen 1a bis 1d vollständig deformiert. Die lokale Ver
krümmung auf dem Leiterverdrahtungsabschnitt B wird bedeu
tend. Auf dem Leiterverdrahtungsabschnitt C werden die Roh
lagen 1a bis 1d derart deformiert, daß sie sich vollständig
in die Richtung der Chipmontagefläche A krümmen. Ein defor
mierter Zustand auf der Chipmontagefläche A der Mehrlagen
leiterplatte, die die gleiche Struktur aufweist, die in
Fig. 1C gezeigt ist, ist durch einen Laserversetzungsmesser
gemessen worden. Das Ergebnis ist in Fig. 2 gezeigt. Die
Ausführungsbeispiele der vorliegenden Erfindung werden auf
der Grundlage des zuvor erwähnten Erscheinungsmechanismus
der lokalen Verkrümmung verwirklicht.
Nachstehend erfolgt die Beschreibung eines ersten Aus
führungsbeispiels der vorliegenden Erfindung.
Fig. 3 zeigt eine Mehrlagenleiterplatte 11 gemäß dem
ersten Ausführungsbeispiel der vorliegenden Erfindung. Die
Leiterplatte 11 beinhaltet vier integrierte Substrate 11a
bis 11d, welche aus Keramik, wie zum Beispiel 92%igem Alu
miniumoxid, bestehen.
Die Leiterplatte 11 ist durch ein Rohlagenbeschich
tungsverfahren hergestellt. Genauer gesagt werden vier Roh
lagen, die Aluminiumoxidpulver, Mineralpulver, ein organi
sches Bindemittel und dergleichen enthalten, vorbereitet.
Dann werden ein Stanzverfahren und ein Druckverfahren einer
leitenden Paste, die Wolfram beinhaltet, aufeinanderfolgend
auf den jeweiligen Rohlagen durchgeführt, um Durchgangslö
cher (nicht gezeigt) und leitende Muster in bzw. auf den
Rohlagen auszubilden. Die Durchgangslöcher werden vor dem
Druckverfahren mit der leitenden Paste gefüllt. Dann werden
die Rohlagen geschichtet und warmgepreßt, um miteinander
vereinigt zu werden. Nach einem Schneiden der vereinigten
Rohlagen in eine bestimmte Form für die Mehrlagenleiter
platte 11 werden die Rohlagen bei einer bestimmten Tempera
tur, zum Beispiel 1600°C, in einer Atmosphäre erwärmt, die
befeuchtetes Wasserstoffgas beinhaltet. Weiterhin wird ei
nes der leitenden Muster, das auf einer Montagefläche der
Mehrlagenleiterplatte 11 freigelegt ist, mit einer Nickel-
(Ni)-Plattierungsschicht bedeckt, so daß die Mehrlagenlei
terplatte 11 vervollständigt ist.
Als nächstes werden Anordnungen der leitenden Muster
der Mehrlagenleiterplatte 11 detaillierter beschrieben. In
Fig. 3 ist lediglich ein Teil der leitenden Muster darge
stellt.
Eine obere Oberfläche des ersten Substrats 11a dient
als die Montagefläche der Leiterplatte 11, auf welcher ein
Flipchip 13 befestigt wird. Auf der oberen Oberfläche des
ersten Substrats 11a sind ein Verdrahtungsmuster (nicht ge
zeigt) und eine Mehrzahl von Elektrodenanschlußflächen 12a
ausgebildet, die in der Anzahl Anschlußelektroden 13a des
Flipchip 13 entsprechen. Obgleich die Anzahl der Anschluß-
elektroden 13a, die in Fig. 3 gezeigt sind, verhältnismäßig
klein ist, kann die Anzahl der Anschlußelektroden 13a bei
einer praktischen Verwendung mehr als 100 betragen.
Das zweite Substrat 11b weist eines der leitenden Mu
ster, das aus Leiterverdrahtungsteilen 12b besteht, die in
Fig. 4 gezeigt sind, und ein Verdrahtungsmuster (nicht ge
zeigt) auf seiner oberen Oberfläche auf. Die Leiterverdrah
tungsteile 12b sind durch die Durchgangslöcher in dem er
sten Substrat 11a und die Elektrodenanschlußflächen 12a mit
den entsprechenden Anschlußelektroden 13a des Flipchip 13
zu verbinden. Eine Musterdichte des leitenden Musters des
zweiten Substrats 11b ist auf dem Bereich lokal hoch, an
dem die Leiterverdrahtungsteile 12b angeordnet sind. Hier
im weiteren Verlauf wird der Bereich als ein erster muster
integrierter Abschnitt 14 bezeichnet.
Auf einer oberen Oberfläche des dritten Substrats 11c
ist ebenso ein Verdrahtungsmuster (nicht gezeigt) als eines
der leitenden Muster ausgebildet. Weiterhin sind auf der
oberen Oberfläche des vierten Substrats 11d ein Verdrah
tungsmuster 12c und ein anderes Verdrahtungsmuster (nicht
gezeigt) ausgebildet. Das Verdrahtungsmuster 12c, welches
teilweise in Fig. 5 gezeigt ist, ist derart angeordnet, daß
es auf einem Bereich, der dem ersten musterintegrierten Ab
schnitt 14 entspricht, eine lokal hohe Musterdichte auf
weist. Dieser Bereich wird als ein zweiter musterintegrier
ter Abschnitt 15 bezeichnet. Genauer gesagt ist die Fläche
des Verdrahtungsmusters 12c auf dem zweiten musterinte
grierten Abschnitt 15 stärker vergrößert als es für seinen
Schaltungsentwurf notwendig ist, um eine bestimmte Muster
dichte zu erzielen, die der auf dem ersten musterintegrier
ten Abschnitt 14 entspricht. Die vierten Substrate 11d wei
sen die anderen Verdrahtungsmuster (nicht gezeigt) auf ih
rer unteren Oberfläche auf.
Das heißt, in dem ersten Ausführungsbeispiel der vor
liegenden Erfindung weist das zweite Substrat 11b, welches
auf der Oberseite der Mehrlagenleiterplatte 11 bezüglich
einer Mitte in einer geschichteten Richtung der Leiter
platte 11 angeordnet ist, den ersten musterintegrierten Ab
schnitt auf, der verglichen mit dem anderen Abschnitt von
ihm eine hohe Musterdichte aufweist. Weiterhin weist das
vierte Substrat 11d, welches auf der Unterseite der Leiter
platte 11 bezüglich der Mitte in der geschichteten Richtung
der Leiterplatte 11 angeordnet ist, den zweiten musterinte
grierten Abschnitt 15, der eine hohe Musterdichte aufweist,
auf dem Bereich auf, der dem ersten musterintegrierten Ab
schnitt 14 des zweiten Substrats 11 entspricht. Das heißt,
die ersten und zweiten musterintegrierten Abschnitte 14, 15
sind bezüglich der Mitte in der geschichteten Richtung der
Leiterplatte 11 symmetrisch angeordnet. In diesem Ausfüh
rungsbeispiel befindet sich die Mitte in der geschichteten
Richtung der Leiterplatte 11 auf einer Grenzfläche zwischen
den zweiten und dritten Substraten 11b und 11c.
Gemäß dem ersten Ausführungsbeispiel der vorliegenden
Erfindung werden, wenn die geschichteten Substrate 11a bis
11d durch Brennen von vier Rohlagen ausgebildet werden, auf
welche die leitende Paste aufgetragen ist, Schrumpfkräfte,
die auf dem ersten musterintegrierten Abschnitt 14 erzeugt
werden, ungefähr gleich zu denjenigen, die auf dem zweiten
musterintegrierten Abschnitt 15 erzeugt werden. Deshalb
werden Kräfte, die durch das Schrumpfen zum lokalen Defor
mieren der Leiterplatte 11 auf den ersten und zweiten mu
sterintegrierten Abschnitten 14, 15 verursacht werden, ge
genseitig aufgehoben. Als Ergebnis wird keine lokale Ver
krümmung auf der Montagefläche der Leiterplatte 11 erzeugt.
Ein deformierter Zustand der Montagefläche der Mehrla
genleiterplatte 11 in dem ersten Ausführungsbeispiel der
vorliegenden Erfindung ist durch den Laserversetzungsmesser
gemessen worden. Das Ergebnis ist in Fig. 6 gezeigt. Wie es
sich aus Fig. 6 versteht, werden die Deformationshöhen der
Montagefläche der Leiterplatte 11 verglichen mit denjeni
gen, die in Fig. 2 gezeigt sind, stark verringert.
Als Ergebnis wird eine Lotpaste gleichmäßig auf die
Montagefläche der Leiterplatte 11 aufgetragen, was zu einer
Verbesserung einer Befestigungszuverlässigkeit des Flipchip
3 führt. Außerdem kann, da die Montagefläche der Leiter
platte 11 keine lokale Verkrümmung aufweist, ein Spalt zwi
schen dem Flipchip 3 und der Montagefläche der Leiterplatte
11 gleichmäßig mit einem Harzmaterial gefüllt werden, das
einen anorganischen Füllstoff enthält, ohne durch die lo
kale Verkrümmung gestört zu werden. Dies führt ebenso zu
einer Verbesserung der Befestigungszuverlässigkeit des
Flipchip 3. Diese Effekte können einzig durch Durchführen
des Druckverfahrens der leitenden Paste auf die entspre
chenden Rohlagen für den zweiten musterintegrierten Ab
schnitt 15 durchgeführt werden. Das heißt, die Mehrlagen
leiterplatte 11 in diesem Ausführungsbeispiel kann zuver
lässig mit niedrigen Kosten hergestellt werden.
In dem ersten Ausführungsbeispiel der vorliegenden Er
findung ist die Fläche des Verdrahtungsmusters 12c auf dem
zweiten musterintegrierten Abschnitt 15 stärker vergrößert
als es für seinen Schaltungsentwurf notwendig ist. Anson
sten kann ein Pseudoverdrahtungsmuster auf dem anderen Be
reich als dem Verdrahtungsmuster 12c ausgebildet sein. Ob
gleich der zweite musterintegrierte Abschnitt 15 lediglich
auf der oberen Oberfläche des vierten Substrats 11d ausge
bildet ist, kann der zweite musterintegrierte Abschnitt 15
verstreut auf mehreren Oberflächen ausgebildet sein. Es ist
nicht immer notwendig, daß der zweite musterintegrierte Ab
schnitt lediglich auf einem einzigen Substrat ausgebildet
ist, vorausgesetzt, daß Schrumpfkräfte, die durch den er
sten musterintegrierten Abschnitt 14 verursacht werden,
durch die Schrumpfkräfte aufgehoben werden, die durch den
zweiten musterintegrierten Abschnitt 15 verursacht werden,
und umgekehrt. In dem ersten Ausführungsbeispiel der vor
liegenden Erfindung ist es ersichtlich, obgleich lediglich
das vierte Substrat 11d das leitende Muster auf seiner un
teren Oberfläche aufweist, daß die unteren Oberflächen der
ersten bis dritten Substrate 11a bis 11c leitende Muster
darauf aufweisen können.
Nachstehend erfolgt die Beschreibung eines zweiten Aus
führungsbeispiels der vorliegenden Erfindung.
In dem zweiten Ausführungsbeispiel der vorliegenden Er
findung weist das zweite Substrats 11b einen musterinte
grierten Abschnitt 14a, der in Fig. 7 gezeigt ist, anstelle
des ersten musterintegrierten Abschnitts 14 in dem ersten
Ausführungsbeispiel der vorliegenden Erfindung auf. Der mu
sterintegrierte Abschnitt 14a weist Pseudoelektroden 12d
bis 12f auf Bereichen, an denen die Leiterverdrahtungsteile
12b nicht angeordnet sind, derart auf, daß eine Muster
dichte in der Nähe von und auf den Leiterverdrahtungsteilen
12b ungefähr konstant wird. Genauer gesagt sind die Pseu
doelektroden 12d auf Bereichen in der Nähe der Leiterver
drahtungsteile 12b angeordnet, ist die Pseudoelektrode 12e
an einer Mitte der Leiterverdrahtungsteile 12b angeordnet
und ist die Pseudoelektrode 12f außerhalb der Leiterver
drahtungsteile 12b angeordnet, um durch eine der Pseudo
elektroden 12d mit der Pseudoelektrode 12e verbunden zu
werden. In dem zweiten Ausführungsbeispiel der vorliegenden
Erfindung ist es nicht notwendig, beabsichtigt den zweiten
musterintegrierten Abschnitt 15 wie in dem ersten Ausfüh
rungsbeispiel der vorliegenden Erfindung auszubilden. Die
anderen Merkmale sind die gleichen wie diejenigen in dem
ersten Ausführungsbeispiel der vorliegenden Erfindung.
Gemäß dem zweiten Ausführungsbeispiel der vorliegenden
Erfindung ist die Musterdichte auf dem musterintegrierten
Abschnitt 14a ungefähr konstant, so daß eine lokale Ver
krümmung, die aufgrund eines Bereichs erzeugt wird, der
eine niedrige Musterdichte aufweist, verhindert werden
kann. In dem zweiten Ausführungsbeispiel der vorliegenden
Erfindung kann, obgleich die Pseudoelektroden 12d verwendet
werden, um die Musterdichte gleichmäßig zu machen die Flä
che der Leiterverdrahtungsteile 12b vergrößert werden, um
die Musterdichte gleichmäßig zu machen.
Nachstehend erfolgt die Beschreibung eines dritten Aus
führungsbeispiels der vorliegenden Erfindung.
Fig. 8 zeigt eine Mehrlagenleiterplatte 16 gemäß dem
dritten Ausführungsbeispiel der vorliegenden Erfindung. Die
Leiterplatte 16 beinhaltet vier integrierte Substrate 16a
bis 16d, welche aus einer Keramik, wie zum Beispiel 92%igem
Aluminiumoxid, bestehen. Die Leiterplatte 16 ist ausgenom
men dessen im wesentlichen auf die gleiche Weise wie in dem
ersten Ausführungsbeispiel der vorliegenden Erfindung her
gestellt, daß eine Mehrzahl von Leiterverdrahtungsteilen
17a, welche mit den Anschlußelektroden 13a des Flipchip zu
verbinden sind, auf der oberen Oberfläche des dritten
Substrats 16c ausgebildet sind. Die obere Oberfläche des
dritten Substrats 16c entspricht ungefähr einer mittleren
Oberfläche in einer geschichteten Richtung der Leiterplatte
16.
Daß heißt, die Leiterverdrahtungsteile 17a, die eine
hohe Musterdichte aufweisen, sind auf der mittleren Ober
fläche in der geschichteten Richtung der Leiterplatte 16
angeordnet. Wenn die geschichteten Rohlagen für die ersten
bis vierten Substrate 16a bis 16d gebrannt werden, können
deshalb Verzerrungen auf Ober- und Unterseiten der Leiter
platte 16, die durch die Leiterverdrahtungsteile 17a verur
sacht werden, gegenseitig aufgehoben werden. Hierbei ist es
anzumerken, daß Dicken der Unter- und Oberseiten der Lei
terplatte 16 bezüglich der mittleren Oberfläche von ihr un
gefähr gleich zueinander sind. Als Ergebnis wird keine lo
kale Verkrümmung auf der Montagefläche der Leiterplatte 16
erzeugt.
Nachstehend erfolgt die Beschreibung eines vierten Aus
führungsbeispiels der vorliegenden Erfindung.
Fig. 9 zeigt eine Mehrlagenleiterplatte 18 gemäß dem
vierten Ausführungsbeispiel der vorliegenden Erfindung. Die
Mehrlagenleiterplatte 18 beinhaltet vier integrierte
Substrate 18a bis 18d, welche aus Keramik, wie zum Beispiel
92%igem Aluminiumoxid, bestehen. Die Leiterplatte 18 ist
ausgenommen dessen im wesentlichen auf die gleiche Weise
wie in dem ersten Ausführungsbeispiel der vorliegenden Er
findung hergestellt, daß Leiterverdrahtungsteile 19, welche
mit den Anschlußelektroden 13a des Flipchip 13 zu verbinden
sind, verstreut auf mehreren Substraten angeordnet sind.
Das heißt, in dem vierten Ausführungsbeispiel der vorlie
genden Erfindung bestehen die Leiterverdrahtungsteile 19
aus ersten Leiterverdrahtungsteilen 19a, die auf der oberen
Oberfläche des zweiten Substrats 18b ausgebildet sind, und
zweiten Leiterverdrahtungsteilen 19b, die auf der oberen
Oberfläche des vierten Substrats 18d angeordnet sind. Die
Fig. 10A und 10B zeigen Anordnungen der ersten bzw.
zweiten Leiterverdrahtungsteile 19a bzw. 19b. In dem vier
ten Ausführungsbeispiel der vorliegenden Erfindung ist es
nicht notwendig, beabsichtigt den zweiten musterintegrier
ten Abschnitt 15 wie in dem ersten Ausführungsbeispiel der
vorliegenden Erfindung auszubilden.
In dem vierten Ausführungsbeispiel der vorliegenden Er
findung sind die Leiterverdrahtungsteile 19 verstreut auf
den zweiten und vierten Substraten 18b, 18d ausgebildet, so
daß die Musterdichten auf den zweiten und vierten Substra
ten 18b, 18d gemittelt sind. Deshalb kann die Verzerrung,
die durch das Schrumpfen der leitenden Paste und der Rohla
gen, die die leitende Paste für die Leiterverdrahtungsteile
19 berühren, auf die vier Substrate verstreut werden. Als
Ergebnis wird eine Deformationshöhe der Leiterplatte 18
verringert, um eine lokale Verkrümmung der Montagefläche
der Leiterplatte 18 zu verhindern.
Obgleich die vorliegende Erfindung unter Bezugnahme auf
die vorhergehenden Ausführungsbeispiele gezeigt und be
schrieben worden ist, ist es für Fachleute ersichtlich, daß
Form- und Detailänderungen darin durchgeführt werden kön
nen, ohne den Umfang der vorliegenden Erfindung zu verlas
sen.
Zum Beispiel kann, obgleich die Mehrlagenleiterplatte
in den zuvor erwähnten Ausführungsbeispielen aus vier
Substraten besteht, diese aus drei oder mehr als vier
Substraten bestehen. Es ist ersichtlich, daß die Mehrlagen
leiterplatte darauf die anderen Elemente eines oberflächen
montierten Typs, zum Beispiel LIS's, die in Gehäusen, wie
zum Beispiel BGA, enthalten sind, zusätzlich zu dem Flip
chip darauf halten kann. Obgleich die Mehrlagenleiterplatte
in den zuvor erwähnten Ausführungsbeispielen aus 92%igem
Aluminiumoxid besteht, kann der Aluminiumoxidgehalt geän
dert werden. Weiterhin kann die Leiterplatte aus anderen
keramischen Materialien oder Glaskeramikmaterialien, wie
zum Beispiel magnetischen Aluminiumoxidsystemmaterialien
oder magnetischen Berylliumoxidmaterialien bestehen. Als
die leitende Paste können andere Pasten, wie zum Beispiel
eine Molybdänpaste, eine Silberpaste und eine Kupferpaste,
zusätzlich zu der Wolframpaste verwendet werden.
Es versteht sich, daß sich derartige Veränderungen, wie
sie vorhergehend beschrieben worden sind, innerhalb des Um
fangs der vorliegenden Erfindung befinden, wie er durch die
beiliegenden Ansprüchen definiert ist.
Eine Mehrlagenleiterplatte zum Halten eines Flipchip
darauf beinhaltet geschichtete erste bis vierte Substrate.
Ein erster musterintegrierter Abschnitt der eine lokal hohe
Musterdichte aufweist, wird auf dem zweiten Substrat vorge
sehen. Weiterhin wird auf dem vierten Substrat, welches auf
einer gegenüberliegenden Seite des zweiten Substrats bezüg
lich einer Mitte einer geschichteten Richtung der Leiter
platte angeordnet ist, ein zweiter musterintegrierter Ab
schnitt, der eine lokal hohe Musterdichte aufweist, derart
angeordnet, daß er dein ersten musterintegrierten Abschnitt
entspricht. Demgemäß kann verhindert werden, daß eine lo
kale Verkrümmung auf der Montagefläche der Mehrlagenleiter
platte erzeugt wird, wenn die Leiterplatte durch Brennen
hergestellt wird.
Claims (13)
1. Mehrlagenleiterplatte (11), die aufweist:
erste geschichtete Substrate (11a, 11b), die aus Kera mik bestehen;
zweite geschichtete Substrate (11c, 11d), die aus Kera mik bestehen und mit den ersten geschichteten Substra ten (11a, 11b) geschichtet sind;
ein erstes leitendes Muster (12b), das auf einer ersten Oberfläche von einem der ersten geschichteten Substrate (11a, 11b) vorgesehen ist und eine erste Musterdichte aufweist, die auf einem ersten musterintegrierten Ab schnitt (14) der ersten Oberfläche lokal hoch ist; und
ein zweites leitendes Muster (12c), das auf einer zwei ten Oberfläche von einem der zweiten geschichteten Substrate (11c, 11d) vorgesehen ist und eine zweite Mu sterdichte aufweist, die auf einem zweiten musterinte grierten Abschnitt (15) der zweiten Oberfläche lokal hoch ist, wobei der zweite musterintegrierte Abschnitt (15) dem ersten musterintegrierten Abschnitt (14) der ersten Oberfläche entspricht.
erste geschichtete Substrate (11a, 11b), die aus Kera mik bestehen;
zweite geschichtete Substrate (11c, 11d), die aus Kera mik bestehen und mit den ersten geschichteten Substra ten (11a, 11b) geschichtet sind;
ein erstes leitendes Muster (12b), das auf einer ersten Oberfläche von einem der ersten geschichteten Substrate (11a, 11b) vorgesehen ist und eine erste Musterdichte aufweist, die auf einem ersten musterintegrierten Ab schnitt (14) der ersten Oberfläche lokal hoch ist; und
ein zweites leitendes Muster (12c), das auf einer zwei ten Oberfläche von einem der zweiten geschichteten Substrate (11c, 11d) vorgesehen ist und eine zweite Mu sterdichte aufweist, die auf einem zweiten musterinte grierten Abschnitt (15) der zweiten Oberfläche lokal hoch ist, wobei der zweite musterintegrierte Abschnitt (15) dem ersten musterintegrierten Abschnitt (14) der ersten Oberfläche entspricht.
2. Mehrlagenleiterplatte nach Anspruch 1, dadurch gekenn
zeichnet, daß die ersten und zweiten geschichteten
Substrate (11a, 11b, 11c, 11d) durch Brennen geschich
teter keramischer Rohlagen ausgebildet sind.
3. Mehrlagenleiterplatte nach Anspruch 1, dadurch gekenn
zeichnet, daß eine Fläche des zweiten leitenden Musters
(12c) derart gesteuert ist, daß es eine zweite Muster
dichte aufweist, die der ersten Musterdichte des ersten
leitenden Musters (12b) entspricht.
4. Mehrlagenleiterplatte nach Anspruch 1, dadurch gekenn
zeichnet, daß das zweite leitende Muster (12c) eine
Pseudoelektrode beinhaltet, die elektrisch unabhängig
ist.
5. Mehrlagenleiterplatte nach Anspruch 1, dadurch gekenn
zeichnet, daß eine Anzahl der ersten geschichteten
Substrate (11a, 11b) gleich einer Anzahl der zweiten
geschichteten Substrate (11c, 11d) ist.
6. Mehrlagenleiterplatte nach Anspruch 1, dadurch gekenn
zeichnet, daß eine Dicke der ersten geschichteten
Substrate (11a, 11b) im wesentlichen gleich einer Dicke
der zweiten geschichteten Substrate (11c, 11d) ist.
7. Mehrlagenleiterplatte nach Anspruch 6, dadurch gekenn
zeichnet, daß die ersten und zweiten Oberflächen symme
trisch bezüglich einer Grenzfläche zwischen den ersten
geschichteten Substraten (11a, 11b) und den zweiten ge
schichteten Substraten (11c, 11d) sind.
8. Mehrlagenleiterplatte (16), die aufweist:
geschichtete Substrate (16a, 16b, 16c, 16d), die aus Keramik bestehen und eine Montagefläche aufweisen;
ein elektronisches Teil, das Elektroden aufweist und auf der Montagefläche der geschichteten Substrate (16a, 16b, 16c, 16d) befestigt ist; und
Leiterverdrahtungsteile (17a), die auf einer Oberfläche von einem der geschichteten Substrate (16a, 16b, 16c, 16d) angeordnet sind und elektrisch mit den Elektroden des elektronischen Teils verbunden sind, wobei die Oberfläche die zu einer Mitte in einer geschichteten Richtung der geschichteten Substrate (16a, 16b, 16c, 16d) am nächsten liegende ist.
geschichtete Substrate (16a, 16b, 16c, 16d), die aus Keramik bestehen und eine Montagefläche aufweisen;
ein elektronisches Teil, das Elektroden aufweist und auf der Montagefläche der geschichteten Substrate (16a, 16b, 16c, 16d) befestigt ist; und
Leiterverdrahtungsteile (17a), die auf einer Oberfläche von einem der geschichteten Substrate (16a, 16b, 16c, 16d) angeordnet sind und elektrisch mit den Elektroden des elektronischen Teils verbunden sind, wobei die Oberfläche die zu einer Mitte in einer geschichteten Richtung der geschichteten Substrate (16a, 16b, 16c, 16d) am nächsten liegende ist.
9. Mehrlagenleiterplatte nach Anspruch 8, dadurch gekenn
zeichnet, daß die geschichteten Substrate (16a, 16b,
16c, 16d) durch Brennen geschichteter keramischer Roh
lagen ausgebildet sind.
10. Mehrlagenleiterplatte nach Anspruch 8, dadurch gekenn
zeichnet, daß sich die Oberfläche, auf welcher die Lei
terverdrahtungsteile (17a) angeordnet sind, auf der
Mitte der geschichteten Substrate (16a, 16b, 16c, 16d)
befindet.
11. Mehrlagenleiterplatte (18), die aufweist:
geschichtete Substrate (18a, 18b, 18c, 18d), die aus Keramik bestehen und eine Montagefläche und eine Mitte in einer geschichteten Richtung von ihnen aufweisen;
ein elektronisches Teil, das Elektroden aufweist und auf der Montagefläche der geschichteten Substrate (18a, 18b, 18c, 18d) befestigt ist; und
Leiterverdrahtungsteile (19a, 19b), die elektrisch mit den Elektroden des elektronischen Teils verbunden sind und auf zwei Oberflächen der geschichteten Substrate (18a, 18b, 18c, 18d) angeordnet sind.
geschichtete Substrate (18a, 18b, 18c, 18d), die aus Keramik bestehen und eine Montagefläche und eine Mitte in einer geschichteten Richtung von ihnen aufweisen;
ein elektronisches Teil, das Elektroden aufweist und auf der Montagefläche der geschichteten Substrate (18a, 18b, 18c, 18d) befestigt ist; und
Leiterverdrahtungsteile (19a, 19b), die elektrisch mit den Elektroden des elektronischen Teils verbunden sind und auf zwei Oberflächen der geschichteten Substrate (18a, 18b, 18c, 18d) angeordnet sind.
12. Mehrlagenleiterplatte nach Anspruch 11, dadurch gekenn
zeichnet, daß die zwei Oberflächen symmetrisch bezüglich
der Mitte der geschichteten Substrate (18a, 18b,
18c, 18d) sind.
13. Mehrlagenleiterplatte nach Anspruch 11, dadurch gekenn
zeichnet, daß die geschichteten Substrate (18a, 18b,
18c, 18d) durch Brennen geschichteter keramischer Roh
lagen ausgebildet sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9116929A JPH10308582A (ja) | 1997-05-07 | 1997-05-07 | 多層配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19818751A1 true DE19818751A1 (de) | 1998-11-12 |
Family
ID=14699195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19818751A Ceased DE19818751A1 (de) | 1997-05-07 | 1998-04-27 | Mehrlagenleiterplatte ohne lokale Verkrümmung auf ihrer Montagefläche |
Country Status (3)
Country | Link |
---|---|
US (1) | US6217990B1 (de) |
JP (1) | JPH10308582A (de) |
DE (1) | DE19818751A1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007040876A1 (de) * | 2006-09-14 | 2008-04-03 | Denso Corp., Kariya | Mehrschicht-Leiterplatte |
WO2008043320A1 (de) * | 2006-10-11 | 2008-04-17 | Kerafol Keramische Folien Gmbh | Verfahren zur herbeiführung eines definierten schrumpfungsverhaltens eines keramischen grünfolienabschnittes |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3704864B2 (ja) | 1997-02-12 | 2005-10-12 | 株式会社デンソー | 半導体素子の実装構造 |
US6562169B2 (en) * | 2001-01-17 | 2003-05-13 | International Business Machines Corporation | Multi-level web structure in use for thin sheet processing |
US7279724B2 (en) * | 2004-02-25 | 2007-10-09 | Philips Lumileds Lighting Company, Llc | Ceramic substrate for a light emitting diode where the substrate incorporates ESD protection |
TWI259748B (en) * | 2004-09-22 | 2006-08-01 | Murata Manufacturing Co | Wiring board and wiring board module |
JP2006228997A (ja) * | 2005-02-18 | 2006-08-31 | Fujitsu Ltd | プリント基板 |
US7352061B2 (en) * | 2005-05-20 | 2008-04-01 | Intel Corporation | Flexible core for enhancement of package interconnect reliability |
KR101070022B1 (ko) * | 2009-09-16 | 2011-10-04 | 삼성전기주식회사 | 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈 |
CN105244324B (zh) * | 2015-11-10 | 2017-09-29 | 河北中瓷电子科技有限公司 | 电子封装用陶瓷绝缘子及其制作方法 |
WO2017170535A1 (ja) | 2016-03-31 | 2017-10-05 | 株式会社村田製作所 | 回路モジュール |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5848984A (ja) | 1981-09-18 | 1983-03-23 | 株式会社日立製作所 | セラミツク配線板とその製造方法 |
JPS59195856A (ja) * | 1983-04-20 | 1984-11-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPS60254697A (ja) * | 1984-05-31 | 1985-12-16 | 富士通株式会社 | 多層セラミック回路基板および製法 |
JPS63271911A (ja) | 1987-04-28 | 1988-11-09 | Toko Inc | 積層電子部品の製造方法 |
JPH0255267A (ja) | 1988-08-17 | 1990-02-23 | Murata Mfg Co Ltd | セラミック基板の製造方法 |
JPH02141476A (ja) | 1988-11-21 | 1990-05-30 | Murata Mfg Co Ltd | セラミック基板の製造方法 |
JP2658356B2 (ja) | 1989-02-14 | 1997-09-30 | 三菱マテリアル株式会社 | 複合セラミックス基板の製法 |
JPH02239648A (ja) | 1989-03-13 | 1990-09-21 | Toto Ltd | セラミックデバイスの焼成方法 |
US5290375A (en) * | 1989-08-05 | 1994-03-01 | Nippondenso Co., Ltd. | Process for manufacturing ceramic multilayer substrate |
JPH03178195A (ja) | 1989-12-06 | 1991-08-02 | Hitachi Ltd | 多層セラミック基板の製造方法 |
JPH03178194A (ja) | 1989-12-06 | 1991-08-02 | Hitachi Ltd | 多層セラミック基板 |
JP3130914B2 (ja) | 1990-07-27 | 2001-01-31 | 京セラ株式会社 | 多層回路基板 |
JPH0529771A (ja) | 1991-07-23 | 1993-02-05 | Fujitsu Ltd | セラミツク回路基板およびその製造方法 |
JP3064047B2 (ja) | 1991-07-30 | 2000-07-12 | 京セラ株式会社 | 多層セラミック回路基板 |
JPH0575263A (ja) | 1991-09-13 | 1993-03-26 | Nec Corp | 多層セラミツクス基板の製造方法 |
JPH0582964A (ja) | 1991-09-19 | 1993-04-02 | Fujitsu Ltd | 多層セラミツク基板 |
JP3372050B2 (ja) | 1992-04-02 | 2003-01-27 | ティーディーケイ株式会社 | 多層配線基板およびその製造方法 |
JPH0661648A (ja) | 1992-08-07 | 1994-03-04 | Hitachi Ltd | 多層配線基板 |
JPH06252556A (ja) | 1993-02-24 | 1994-09-09 | Mitsubishi Electric Corp | 多層セラミック基板 |
JPH0715144A (ja) | 1993-06-16 | 1995-01-17 | Toshiba Corp | マルチチップモジュール用セラミックス多層基板 |
JP3286651B2 (ja) * | 1993-12-27 | 2002-05-27 | 株式会社住友金属エレクトロデバイス | セラミック多層配線基板およびその製造法並びにセラミック多層配線基板用導電材料 |
JPH07193184A (ja) * | 1993-12-27 | 1995-07-28 | Fujitsu Ltd | マルチチップモジュールの製造方法及びマルチチップモジュール |
JP3038425B2 (ja) | 1994-03-25 | 2000-05-08 | 住友大阪セメント株式会社 | 積層セラミックス薄板の製造方法 |
JPH07273456A (ja) | 1994-03-30 | 1995-10-20 | Sumitomo Kinzoku Ceramics:Kk | 積層セラミック基板の製造方法 |
JP3368664B2 (ja) | 1994-04-14 | 2003-01-20 | 株式会社村田製作所 | 積層セラミック部品 |
US5585675A (en) * | 1994-05-11 | 1996-12-17 | Harris Corporation | Semiconductor die packaging tub having angularly offset pad-to-pad via structure configured to allow three-dimensional stacking and electrical interconnections among multiple identical tubs |
JP3686687B2 (ja) | 1994-05-30 | 2005-08-24 | 京セラ株式会社 | 低温焼成セラミック回路基板 |
JP3671457B2 (ja) * | 1995-06-07 | 2005-07-13 | 株式会社デンソー | 多層基板 |
US5708570A (en) * | 1995-10-11 | 1998-01-13 | Hughes Aircraft Company | Shrinkage-matched circuit package utilizing low temperature co-fired ceramic structures |
JPH09260543A (ja) * | 1996-03-22 | 1997-10-03 | Toshiba Corp | 窒化アルミニウム配線基板およびその製造方法 |
US5920126A (en) * | 1997-10-02 | 1999-07-06 | Fujitsu Limited | Semiconductor device including a flip-chip substrate |
-
1997
- 1997-05-07 JP JP9116929A patent/JPH10308582A/ja active Pending
-
1998
- 1998-04-27 DE DE19818751A patent/DE19818751A1/de not_active Ceased
- 1998-05-06 US US09/073,139 patent/US6217990B1/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007040876A1 (de) * | 2006-09-14 | 2008-04-03 | Denso Corp., Kariya | Mehrschicht-Leiterplatte |
WO2008043320A1 (de) * | 2006-10-11 | 2008-04-17 | Kerafol Keramische Folien Gmbh | Verfahren zur herbeiführung eines definierten schrumpfungsverhaltens eines keramischen grünfolienabschnittes |
Also Published As
Publication number | Publication date |
---|---|
JPH10308582A (ja) | 1998-11-17 |
US6217990B1 (en) | 2001-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112006002516B4 (de) | Chip-Widertand und Befestigungsstruktur für einen Chip-Widerstand | |
DE19626126C2 (de) | Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung | |
DE4008507C2 (de) | Laminiertes LC-Filter | |
DE4317125C2 (de) | Monolithische Mehrschicht-Chip-Induktivität | |
DE19927948B4 (de) | Chipthermistoren und Verfahren zum Herstellen derselben | |
DE19756818A1 (de) | Mehrlagen-Leiterplatte | |
DE102007058497B4 (de) | Mehrschichtige Leiterplatte und Verfahren zum Herstellen einer mehrschichtigen Leiterplatte | |
DE4325668A1 (de) | Mehrebenen-Verdrahtungssubstrat und dieses verwendende Halbleiteranordnung | |
DE4119551A1 (de) | Verzoegerungsleitungsvorrichtung und verfahren zur herstellung derselben | |
DE69935051T2 (de) | BGA Widerstandsnetzwerk mit geringem Übersprechen | |
WO2003094252A2 (de) | Piezoaktor und verfahren zu dessen herstellung | |
DE69838727T2 (de) | Ptc thermistorchip sowie seine herstellungsmethode | |
DE102012020477A1 (de) | Gedruckte Schaltung und elektronische Vorrichtung mit der gedruckten Schaltung | |
DE19818751A1 (de) | Mehrlagenleiterplatte ohne lokale Verkrümmung auf ihrer Montagefläche | |
DE19834640A1 (de) | Mehrschicht-Leiterbahnsubstrat für einen integrierten Hybrid-Schaltkreis, sowie Verfahren zu dessen Herstellung | |
DE10126655A1 (de) | Leiterplatte mit mindestens einem elektronischen Bauteil | |
DE3930623A1 (de) | Verfahren zur herstellung eines monolitischen keramik-kondensators | |
DE10028014B4 (de) | Elektronisches Bauelement des Chiptyps | |
DE19605630C2 (de) | Keilsonde zum Verbinden einer Testausrüstung mit Anschlüssen einer integrierten Schaltung | |
DE4341867A1 (de) | Verfahren zum Drucken eines Verbindungsmittels | |
DE3939647A1 (de) | Traegersubstrat und verfahren zur herstellung des traegersubstrates | |
DE3445690C2 (de) | Verfahren zur Herstellung einer Trägerplatte für eine gedruckte Schaltung | |
DE2724202C2 (de) | Leitungsanordnung und Kontaktierung bei einem Thermodruckkopf und Verfahren zu deren Herstellung | |
EP0386821B1 (de) | Kondensator und Verfahren zu seiner Herstellung | |
DE4036079A1 (de) | Elektronisches bauteil und elektronische vorrichtung mit einem derartigen bauteil |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R010 | Appeal proceedings settled by withdrawal of appeal(s) or in some other way | ||
R003 | Refusal decision now final |
Effective date: 20120423 |