JPH0582964A - 多層セラミツク基板 - Google Patents
多層セラミツク基板Info
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- JPH0582964A JPH0582964A JP23846691A JP23846691A JPH0582964A JP H0582964 A JPH0582964 A JP H0582964A JP 23846691 A JP23846691 A JP 23846691A JP 23846691 A JP23846691 A JP 23846691A JP H0582964 A JPH0582964 A JP H0582964A
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Abstract
(57)【要約】
【目的】 焼成後の反りとうねりを除去するための表面
研磨層と裏面研磨層を備えた多層セラミック基板に関
し、表面パターン形成用マスクの種類を減らすことを可
能にして経済性を高めた多層セラミック基板の提供を目
的とする。 【構成】 基板の中心Ｏから放射状に伸びる形で表面研
磨層Ｑと裏面研磨層Ｑnの各層間に設けられた延伸ラン
ド５と、これら延伸ランド５を介して表面ランド１と裏
面ランド11間に電気的導通を生ぜしめるビア２を装備す
ると共に、これら延伸ランド５とビア２を前記基板の中
心Ｏに向かってそれぞれ階段状に配置した基板構成とす
る。
研磨層と裏面研磨層を備えた多層セラミック基板に関
し、表面パターン形成用マスクの種類を減らすことを可
能にして経済性を高めた多層セラミック基板の提供を目
的とする。 【構成】 基板の中心Ｏから放射状に伸びる形で表面研
磨層Ｑと裏面研磨層Ｑnの各層間に設けられた延伸ラン
ド５と、これら延伸ランド５を介して表面ランド１と裏
面ランド11間に電気的導通を生ぜしめるビア２を装備す
ると共に、これら延伸ランド５とビア２を前記基板の中
心Ｏに向かってそれぞれ階段状に配置した基板構成とす
る。
Description
【０００１】
【産業上の利用分野】本発明は焼成後の反りとうねり
（以下反り・うねりと呼ぶ）を除去するための研磨層を
表裏両面に備えた多層セラミック基板に関する。
（以下反り・うねりと呼ぶ）を除去するための研磨層を
表裏両面に備えた多層セラミック基板に関する。
【０００２】多層セラミック基板は積層状態にした複数
枚のセラミック基板を焼成することによって完成品とな
る。このセラミック基板は熱に強く、特に高周波特性が
良いことから、最近の印刷配線基板はこのセラミック基
板を用いるケースが増えてきた。本発明はこのセラミッ
ク基板の改良に関するものである。
枚のセラミック基板を焼成することによって完成品とな
る。このセラミック基板は熱に強く、特に高周波特性が
良いことから、最近の印刷配線基板はこのセラミック基
板を用いるケースが増えてきた。本発明はこのセラミッ
ク基板の改良に関するものである。
【０００３】
【従来の技術】図２(a) と(b) は従来の多層セラミック
基板の構造を示す模式的要部平面図とその“α”部分の
細部構造を示す模式的側断面図である。
基板の構造を示す模式的要部平面図とその“α”部分の
細部構造を示す模式的側断面図である。
【０００４】図２(a) と(b) に示すように、この多層セ
ラミック基板（以下基板と呼ぶ）50は、碁盤目状に配置
された複数の表面ランド１と裏面ランド11を表裏両面に
装備すると共に、これら表面ランド１と裏面ランド11を
電気的に接続する複数の中間層ランド８とビア２を備え
る。図２(b) によって明らかなようにこの中間層ランド
８は各層間に設けられた導電体であって、前記表面ラン
ド１と裏面ランド11はこれら各中間層ランド８とビア２
を介して電気的に接続される。
ラミック基板（以下基板と呼ぶ）50は、碁盤目状に配置
された複数の表面ランド１と裏面ランド11を表裏両面に
装備すると共に、これら表面ランド１と裏面ランド11を
電気的に接続する複数の中間層ランド８とビア２を備え
る。図２(b) によって明らかなようにこの中間層ランド
８は各層間に設けられた導電体であって、前記表面ラン
ド１と裏面ランド11はこれら各中間層ランド８とビア２
を介して電気的に接続される。
【０００５】この基板50は複数枚のセラミック板を積層
状態にしてこれを焼成炉に収容して焼成する焼成工程
と、焼成中に発生した反り・うねりを除去する研磨工程
と、研磨工程によって研磨面に露出したビア２に接続さ
れる配線パターン（図示せず）を形成するパターン形成
工程等を経て完成品となる。
状態にしてこれを焼成炉に収容して焼成する焼成工程
と、焼成中に発生した反り・うねりを除去する研磨工程
と、研磨工程によって研磨面に露出したビア２に接続さ
れる配線パターン（図示せず）を形成するパターン形成
工程等を経て完成品となる。
【０００６】以下、これら研磨工程とパターン形成工程
について説明する。 (1) 研磨工程 セラミック製の基板は加熱すると収縮する性質があるこ
とから、焼成工程中に基板50の中心Ｏ方向（図中、→・
←で示す方向）に収縮して層内に設けられているビア２
相互間のピッチＰが変化する他、その板面に図示しない
反り・うねりが発生する。
について説明する。 (1) 研磨工程 セラミック製の基板は加熱すると収縮する性質があるこ
とから、焼成工程中に基板50の中心Ｏ方向（図中、→・
←で示す方向）に収縮して層内に設けられているビア２
相互間のピッチＰが変化する他、その板面に図示しない
反り・うねりが発生する。
【０００７】基板50に反り・うねりが発生すると表面側
のL1層外面30と裏面側のLn層外面40の平面度や平行度が
損なわれる結果、基板50に例えば図示しないＬＳＩ（集
積回路素子）等の電子部品を実装した時に接続不良を生
じる恐れがある。このため、セラミック製の基板に対し
ては焼成工程によって生じる反り・うねりを除去するた
めの研磨層が設けられる。図中、Ｑは表面側に設けられ
た表面研磨層であり、Ｑn は裏面側に設けられた裏面研
磨層であって、基板50は焼成工程終了後にこれら研磨層
Ｑ，Ｑn を研磨することによって前記反り・うねりを除
去する。なお、この従来例はL1層31とL2層32を表面研磨
層Ｑとし、Ln1 層41とLn2 層42を裏面研磨層Ｑn として
いるが、これら各表面研磨層Ｑと裏面研磨層Ｑn （以下
これを研磨層Ｑ，Ｑn と呼ぶ）の層数は反り・うねりの
発生量を予測して決められる。図中、Ｔは基板50の規定
厚さを示す。 (2) パターン形成工程 このパターン形成工程は、研磨工程によって研磨面に露
出したビア２に配線パターン（図示せず）を接続する極
めて重要な工程である。従って、この工程で使用される
配線パターン形成用のマスクは、基板50側のピッチＰを
特に重視したものとなるのは当然である。なお、これら
セラミック製の基板50は焼成による収縮率が各基板50毎
に異なるため、従来は基板50の製作数と同数のパターン
形成用マスクを準備するのが慣例になっていた。
のL1層外面30と裏面側のLn層外面40の平面度や平行度が
損なわれる結果、基板50に例えば図示しないＬＳＩ（集
積回路素子）等の電子部品を実装した時に接続不良を生
じる恐れがある。このため、セラミック製の基板に対し
ては焼成工程によって生じる反り・うねりを除去するた
めの研磨層が設けられる。図中、Ｑは表面側に設けられ
た表面研磨層であり、Ｑn は裏面側に設けられた裏面研
磨層であって、基板50は焼成工程終了後にこれら研磨層
Ｑ，Ｑn を研磨することによって前記反り・うねりを除
去する。なお、この従来例はL1層31とL2層32を表面研磨
層Ｑとし、Ln1 層41とLn2 層42を裏面研磨層Ｑn として
いるが、これら各表面研磨層Ｑと裏面研磨層Ｑn （以下
これを研磨層Ｑ，Ｑn と呼ぶ）の層数は反り・うねりの
発生量を予測して決められる。図中、Ｔは基板50の規定
厚さを示す。 (2) パターン形成工程 このパターン形成工程は、研磨工程によって研磨面に露
出したビア２に配線パターン（図示せず）を接続する極
めて重要な工程である。従って、この工程で使用される
配線パターン形成用のマスクは、基板50側のピッチＰを
特に重視したものとなるのは当然である。なお、これら
セラミック製の基板50は焼成による収縮率が各基板50毎
に異なるため、従来は基板50の製作数と同数のパターン
形成用マスクを準備するのが慣例になっていた。
【０００８】
【発明が解決しようとする課題】基板50に生じる反り・
うねりの除去を完全に行うためには前記研磨層Ｑ，Ｑn
の層数（研磨層Ｑ，Ｑn の厚さ）に余裕があれば良いこ
とから対策は比較的簡単である。それよりもこの基板50
は焼成工程による収縮率が基板毎に異なるために配線パ
ターン形成用のマスクを当該基板50の製作数だけ準備し
なければならない点がこの基板50にとっては最大の難点
である。
うねりの除去を完全に行うためには前記研磨層Ｑ，Ｑn
の層数（研磨層Ｑ，Ｑn の厚さ）に余裕があれば良いこ
とから対策は比較的簡単である。それよりもこの基板50
は焼成工程による収縮率が基板毎に異なるために配線パ
ターン形成用のマスクを当該基板50の製作数だけ準備し
なければならない点がこの基板50にとっては最大の難点
である。
【０００９】本発明は、基板の収縮率差によるピッチの
変動をビアと延伸ランドを階段状に配置することによっ
て吸収するようにし、配線パターン形成用のマスクの種
類を減らすことを可能にした多層セラミック基板を実現
しようとする。
変動をビアと延伸ランドを階段状に配置することによっ
て吸収するようにし、配線パターン形成用のマスクの種
類を減らすことを可能にした多層セラミック基板を実現
しようとする。
【００１０】
【課題を解決するための手段】本発明による多層セラミ
ック基板は、図１に示すように、基板の中心から放射状
に伸びる形で各研磨層Ｑ，Ｑn 内に設けられた延伸ラン
ド５と、これら延伸ランド５を介して表面側のランド１
と裏面側のランド11間に電気的導通を生ぜしめるビア２
を装備すると共に、これら延伸ランド５とビア２を前記
基板の中心Ｏ方向にそれぞれ階段状に配置した基板構成
とする。
ック基板は、図１に示すように、基板の中心から放射状
に伸びる形で各研磨層Ｑ，Ｑn 内に設けられた延伸ラン
ド５と、これら延伸ランド５を介して表面側のランド１
と裏面側のランド11間に電気的導通を生ぜしめるビア２
を装備すると共に、これら延伸ランド５とビア２を前記
基板の中心Ｏ方向にそれぞれ階段状に配置した基板構成
とする。
【００１１】
【作用】この多層セラミック基板は、ビア２とこれらビ
ア２間を電気的に接続する延伸ランド５を基板の中心Ｏ
に向かってそれぞれ階段状に配置した構造になっている
ことから、基板60毎の収縮率に差がある場合でもこれを
弾力的にカバーすることができる。このため、配線パタ
ーン形成用のマスクの種類が少なくて済む。
ア２間を電気的に接続する延伸ランド５を基板の中心Ｏ
に向かってそれぞれ階段状に配置した構造になっている
ことから、基板60毎の収縮率に差がある場合でもこれを
弾力的にカバーすることができる。このため、配線パタ
ーン形成用のマスクの種類が少なくて済む。
【００１２】
【実施例】以下実施例図に基づいて本発明を詳細に説明
する。図１は本発明の一実施例を示す模式的要部側断面
図であるが、前記図２と同一部分にはそれぞれ同一符号
を付している。
する。図１は本発明の一実施例を示す模式的要部側断面
図であるが、前記図２と同一部分にはそれぞれ同一符号
を付している。
【００１３】本発明による多層セラミック基板60（以下
基板60と略す）は、図１に示すように、基板の中心Ｏか
ら放射状に延伸する形で研磨層Ｑ，Ｑn の各層間に設け
られた延伸ランド５と、これら延伸ランド５を介して表
面ランド１と裏面ランド11間に電気的導通を生ぜしめる
ビア２を装備すると共に、これら延伸ランド５とビア２
を前記基板の中心Ｏに向かってそれぞれ階段状に配置し
た基板構成になっている。
基板60と略す）は、図１に示すように、基板の中心Ｏか
ら放射状に延伸する形で研磨層Ｑ，Ｑn の各層間に設け
られた延伸ランド５と、これら延伸ランド５を介して表
面ランド１と裏面ランド11間に電気的導通を生ぜしめる
ビア２を装備すると共に、これら延伸ランド５とビア２
を前記基板の中心Ｏに向かってそれぞれ階段状に配置し
た基板構成になっている。
【００１４】この基板60は、L1層31とL2層32とL3層33に
よって表面研磨層Ｑを形成し、Ln1 層41とLn2 層42とLn
3 層43によって裏面研磨層Ｑn を形成しているが、これ
ら各研磨層Ｑ，Ｑn内に設けられているビア２が基板の
中心Ｏに向かって段階的にその位置を変化させる形で配
置されている点に特徴がある。即ちこの基板60は、反り
・うねりを除去するために研磨層をａレベルまで研磨し
た時は基板60の中心Ｏとビア２間の間隔（ピッチ）がＰ
1 となり、これをｂレベルまで研磨した時はピッチがＰ
2 となり、ｃレベルまで研磨した時はピッチがＰ3 とな
る。このため、例えば表面研磨層Ｑをａレベルまで研磨
し、裏面研磨層Ｑn をＡレベルまで研磨した時はピッチ
がＰ1 のマスク（ビア２に接続される配線パターンを形
成するためのマスク）を使用して配線パターンの形成を
行い、この表面研磨層Ｑをｂレベルまで研磨し、裏面研
磨層Ｑn をＢレベルまで研磨した時はピッチがＰ2 のマ
スクを使用して配線パターンの形成を行うことになる。
このように、本発明による基板60は、ビア２の位置が研
磨層Ｑ，Ｑn の研磨量に応じて段階的に変化する構造に
なっていることから、研磨層Ｑ，Ｑn の層数に見合うマ
スクを準備するだけで全ての基板60に配線パターンを形
成することができる。
よって表面研磨層Ｑを形成し、Ln1 層41とLn2 層42とLn
3 層43によって裏面研磨層Ｑn を形成しているが、これ
ら各研磨層Ｑ，Ｑn内に設けられているビア２が基板の
中心Ｏに向かって段階的にその位置を変化させる形で配
置されている点に特徴がある。即ちこの基板60は、反り
・うねりを除去するために研磨層をａレベルまで研磨し
た時は基板60の中心Ｏとビア２間の間隔（ピッチ）がＰ
1 となり、これをｂレベルまで研磨した時はピッチがＰ
2 となり、ｃレベルまで研磨した時はピッチがＰ3 とな
る。このため、例えば表面研磨層Ｑをａレベルまで研磨
し、裏面研磨層Ｑn をＡレベルまで研磨した時はピッチ
がＰ1 のマスク（ビア２に接続される配線パターンを形
成するためのマスク）を使用して配線パターンの形成を
行い、この表面研磨層Ｑをｂレベルまで研磨し、裏面研
磨層Ｑn をＢレベルまで研磨した時はピッチがＰ2 のマ
スクを使用して配線パターンの形成を行うことになる。
このように、本発明による基板60は、ビア２の位置が研
磨層Ｑ，Ｑn の研磨量に応じて段階的に変化する構造に
なっていることから、研磨層Ｑ，Ｑn の層数に見合うマ
スクを準備するだけで全ての基板60に配線パターンを形
成することができる。
【００１５】本発明によるこの基板60は、内層部に設け
られるビア２と延伸ランド５を階段状に配置することに
よって反り・うねりを除去した後の研磨面に露出するビ
ア２の位置が段階的に変化する基板構成になっているこ
とから、これら各研磨層Ｑ，Ｑn に形成されるビア２の
ピッチＰ1 ，Ｐ2 ，Ｐ3 の差を縮小しておけば、例えば
L1層31のビア２と、L2層32のビア２と、L3層33のビア２
の三つのビアをカバーする形で配線パターンを形成する
ことも可能である。従ってこの方式を取り入れて基板60
を製作するようにすれば配線パターンを形成するための
前記マスクの種類はさらに減少することになる。
られるビア２と延伸ランド５を階段状に配置することに
よって反り・うねりを除去した後の研磨面に露出するビ
ア２の位置が段階的に変化する基板構成になっているこ
とから、これら各研磨層Ｑ，Ｑn に形成されるビア２の
ピッチＰ1 ，Ｐ2 ，Ｐ3 の差を縮小しておけば、例えば
L1層31のビア２と、L2層32のビア２と、L3層33のビア２
の三つのビアをカバーする形で配線パターンを形成する
ことも可能である。従ってこの方式を取り入れて基板60
を製作するようにすれば配線パターンを形成するための
前記マスクの種類はさらに減少することになる。
【００１６】この基板60は、表面研磨層Ｑをａレベルま
で研磨した時は裏面研磨層Ｑn をＡレベルまで研磨し、
表面研磨層Ｑをｂレベルまで研磨した時は裏面研磨層Ｑ
n をＢレベルまで研磨し、表面研磨層Ｑをｃレベルまで
研磨した時は裏面研磨層ＱnをＣレベルまで研磨する。
これによって表面ランド１側のランド間ピッチＰ1 ，Ｐ
2 及びＰ3 が裏面ランド11側のランド間ピッチＰ1 ，Ｐ
2 ，Ｐ3 と等しくなり同時にその規定厚さＴも確保され
る。
で研磨した時は裏面研磨層Ｑn をＡレベルまで研磨し、
表面研磨層Ｑをｂレベルまで研磨した時は裏面研磨層Ｑ
n をＢレベルまで研磨し、表面研磨層Ｑをｃレベルまで
研磨した時は裏面研磨層ＱnをＣレベルまで研磨する。
これによって表面ランド１側のランド間ピッチＰ1 ，Ｐ
2 及びＰ3 が裏面ランド11側のランド間ピッチＰ1 ，Ｐ
2 ，Ｐ3 と等しくなり同時にその規定厚さＴも確保され
る。
【００１７】この基板60は各研磨層Ｑ，Ｑn 内に設けら
れる延伸ランド５とビア２を階段状に配置した構造にな
っていることから、各基板60毎の収縮率の相違によって
生じるピッチＰの変動を容易にカバーすることができ
る。このため、従来は各基板対応に製作することを余儀
無くされていた配線パターン形成用のマスクの種類を大
幅に減少させることができるのでその経済的効果は極め
て大きい。
れる延伸ランド５とビア２を階段状に配置した構造にな
っていることから、各基板60毎の収縮率の相違によって
生じるピッチＰの変動を容易にカバーすることができ
る。このため、従来は各基板対応に製作することを余儀
無くされていた配線パターン形成用のマスクの種類を大
幅に減少させることができるのでその経済的効果は極め
て大きい。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
による多層セラミック基板は、ビアの位置が基板の中心
から放射状に延伸する形で設けられた延伸ランドによっ
て段階的に変化する構成になっていることから、基板に
配線パターンを形成するためのマスクの種類を最小限に
限定することができ、従ってその経済的効果は極めて大
きい。
による多層セラミック基板は、ビアの位置が基板の中心
から放射状に延伸する形で設けられた延伸ランドによっ
て段階的に変化する構成になっていることから、基板に
配線パターンを形成するためのマスクの種類を最小限に
限定することができ、従ってその経済的効果は極めて大
きい。
【図１】 本発明の一実施例を示す模式的要部側断面図
である。
である。
【図２】 従来の多層セラミック基板の構造を示す模式
的要部平面図とそのα部分の細部構造を示す模式的側断
面図である。
的要部平面図とそのα部分の細部構造を示す模式的側断
面図である。
１ 表面ランド 11 裏面ランド ２ ビア ５ 延伸ランド ８ 中間層ランド 30 L1層外面 31 L1層 32 L2層 33 L3層 40 Ln層外面 41 Ln1 層 42 Ln2層 43 Ln3 層 50，60 基板
（多層セラミック基板） Ｑ，表面研磨層 Ｑn 裏面研磨層 Ｏ 基板の中心 Ｐ，Ｐ1 ，Ｐ2 ，Ｐ3 ピッチ（ランド間ピッチ）
（多層セラミック基板） Ｑ，表面研磨層 Ｑn 裏面研磨層 Ｏ 基板の中心 Ｐ，Ｐ1 ，Ｐ2 ，Ｐ3 ピッチ（ランド間ピッチ）
Claims (1)
- 【請求項１】 焼成後の反りとうねりを吸収するための
表面研磨層(Q) と裏面研磨層(Qn)をその表裏両面に有し
てなる多層セラミック基板であって、 基板の中心(O) から放射状に伸びる形で前記表面研磨層
(Q) と裏面研磨層(Qn)の各層間に設けられた延伸ランド
(5) と、これら延伸ランド(5) を介して表面ランド(1)
と裏面ランド(11)間に電気的導通を生ぜしめるビア(2)
を装備すると共に、これら延伸ランド(5) とビア(2) を
前記基板の中心(O) 方向にそれぞれ階段状に配置してな
ることを特徴とする多層セラミック基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23846691A JPH0582964A (ja) | 1991-09-19 | 1991-09-19 | 多層セラミツク基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23846691A JPH0582964A (ja) | 1991-09-19 | 1991-09-19 | 多層セラミツク基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582964A true JPH0582964A (ja) | 1993-04-02 |
Family
ID=17030654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23846691A Withdrawn JPH0582964A (ja) | 1991-09-19 | 1991-09-19 | 多層セラミツク基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582964A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000022894A1 (en) * | 1998-10-13 | 2000-04-20 | Sun Microsystems, Inc. | Apparatus and system with increased signal trace routing options in printed wiring boards and integrated circuit packaging |
| US6217990B1 (en) | 1997-05-07 | 2001-04-17 | Denso Corporation | Multilayer circuit board having no local warp on mounting surface thereof |
| JP2013004690A (ja) * | 2011-06-15 | 2013-01-07 | Toshiba Corp | 三次元半導体装置及びその製造方法 |
| JP2020072103A (ja) * | 2018-10-29 | 2020-05-07 | 京セラ株式会社 | 配線基板 |
-
1991
- 1991-09-19 JP JP23846691A patent/JPH0582964A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6217990B1 (en) | 1997-05-07 | 2001-04-17 | Denso Corporation | Multilayer circuit board having no local warp on mounting surface thereof |
| WO2000022894A1 (en) * | 1998-10-13 | 2000-04-20 | Sun Microsystems, Inc. | Apparatus and system with increased signal trace routing options in printed wiring boards and integrated circuit packaging |
| JP2013004690A (ja) * | 2011-06-15 | 2013-01-07 | Toshiba Corp | 三次元半導体装置及びその製造方法 |
| JP2020072103A (ja) * | 2018-10-29 | 2020-05-07 | 京セラ株式会社 | 配線基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |