DE1965408B2 - Verfahren zum herstellen eines halbleiterbauelementes - Google Patents

Description

dann anschließend gegebenenfalls gebildet werden.

Bei der Herstellung von Mesas nach üblichen bekannten Gasätzverfahren treten zum Teil die gleichen Probleme auf, wie sie vorstehend in Verbindung mit der Herstellung von »Taschen« zur Bildung von Schallungselementen in Abscheidungen in diesen Taschen beschrieben wurden. Eine selektive Ätzung erzeugt nämlich unregelmäßig geformte Mesas oder Mesas mit relativ zu der Oberfläche, durch weiche die Ätzung erfolgt, geneigten Wänden. In beiden Fällen muß die durch das Ätzen bewirkte Unterhöhlung oder die Abschrägung der Wände reguliert werden.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen von Halbleiterbauelementen mit mesaförmigen Erhebungen bzw. taschenförmigen Ausnehmungen in dem Halbleiterscheibchen anzugeben, deren Wände senkrecht zu der Oberfläche verlaufen, durch welche das Halbleiterscheibchen geätzt wird. Man kann somit Taschen bilden, deren Querschnitt von oben bis unten konstant ist.

Die Erfindung geht von einem Verfahren der aus der BE-PS 7 08 163 bekannten Art aus, bei dem die zu einer (110)-Ebene parallele Scheibenoberfläche mit einer Ätzmaske bedeckt wird, deren Rand parallel zu Schnittgeraden in der Scheibenoberfläche verläuft, die von der (HO)-Scheibenoberflache und (lll)-Ebenen gebildet werden, und bei dem der von der Ätzmaske unbedeckt gelassene Teil der Halbleiterscheibe durch eine Ätzlösung abgetragen wird, deren Zusammensetzung zur Einstellung der Ätzgeschwindigkeit von den {111}- und den (110}-Oberflächen des Halbleiterscheibchens gewählt wird.

Die obengenannte Aufgabe wird nach der Erfindung mit einem solchen Verfahren dadurch gelöst, daß eine Ätzlösung verwendet wird, die die {111 (-Oberflächen mit einer kleineren Ätzgeschwindigkeit als die Oberflächen anderer Orientierung abträgt, daß der Maskenrand parallel zu den Schnittgeraden in der Scheibenoberfläche verläuft, die von der (HO)-Schiebenoberfläche und denjenigen (Ill)-Ebenen gebildet werden, die auf der -to (110)-Scheibenoberfläche senkrecht stehen, und daß die Ätzmaske entweder den von dem Maskenrand umschlossenen Bereich der Scheibenoberfläche bedeckt oder aber gerade diesen Bereich unbedeckt läßt, so daß beim Ätzen des Halbleiterscheibchens eine mesaförmige Erhebung bzw. eine taschenförmige Ausnehmung entsteht, deren (111)-Wandflächen senkrecht zu der (110)-Scheibenoberflache stehen.

Dieses Verfahren gestattet eine dichtere Packung der Schaltungselemente in einem Scheibchen aus Halbleitermaterial sowie eine genauere Steuerung der Parameter der innerhalb der Tasche nach erneuter Abscheidung von Silicium in der Tasche und anschließender Eindiffusion von Dotierungsmaterial in dieses abgeschiedene Silicium gebildeten Schaltungselemente. Das Verfahren ermöglicht auch die Herstellung »dielektrisch isolierter« Schaltungselemente mit senkrechten Wänden, was gegenüber der Bildung von Schaltungselementen in »Taschen« die Herstellung einer größeren Anzahl von Schaltungselementen innerhalb einer gegebenen Fläche ermöglicht, da geringere Toleranzen zum Ausgleich für abgeschrägte oder unregelmäßig geformte Wände erforderlich sind. Das Verfahren verringert auch die Kosten der Herstellung von einzelnen Halbleiterbauelementen t>o oder integrierten Schaltungen, wenn die Schaltungselemente anschließend zur Erfüllung einer Schaltfunktion verbunden werden. Außerdem wird die Zuverlässigkeit des Herstellungsverfahrens erhöht, da die zum Aufbau der Schaltungselemente in dem Haibleiterscheibchen durchgeführten Verfahrensstufen genauer gesteuert werden können.

In der Zeichnung zeigt

F i g. 1 eine Querschnittsansicht eines Teils eines Halbleiterscheibchens mit einer (110)-Scheibenoberflache,

Fig. 2-5 Querschnittsansichten des in Fig. 1 dargestellten Teils des Halbleiterscheibchens während verschiedener Verfahrensstufen zur Herstellung von Halbleiterbauelementen in »Taschen«,

Fig.6 eine Draufsicht auf das Halbleiterscheibchen nach F i g. 5,

Fig. 7 —15 Querschnittsansichten des Halbleiterscheibchens von F i g. 1 während verschiedener Herstellungsstufen zur Erzeugung von »dielektrisch isolierten« Halbleiterbauelementen und

Fig. 16 eine Draufsicht auf das Halbleiterscheibchen nach Fig. 15.

Anhand der F i g. 1 bis 6 wird eine Anwendung des Verfahrens nach der Erfindung zum Herstellen eines Halbleiterbauelements mit Schaltungselementen in den »Taschen« der Halbleiterscheibe erläutert. In F i g. 1 ist ein Scheibchen 21 aus Halbleitermaterial mit planaren Oberflächen 22 und 23 dargestellt, die jeweils eine Orientierung in der (HO)-Kristallebene aufweisen. Auf der Oberfläche 22 ist eine Siliciumoxidschicht 24 gebildet, wie dies Fig.2 zeigt. Diese Schicht 24 besitzt nach einem üblichen bekannten fotolithographischen Verfahren erzeugte Fenster 25 und 26.

Die Fenster 25 und 26 sind innerhalb der (110)-Scheibenoberfläche 22 des Halbleiterscheibchens 21 ausgerichtet, und zwar derart, daß jedes der Fenster 25 und 26 durch Linien 25' und 25" bzw. 26' und 26" begrenzt ist, die parallel zueinander und zu Linien verlaufen, die durch den Schnitt von (111)-Ebenen mit der (110)-Scheibenoberfläche gegeben sind.

Nach der Bildung der Fenster 25 und 26 wird die durch die Fenster 25 und 26 zugängliche Oberfläche des Halbleiterscheibchens 21 mit einer Ätzlösung geätzt, die eine geringere Abtraggeschwindigkeit in den {111 (-Ebenen als für die jHO)- oder andere Ebenen aufweist. Verschiedene Ätzlösungen zeigen diese gewünschte Eigenschaft, wie dies im »Journal Electrochem. Society«, Bd. 114 (1967), Nr. 9 (September), Seiten 965 bis 970, beschrieben ist. Verwendbare Ätzlösungen sind somit Hydrazin- und Katechotlösungen, aber auch andere bekannte Ätzlösungen. Eine Ätzlösung, die sich zur Ätzung des Halbleiterscheibchens in den Fenstern 25 und 26 als besonders geeignet erwiesen hat, besteht aus einer Mischung von 88 ecm Wasser (61,20 Mol-%), 17ccmÄthylendiamin(35,l Mol-%) und 3 g (3,7 Mol-%) Brenzkatechol. Diese Ätzlösung trägt (lOO)-Ebenen mit etwa 50 Mikron pro Stunde, {110}-Ebenen mit etwa 3 Mikron pro Stunde ab, was »Taschen« 27 und 28 in dem Halbleiterscheibchen 21 ergibt, wie sie F i g. 3 zeigt. Da die Ätzlösung {lll}-Ebenen mit einer viel geringeren Geschwindigkeit als die {110}- und andere Ebenen abträgt, sind die Taschen 27 und 28 durch senkrechte Wände 27' und 27" bzw. 28' und 28" begrenzt, da die Linien 25', 25", 26' und 26" parallel zu den senkrecht zu der (HO)-Scheibenoberfläche 22 verlaufenden (Hl)-Ebenen angeordnet waren.

Die auf die gewünschte Tiefe geätzten Taschen 27 und 28 werden dann durch epitaktische Abscheidung eines dotierten Halbleitermaterials in den Taschen 27 und 28 unter Bildung von Zonen 29 bzw. 30 gefüllt. In

den Zonen 29 und 30 können nach bekannten Verfahren verschiedene Schaltungselemente gebildet werden, welche dann unter Bildung einer vollständigen integrierten Halbleiterschaltung verbunden werden. Die Zonen 29 und 30 sind von oben bis unten gleichförmig, was eine größere Kontrolle der Wirksamkeit einer anschließenden Diffusion und Abtragung durch Ätzen ermöglicht und somit die Zuverlässigkeit der fertigen Schaltungselemente und damit der integrierten Schaltung erhöht. Die regelmäßige Form der Zonen 29 und 30 ist besonders aus Fig.5 und 6 ersichtlich, wo die Siliciumoxidschicht 24 entfernt ist. Wie in Fig.6 zu sehen ist, bilden die Zonen 29 und 30 Parallelogramme mit einem eingeschlossenen Winkel von 109,47° an der Ecke 31 und von 70,53° an der Ecke 32, da die die Zonen 29 und 30 begrenzenden (lll)-Ebenen sich in Winkeln von 70,53° und 109,47° schneiden. Wie F i g. 6 besonders veranschaulicht, kann eine Reihe dieser Zonen 29 und 30 in in einem parallelen Abstand befindlichen Reihen auf einem Halbleiterscheibchen 21 gebildet werden. Diese Zonen 29 und 30 sind vorzugsweise so angeordnet, daß vorgezeichnete Linien in dem die Zonen 29 und 30 trennenden Raum angebracht werden können, so daß bei einem anschließenden Abbrechen entlang dieser Linien Stäbchen aus dem Halbleiterscheibchen abgetrennt werden, in welchen sich die Zonen 29 und 30 befinden. Diese Stäbchen können mehrere Zonen 29 und 30 enthalten, aus denen dann durch Verbindung der verschiedenen in den Zonen 29 und 30 gebildeten Schaltungselemente eine integrierte Schaltung gebildet wird.

Die Bildung »dielektrisch isolierter« Schaltungselemente nach dem Verfahren nach der Erfindung wird anhand der Fig. 7 bis 16 erläutert. Das Halbleiterscheibchen 21 von Fig. 1 besteht z. B.aus N+-Ieitendem Silicium, über welchem epitaktisch eine Schicht aus Silicium mit einer anderen Leitfähigkeit, z. B. N-leitendem Silicium, abgeschieden ist, z. B. die in F i g. 7 mit 36 bezeichnete Schicht. Eine dielektrische Schicht, z. B. die Siliciumoxidschicht 37, wird dann, wie in F i g. 8 gezeigt, auf der N-leitenden epitaktischen Siliciumschicht 36 thermisch in Anwesenheit von Sauerstoff oder nach einem anderen üblichen bekannten Verfahren gebildet. Wie in Fig.9 gezeigt, bildet man dann über der Siliciumoxidschicht 37 eine Stützschicht 38 aus einem Material mit hohem spezifischen Widerstand, z. B. aus polykristallinem Silicium, wobei die so gebildete Schicht 38 während der folgenden Verfahrensstufen das Siliciumscheibchen 21, 36 mechanisch stützt. Die N+ -leitende Siliciumschicht 21 wird dann geläppt und poliert und man erhält das in Fig. 10 dargestellte Scheibchen, welches zur einfacheren Beschreibung aus der in F i g. 9 gezeigten Stellung umgedreht wurde.

Eine Maske 50 aus einem üblichen bekannten Fotolack wird dann auf die geläppte polierte Siliciumschicht 21 aufgebracht, belichtet und unter Bildung von Fenstern 39 bis 41 entwickelt, durch welche die Siliciumschichten 21 und 36 mittels einer Ätzlösung der vorstehend beschriebenen Zusammensetzung abgetragen werden können, so daß die {11OJ- und andere Ebenen, z.B. die (lOO)-Ebenen, gegenüber den (lll)-Ebenen bevorzugt geätzt werden. Da die Fenster 39 bis 41 gegenüber der (UO)-Scheibenoberflache des Siliciumscheibchens 21 so ausgerichtet sind, daß die Seiten der Fenster Linien bilden, die parallel zi Schnittlinien von bestimmten (Iil)-Ebenen mit dei (HOJ-Scheibenoberfläche verlaufen, bildet die bevorzugte Ätzlösung Mesas 42 bis 45, die durch (111)- Ebener begrenzt sind, welche die (1 lOJ-Scheibenoberfläche der Siliciumschichten 21 und 36 rechtwinklig schneiden. Wie Fig. 13 zeigt, wird auf den Mesas 42 bis 45 eine Siliciumoxidschicht 46 gebildet, so daß, siehe Fig. 14. die zweite Stützschicht 47 aus Material mit hohem spezifischem Widerstand, z. B. aus polykristallinem Silicium, die anschließend über den Mesas 42 bis 45 gebildet wird, von diesen elektrisch isoliert ist. Die erste Stützschicht 38 wird dann durch Läppen und Polieren unter Bildung des in Fig. 15 gezeigten Schichtenaufbaus entfernt. Das dargestellte Scheibchen ist zur besseren Beschreibung wieder umgekehrt. Die Mesas 42 bis 45 bilden parallelogrammförmige Zonen, da die die Mesas 42 bis 45 begrenzenden (111)-Ebenen sich unter Bildung eines eingeschlossenen Winkels 48 von 109,47° und eines eingeschlossenen Winkels 49 von 70,53° schneiden. Da die Mesas 42 bis 45 durch senkrecht zu der (110)-Scheibenoberfläche verlaufende (11 l)-Ebenen begrenzt sind, ist die Breite der Mesas 42 bis 45 über deren Tiefe gleichförmig, was eine größere Kontrolle der anschließenden Ätz- und Diffusionsvorgänge erlaubt, die zur Bildung einzelner Halbleiterbauelemente oder Schaltungselemente in den Mesas 42 bis 45 nach öffnung entsprechender Fenster in der Siliciumoxidschicht 37 nach einem bekannten Verfahren zur Anwendung kommen können. Da ferner die Mesas 42 bis 45 keine unregelmäßigen oder abgeschrägten Wände besitzen, können sie dichter gepackt werden, was die Bildung einer größeren Anzahl von Schaltungselementen und damit von integrierten Schaltungen innerhalb eines bestimmten Halbleiterscheibchens erlaubt.
Eine Vielzahl von Mesas 42 bis 45 kann in einem einzelnen Halbleiterscheibchen gebildet werden, die vorzugsweise in einer Anordnung nach Fig. 16 gebildet werden, so daß Anreißlinien in dem Zwischenraum zwischen benachbarten Mesareihen gebildet werden können, die ein anschließendes Brechen des Scheibchens und eine Trennung in die Halbleiterbauelemente ermöglichen.

Die größere Dichte der Schaltungselemente einer integrierten Schaltung, die bei Anwendung des erfindungsgemäßen Verfahrens erzielbar ist, verringert die

so für gewöhnlich dann auftretenden Probleme, wenn die integrierte Schaltung einer Strahlung ausgesetzt wird. Diese größere Dichte erhöht außerdem die Geschwindigkeit, mit welcher eine solche Schaltung infolge der engen Nachbarschaft der Schaltungselemente arbeiten kann. Eine größere Dichte der Schaltungselemente fördert auch eine Integration im mittleren (MSI) und im großen Maßstab (LSI).

Das Halbleiterscheibchen kann natürlich auch unter Verwendung einer Maske aus einem Fotolack anstatt

ho aus Siliciumoxid geätzt werden, obwohl letztere bevorzugt wird, insbesondere, wenn eine tiefe Abtragung erwünscht ist.

Hierzu 2 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Verfahren zum Herstellen eines Halbleiterbauelementes mit einem Halbleiterscheibchen, bei dem die zu einer (HO)-Ebene parallele Scheibenoberfläche rr.it einer Ätzmaske bedeckt wird, deren Rand parallel zu Schnittgeraden in der Scheibenoberfläche verläuft, die von der (HO)-Scheibenoberflache und (111)-Ebenen gebildet werden, und bei dem der von der Ätzmaske unbedeckt gelassene Teil der Halbleiterscheibe durch eine Ätzlösung abgetragen wird, deren Zusammensetzung zur Einstellung der Ätzgeschwindigkeit von den (111}- und den j 110)-Oberflächen des Halbleiterscheibchens gewählt wird, dadurch gekennzeichnet, daß eine Ätzlösung verwendet wird, die die Jlll}-Oberflächen mit einer kleineren Ätzgeschwindigkeit als die Oberflächen anderer Orientierung abträgt, daß der Maskenrand parallel zu den Schnittgeraden in der Scheibenoberfläche verläuft, die von der (110)-Scheibenoberfläche und denjenigen (111)-Ebenen gebildet werden, die auf der (110)-Scheibenoberfläche senkrecht stehen, und daß die Ätzmaske entweder den von dem Maskenrand umschlossenen Bereich der Scheibenoberfläche bedeckt oder aber gerade diesen Bereich unbedeckt läßt, so daß beim Ätzen des Halbleiterscheibchens eine mesaförmige Erhebung bzw. eine taschenförmige Ausnehmung entsteht, deren (111)-Wandflächen senkrecht zu der (11)-Scheibenoberfläche stehen.

   Bei der Herstellung von einzelnen Halbleiterbauelementen und von integrierten Schaltungen werden einzelne aktive und/oder passive Schaltungselemente innerhalb eines einkristallinen Halbleiterscheibchens gebildet. Verschiedene bekannte Verfahren wurden zur Bildung von Halbleiterbauelementen in einem einkristallinen Halbleiterscheibchen entwickelt, um die Tiefe, die Leitfähigkeit und das seitliche Ausmaß der dotierten Zonen der Halbleiterbauelemente bis zu einem gewissen Grad zu steuern. Eine Oxidmaske verwendende Verfahren, durch welche Diffusionen in das Halbleiterscheibchen erfolgen, werden bekanntlich vielfach angewandt, da sie eine ausgezeichnete geometrische Kontrolle ermöglichen. Die Störstoffeindiffusion erlaubt jedoch keine vollständige Steuerung der Störstoffkonzentration, da die Verteilung nicht immer einem vorherbestimmten Gradienten folgt und da eine zweite oder dritte Diffusion immer von höherer Konzentration sein muß als die erste, wenn der Leitfähigkeitstyp umgekehrt werden soll. Aus diesen Gründen wurde bekanntlich vom Fachmann eine epitaktische Abscheidung zur Erzeugung von Halbleiterzonen mit gleichmäßiger oder gesteuerter Verteilung der Störstoffkonzentration angewendet. Insbesondere wurde ein bekanntes Verfahren entwickelt, bei welchem ein Halbleiterscheibchen nur auf Teilen seiner Oberfläche eine Oxidmaske trägt, so daß nur gewünschte Abschnitte des Halbleiterscheibchens freiliegen. Freiliegende Teile des Halbleiterscheibchens werden dann geätzt, wodurch bestimmte Mengen Halbleitermaterial entfernt und in der Halbleiterscheibe Flächen freigelegt oder »Taschen«, d. h. taschenförmige Ausnehmungen, geschaffen werden. Dann werden in diesen Taschen wieder unter Anwendung eines epitaktischen Verfahrens Schichten aus Halbleitermaterial mit der gewünschten Leitfähigkeit niedergeschlagen. Die Anwendsing dieser selektiven Ätzung und erneuten Niederschlagung erlaubt nicht nur eine genaue Kontrolle der Störstoffkonzentration des Halbleitermaterials, sondern auch der Abmessungen und der geometrischen Anordnung dieser epitaktischen Schichten.

   Bei dem selektiven Ätz- und erneuten Abscheidungsverfahren traten jedoch Probleme auf, die seine Verwendung und Anwendung beschränkten. Insbesondere wurde festgestellt, daß, wenn ein einkristallines Halbleiterscheibchen nach Maskierung mit einer Oxidschicht nach einem der üblichen bekannten Verfahren einer Gasätzung unterworfen wurde, eine selektive Ätzung des Halbleitermaterials eintrat, die Taschen mit unregelmäßigem Wandprofil oder mit konvergierenden Wänden ergab. Die Taschen besaßen somit eine ungleichmäßige Breite von unten nach oben. Wenn daher anschließend eine Abscheidung in diesen Taschen erfolgte, trat unregelmäßiges und ungleichmäßiges epitaktisches Wachstum entsprechend den unregelmäßigen und unebenen Ätzprofilen auf, so daß man eine Oberfläche der epitaktisch abgeschiedenen Halbleiterschicht erhielt, die nacht planar war. Da für viele Halbleiterbauelemente, insbesondere für die Herstellung monolithischer Halbleiterschaltungen, eine planare Oberfläche erforderlich ist, um genaue Maskenausrichtungen, gleichmäßige Diffusionen und eine Kontinuität von über die Oberfläche gelegten Leitungsbahnen zu ermöglichen, verhinderten die unebenen epitaktischen Aufwachsungen diese Anwendungen. In Fällen, in welchen die in einem Halbleiterscheibchen durch Ätzen gebildeten Taschen ein regelmäßiges Wandprofil" aufwiesen, jedoch konvergierende Wände besaßen, konnten die Halbleiterbauelemente in dem Halbleiterscheibchen nicht in sehr engen Abständen angebracht werden, da die öffnungen, durch welche sie geätzt wurden, größer sein mußten als tatsächlich erforderlich, um eine Tasche mit einer gewünschten konstanten Abmessung von oben bis unten zu erhalten, weil die Wände nach dem Boden der Tasche zu konvergierten.

   Ein weiteres bekanntes Verfahren zur Herstellung von Halbleiterbauelementen in einem Halbleiterscheibchen verwendet die Herstellung von sogenannten »dielektrisch isolierten« Halbleiterbauelementen oder Schaltungsanordnungen. Dieses Verfahren besteht in der Regel darin, daß man zuerst eine Reihe von maskierten Bereichen auf dem Halbleiterscheibchen bildet und dann rund um die maskierten Bereiche das Halbleitermaterial zur Erzeugung der stehenbleibenden »Mesabereiche« ätzt. Eine dielektrisch isolierende Schicht, zum Beispiel aus Siliciumoxid, wird dann nach Entfernung der Maske auf der Oberfläche des Halbleiterscheibchens, in welcher die Mesas entstanden sind, gebildet. Eine Stützschicht, zum Beispiel aus polykristallinem Silicium, wird dann über der dielektrisch isolierenden Schicht in einer solchen Dicke aufgebracht, daß ein Brechen des Halbleiterscheibchens während der anschließenden Handhabung vermieden wird. Nach Bildung der Stützschicht wird die Oberfläche des Plättchens, welche derjenigen, in welcher die Mesas gebildet wurden, gegenüberliegt, geläppt und poliert, um die einkristallinen Mesabereiche voneinander zu

   b5 isolieren, in denen durch Diffusion oder ein anderes Dotierungsverfahren Halbleiterbauelemente gebildet worden sind. Leitungsbahnen, welche die Schaltungselemente einer integrierten Schaltung verknüpfen, können