DE112013005967T5

DE112013005967T5 - Verwendung von Entfernbarer Gateabdeckung zur Bildung von Transistoren und Splitgate-Ladungseinfang-Speicherzellen

Info

Publication number: DE112013005967T5
Application number: DE112013005967.3T
Authority: DE
Inventors: Chun Chen; Mark Ramsbey; Shenqing Fang
Original assignee: Spansion LLC
Current assignee: Infineon Technologies LLC
Priority date: 2012-12-14
Filing date: 2013-12-12
Publication date: 2015-09-10
Also published as: US20140167142A1; US20150287812A1; WO2014093644A1; JP6517149B2; US10777568B2; US11450680B2; US9590079B2; US20210104533A1; JP2016500479A; US20170194343A1

Abstract

Hier werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer derartigen Vorrichtung präsentiert. Das Verfahren umfasst das Anordnen einer Gateschicht über einer dielektrischen Schicht auf einem Substrat und ferner das Anordnen einer Deckschicht über der Gateschicht. Es wird ein erstes Transistorgate mit einer anfänglichen Dicke, die im Wesentlichen gleich einer kombinierten Dicke der Deckschicht und der Gateschicht ist, definiert. In dem Substrat neben dem ersten Transistorgate wird eine erste dotierte Region gebildet. Die Deckschicht wird anschließend entfernt und ein zweites Transistorgate wird definiert, das eine Dicke aufweist, die im Wesentlichen gleich der Dicke der Gateschicht ist. Danach wird in dem Substrat neben dem zweiten Transistorgate eine zweite dotierte Region gebildet. Die erste dotierte Region erstreckt sich tiefer in das Substrat als die zweite dotierte Region, und eine endgültige Dicke des ersten Transistorgates ist im Wesentlichen gleich der Dicke des zweiten Transistorgates.

Description

HINTERGRUND
Gebiet
Die vorliegende Anmeldung betrifft die Fertigung von Splitgate-Ladungseinfang-Speicherzellen und anderen Feldeffekttransistoren, die in demselben Substrat gebildet werden.
Allgemeiner Stand der Technik
Ein nichtflüchtiger Speicher, wie etwa ein Flash-Speicher, hält gespeicherte Daten selbst dann, wenn die Leistungsversorgung des Speichers entfernt wird. Eine nichtflüchtige Speicherzelle speichert Daten beispielsweise durch Speichern elektrischer Ladung in einem elektrisch isolierten schwebendem Gate oder in einer Ladungseinfangschicht, die unter einem Steuergate eines Feldeffekttransistors (FET) liegt. Die gespeicherte elektrische Ladung steuert den Schwellenwert des FET, wodurch der Speicherzustand der Zelle gesteuert wird.
Eine nichtflüchtige Speicherzelle wird zum Beispiel unter Verwendung einer Injektion heißer Ladungsträger, um Ladung in einer Speicherungsschicht zu platzieren, programmiert. Um den Programmierprozess zu erleichtern, werden hohe Drain- und Gatespannungen verwendet, und die Speicherzelle leitet während des Programmierens einen relativ starken Strom, was bei Anwendungen mit geringer Spannung oder geringer Leistung unerwünscht sein kann.
Eine Splitgate-Speicherzelle ist eine Art nichtflüchtiger Speicherzelle, bei der ein Selektionsgate neben einem Speichergate platziert ist. Während des Programmierens einer Splitgate-Speicherzelle wird das Selektionsgate mit einer relativ geringen Spannung vorgespannt, und nur das Speichergate wird mit der hohen Spannung vorgespannt, um das für die Injektion heißer Ladungsträger notwendige vertikale elektrische Feld bereitzustellen. Da die Beschleunigung der Ladungsträger hauptsächlich in der Kanalregion unter dem Selektionsgate stattfindet, resultiert die relativ geringe Spannung an dem Selektionsgate im Vergleich zu einer herkömmlichen Flash-Speicherzelle in einer effizienteren Ladungsträgerbeschleunigung in der horizontalen Richtung. Dies macht die Injektion heißer Ladungsträger effizienter bei niedrigerem Strom und niedrigerem Leistungsverbrauch während des Programmiervorgangs. Eine Splitgate-Speicherzelle kann unter Verwendung anderer Techniken als der Injektion heißer Ladungsträger programmiert werden, und abhängig von der Technik können etwaige Vorteile gegenüber der herkömmlichen Flash-Speicherzelle während des Programmiervorgangs variieren.
Ein weiterer Vorteil einer Splitgate-Speicherzelle ist eine schnelle Lesezeit. Da das Selektionsgate mit dem Speichergate in Reihe ist, kann der gelöschte Zustand des Speichergates nahe dem oder im Verarmungsmodus sein (d. h. Schwellenspannung, V_t, kleiner als null Volt). Selbst wenn das gelöschte Speichergate in einem derartigen Verarmungsmodus ist, verhindert das Selektionsgate in dem Aus-Zustand, dass der Kanal einen wesentlichen Strom leitet. Wenn die Schwellenspannung des gelöschten Zustands nahe oder gleich null ist, muss die Schwellenspannung des programmierten Zustands nicht sehr hoch sein, während sie noch immer eine vernünftige Lesedifferenz zwischen dem gelöschten und dem programmierten Zustand bereitstellt. Demgemäß können die Spannungen, die beim Lesevorgang sowohl an das Selektionsgate als auch an das Speichergate angelegt werden, kleiner als oder gleich der Versorgungsspannung sein. Dadurch, dass die Versorgungsspannung nicht auf einen höheren Pegel angehoben werden muss, wird der Lesevorgang schneller.
Es ist üblich, mehrere Typen von Feldeffektvorrichtungen auf demselben Substrat wie die Speicherzellen monolithisch einzubauen. Diese Nichtspeichervorrichtungen führen zum Beispiel Decodierung, Ladungspumpen und andere mit Speichervorgängen verwandte Funktionen durch. Das Substrat kann auch Nichtspeichervorrichtungen umfassen, um Funktionen bereitzustellen, die nicht mit Speichervorgängen verwandt sind. Derartige Nichtspeichervorrichtungen, die auf demselben Substrat eingebaut sind wie die Speicherzellen, können Transistoren umfassen, die auf Hochgeschwindigkeitsvorgänge zugeschnitten sind, während andere Transistoren auf die Handhabung hoher Betriebsspannungen zugeschnitten sind. Das Integrieren der Verarbeitung von Speicherzellen, wie etwa einer Splitgate-Speicherzelle, mit der Verarbeitung eines oder mehrerer Typen von Nichtspeichertransistoren auf demselben Substrat ist eine Herausforderung, da alle unterschiedliche Fertigungsparameter erfordern. Demgemäß besteht ein Bedarf an einer Vorrichtung und an Verfahren zum Integrieren unterschiedlicher Typen von Vorrichtungen auf demselben Substrat, um verbesserte Kosten, Leistungsverhalten, Zuverlässigkeit oder Herstellungsfähigkeit zu ermöglichen.
ÜBERSICHT
Es ist wünschenswert, mindestens eines der Probleme, ob hier oder anderswo identifiziert, zu beseitigen oder zu mindern, oder eine Alternative zu bestehenden Apparaten oder Verfahren bereitzustellen.
Gemäß einer Ausführungsform wird ein Beispielverfahren zum Fertigen einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst das Anordnen einer Gateschicht über einer dielektrischen Schicht auf einem Substrat und ferner das Anordnen einer Deckschicht über der Gateschicht. Dann umfasst das Verfahren das Ätzen durch die Deckschicht und die Gateschicht, um ein erstes Transistorgate mit einer anfänglichen Dicke, die im Wesentlichen gleich einer kombinierten Dicke der Deckschicht und der Gateschicht ist, zu definieren. Danach wird in dem Substrat neben dem ersten Transistorgate eine erste dotierte Region gebildet. Die Deckschicht wird anschließend entfernt und die Gateschicht wird wieder geätzt, um ein zweites Transistorgate zu definieren, das eine Dicke aufweist, die im Wesentlichen gleich der Dicke der Gateschicht ist. Danach wird in dem Substrat neben dem zweiten Transistorgate eine zweite dotierte Region gebildet. Die erste dotierte Region erstreckt sich tiefer in das Substrat als die zweite dotierte Region, und eine endgültige Dicke des ersten Transistorgates ist im Wesentlichen gleich der Dicke des zweiten Transistorgates.
Gemäß einer weiteren Ausführungsform wird eine Halbleitervorrichtung bereitgestellt, die einen ersten Transistor und einen zweiten Transistor umfasst. Der erste Transistor umfasst ein erstes Transistorgate mit einer ersten Dicke und einer ersten Gatelänge und eine erste dotierte Region in dem Substrat neben dem ersten Transistorgate. Der zweite Transistor umfasst ein zweites Transistorgate mit einer zweiten Dicke, die im Wesentlichen gleich der ersten Dicke ist, und einer zweiten Gatelänge, die weniger als die Hälfte der Länge der ersten Gatelänge beträgt. Der zweite Transistor umfasst auch eine zweite dotierte Region in dem Substrat neben dem zweiten Transistorgate, wobei sich die erste dotierte Region tiefer in das Substrat erstreckt als die zweite dotierte Region.
Gemäß einer weiteren Ausführungsform wird ein Beispielverfahren zum Fertigen einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst das Anordnen einer Gateschicht über einer ersten dielektrischen Schicht auf einem Substrat und ferner das Anordnen einer Deckschicht über der Gateschicht. Das Verfahren umfasst dann das Bilden einer Vielzahl von Speicherzellen in einer ersten Region des Substrats. Jede der Speicherzellen umfasst ein Selektionsgate, das über dem ersten Dielektrikum angeordnet ist, ein Speichergate, das über einem zweiten Dielektrikum und neben einer Seitenwand des Selektionsgates angeordnet ist, eine erste dotierte Region in dem Substrat neben einer Seite des Selektionsgates und eine zweite dotierte Region in dem Substrat neben der entgegengesetzten Seite des Speichergates. Das Verfahren involviert ferner das Ätzen durch die Deckschicht und die Gateschicht in einer zweiten Region des Substrats, um ein erstes Transistorgate mit einer anfänglichen Dicke, die im Wesentlichen gleich einer Dicke der Deckschicht und der Gateschicht ist, zu definieren. Dann wird in dem Substrat neben dem ersten Transistorgate eine dritte dotierte Region gebildet. Als nächstes wird die Deckschicht entfernt und die Gateschicht wird in einer dritten Region des Substrats geätzt, um ein zweites Transistorgate zu definieren, das eine Dicke aufweist, die im Wesentlichen gleich der Dicke der Gateschicht ist. Danach wird in dem Substrat neben dem zweiten Transistorgate eine vierte dotierte Region gebildet. Die dritte dotierte Region erstreckt sich tiefer in das Substrat als die vierte dotierte Region, und eine endgültige Dicke des ersten Transistorgates ist im Wesentlichen gleich der Dicke des zweiten Transistorgates.
Gemäß einer weiteren Ausführungsform wird eine Halbleitervorrichtung bereitgestellt, die eine Vielzahl von Speicherzellen, eine Vielzahl von ersten Transistoren und eine Vielzahl von zweiten Transistoren umfasst. Die Vielzahl von Speicherzellen ist in einer ersten Region des Substrats gebildet und umfasst jeweils ein Selektionsgate, das über einem ersten Dielektrikum angeordnet ist, ein Speichergate, das über einem zweiten Dielektrikum und neben einer Seitenwand des Selektionsgates angeordnet ist, eine erste dotierte Region in dem Substrat neben einer Seite des Selektionsgates und eine zweite dotierte Region in dem Substrat neben einer entgegengesetzten Seite des Speichergates. Die Vielzahl von ersten Transistoren ist in einer zweiten Region des Substrats gebildet und umfasst jeweils ein erstes Transistorgate mit einer ersten Dicke und einer ersten Gatelänge und eine dritte dotierte Region in dem Substrat neben dem ersten Transistorgate. Die Vielzahl von zweiten Transistoren ist in einer dritten Region des Substrats gebildet und umfasst jeweils ein zweites Transistorgate mit einer zweiten Dicke, die im Wesentlichen gleich der ersten Dicke ist, und einer zweiten Gatelänge, die weniger als die Hälfte der Länge der ersten Gatelänge beträgt. Jeder der zweiten Transistoren umfasst auch eine vierte dotierte Region in dem Substrat neben dem zweiten Transistorgate, wobei sich die dritte dotierte Region tiefer in das Substrat erstreckt als die vierte dotierte Region.
Gemäß einer weiteren Ausführungsform wird ein Beispielverfahren zum Fertigen einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst das Anordnen einer Gateschicht über einer ersten dielektrischen Schicht auf einem Substrat und ferner das Anordnen einer Deckschicht über der Gateschicht. Das Verfahren umfasst dann das Bilden einer Vielzahl von Speicherzellen in einer ersten Region des Substrats. Jede der Speicherzellen umfasst ein Speichergate, das über dem ersten Dielektrikum angeordnet ist, ein Selektionsgate, das über einem zweiten Dielektrikum und neben einer Seitenwand des Speichergates angeordnet ist, eine erste dotierte Region in dem Substrat neben einer Seite des Selektionsgates und eine zweite dotierte Region in dem Substrat neben der entgegengesetzten Seite des Speichergates. Das Verfahren involviert ferner das Ätzen durch die Deckschicht und die Gateschicht in einer zweiten Region des Substrats, um ein erstes Transistorgate mit einer anfänglichen Dicke, die im Wesentlichen gleich einer Dicke der Deckschicht und der Gateschicht ist, zu definieren. Dann wird in dem Substrat neben dem ersten Transistorgate eine dritte dotierte Region gebildet. Als nächstes wird die Deckschicht entfernt und die Gateschicht wird in einer dritten Region des Substrats geätzt, um ein zweites Transistorgate zu definieren, das eine Dicke aufweist, die im Wesentlichen gleich der Dicke der Gateschicht ist. Danach wird in dem Substrat neben dem zweiten Transistorgate eine vierte dotierte Region gebildet. Die dritte dotierte Region erstreckt sich tiefer in das Substrat als die vierte dotierte Region, und eine endgültige Dicke des ersten Transistorgates ist im Wesentlichen gleich der Dicke des zweiten Transistorgates.
Weitere Merkmale und Vorteile der vorliegenden Erfindung sowie die Struktur und der Einsatz verschiedener Ausführungsformen der vorliegenden Erfindung werden nachfolgend mit Bezug auf die beigefügten Zeichnungen detailliert beschrieben. Es wird angemerkt, dass die vorliegende Erfindung nicht auf die hier beschriebenen spezifischen Ausführungsformen beschränkt ist. Derartige Ausführungsformen werden hier lediglich zu Veranschauungszwecken präsentiert. Fachleuten auf dem/den relevanten Gebiet(en) werden zusätzliche Ausführungsformen auf der Basis der hier enthaltenen Lehren ersichtlich werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN/FIGUREN
Die beigefügten Zeichnungen, die hierin einbezogen sind und einen Teil der Patentschrift bilden, veranschaulichen die vorliegende Erfindung und dienen zusammen mit der Beschreibung des Weiteren dazu, die Prinzipien der vorliegenden Erfindung zu erläutern und es einem Fachmann auf dem/den relevanten Gebiet(en) zu ermöglichen, die vorliegende Erfindung nachzuvollziehen und zu verwenden.
1 veranschaulicht einen Querschnitt einer Splitgate-Speicherzelle gemäß verschiedenen Ausführungsformen.
2 veranschaulicht Verbindungen, die an einer Splitgate-Speicherzelle vorgenommen wurden, gemäß verschiedenen Ausführungsformen.
3 veranschaulicht Feldeffektvorrichtungen, die in verschiedenen Regionen eines Substrats gebildet wurden, gemäß verschiedenen Ausführungsformen.
4A–4H veranschaulichen verschiedene Querschnittsansichten eines Halbleitervorrichtungs-Fertigungsprozesses gemäß Ausführungsformen.
5 veranschaulicht eine Querschnittsansicht von Feldeffektvorrichtungen mit unterschiedlichen Charakteristiken gemäß einer Ausführungsform.
6A–6F veranschaulichen verschiedene Querschnittsansichten eines Halbleitervorrichtungs-Fertigungsprozesses gemäß Ausführungsformen.
Die Merkmale und Vorteile der vorliegenden Erfindung werden aus der unten dargelegten detaillierten Beschreibung, wenn zusammengenommen mit den Zeichnungen, bei denen gleiche Bezugszeichen durchgängig entsprechende Elemente identifizieren, besser ersichtlich. In den Zeichnungen zeigen gleiche Bezugszeichen im Allgemeinen identische, funktionell ähnliche und/oder strukturell ähnliche Elemente an. Die Zeichnung, in der ein Element zum ersten Mal erscheint, wird durch die am weitesten links stehende(n) Ziffer(n) in dem entsprechenden Bezugszeichen angegeben.
DETAILLIERTE BESCHREIBUNG
Diese Patentschrift offenbart eine oder mehrere Ausführungsformen, die die Merkmale dieser Erfindung inkorporieren. Die offenbarte(n) Ausführungsform(en) stellt/stellen die vorliegende Erfindung lediglich beispielhaft dar. Der Schutzbereich der vorliegenden Erfindung ist nicht auf die offenbarte(n) Ausführungsform(en) beschränkt. Die vorliegende Erfindung wird durch die hier angehängten Ansprüche definiert.
Die beschriebene(n) Ausführungsform(en) und Verweise in der Patentschrift auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ usw. deuten an, dass die beschriebene(n) Ausführungsform(en) ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik umfassen können, aber nicht jede Ausführungsform umfasst notwendigerweise das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Charakteristik. Zudem verweisen derartige Ausdrücke nicht zwangsläufig auf dieselbe Ausführungsform. Des Weiteren versteht es sich, dass, wenn in Verbindung mit einer Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik beschrieben wird, es im Rahmen des Wissens eines Fachmanns liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Charakteristik in Verbindung mit anderen Ausführungsformen herbeizuführen, ob ausdrücklich beschrieben oder nicht.
Bevor die verschiedenen Ausführungsformen detaillierter beschrieben werden, wird in Hinsicht auf gewissen Begriffe, die durchgängig in den Beschreibungen verwendet werden können, eine weitere Erläuterung gegeben.
Der Begriff „ätzen“ oder „Ätzen“ wird hier verwendet, um allgemein einen Fertigungsprozess der Strukturierung eines Materials, so dass mindestens ein Teil des Materials verbleibt, nachdem der Ätzprozess abgeschlossen wurde, zu beschreiben. Zum Beispiel sollte es sich verstehen, dass der Prozess des Ätzens von Silizium den Schritt des Strukturierens einer Maskierungsschicht (z. B. Fotoresist oder einer harten Maske) über dem Silizium und dann des Entfernens der Bereiche von Silizium, die nicht länger durch die Maskierungsschicht geschützt werden, involviert. Auf diese Weise würden die Bereiche von Silizium, die durch die Maske geschützt wurden, nach Abschluss des Ätzprozesses zurückbleiben. In einem weiteren Beispiel kann Ätzen auch auf einen Prozess verweisen, der keine Maske verwendet, aber immer noch mindestens einen Teil des Materials zurücklässt, nachdem der Ätzprozess abgeschlossen ist.
Die obige Beschreibung dient dazu, den Begriff „Ätzen“ gegen den Begriff „Entfernen“ abzugrenzen. Wenn ein Material geätzt wird, bleibt mindestens ein Teil des Materials nach Abschluss des Prozesses zurück. Wenn ein Material entfernt wird, wird dagegen im Wesentlichen das ganze Material in dem Prozess entfernt. In einigen Ausführungsformen wird „Entfernen“ jedoch als ein allgemeiner Begriff betrachtet, der Ätzen einbeziehen kann.
Während der Beschreibungen hierin werden verschiedene Regionen des Substrats, auf denen die Feldeffektvorrichtungen gefertigt werden, erwähnt. Es sollte sich verstehen, dass diese Regionen an beliebiger Stelle auf dem Substrat existieren können und dass sich die Regionen außerdem nicht gegenseitig ausschließen müssen. Das heißt, dass in einigen Ausführungsformen Teile einer oder mehrerer Regionen überlappen können. Obwohl hier bis zu drei unterschiedliche Regionen beschrieben werden, sollte es sich verstehen, dass auf dem Substrat eine beliebige Anzahl von Regionen existieren kann und sie Bereiche mit gewissen Typen von Vorrichtungen oder Materialien bezeichnen können. Im Allgemeinen werden die Regionen verwendet, um Bereiche des Substrats, die ähnliche Vorrichtungen umfassen, zweckmäßig zu beschreiben, und sie sollten den Schutzbereich oder das Wesen der beschriebenen Ausführungsformen nicht einschränken.
Die Begriffe „abscheiden“ oder „anordnen“ werden hierin verwendet, um den Vorgang des Auftragens einer Schicht eines Materials auf dem Substrat zu beschreiben. Derartige Begriffe sollen jede beliebige mögliche schichtbildende Technik beschreiben, einschließlich thermisches Wachstum, Sputtern, Verdampfung, chemische Gasphasenabscheidung, Epitaxie, Galvanisieren usw., ohne darauf beschränkt zu sein.
Das in den Beschreibungen durchgängig verwendete „Substrat“ ist meistens als Silizium aufgefasst. Das Substrat kann jedoch auch ein beliebiges einer großen Gruppe von Halbleitermaterialien wie etwa Germanium, Galliumarsenid, Indiumphosphid usw. sein. In anderen Ausführungsformen kann das Substrat elektrisch nichtleitend sein, wie etwa ein Glas- oder Saphirwafer.
Bevor derartige Ausführungsformen detaillierter beschrieben werden, ist es instruktiv, eine beispielhafte Speicherzelle und Umgebung, in der die vorliegenden Ausführungsformen verwirklicht werden können, zu präsentieren.
1 veranschaulicht ein Beispiel einer nichtflüchtigen Splitgate-Speicherzelle 100. Die Speicherzelle 100 ist auf einem Substrat 102, wie etwa Silizium, gebildet. Das Substrat 102 ist üblicherweise p-leitend oder eine p-leitende Wanne, wohingegen eine erste dotierte Source-/Drainregion 104 und eine zweite dotierte Source-/Drainregion 106 n-leitend sind. Es ist jedoch auch möglich, dass das Substrat 102 n-leitend ist, während die Regionen 104 und 106 p-leitend sind.
Die Speicherzelle 100 umfasst zwei Gates, ein Selektionsgate (SG) 108 und ein Speichergate (MG) 110. Jedes Gate kann eine dotierte Polysiliziumschicht sein, die durch wohlbekannte Techniken, zum Beispiel Abscheidungs- und Ätztechniken, gebildet ist, um die Gate-Struktur zu definieren. Das Selektionsgate 108 ist über einer dielektrischen Schicht 112 angeordnet. Das Speichergate 110 ist über einem Ladungseinfangdielektrikum 114 mit einer oder mehreren dielektrischen Schichten angeordnet. In einem Beispiel umfasst das Ladungseinfangdielektrikum 114 eine ladungseinfangende Silizium-Nitrid-Schicht, die zwischen zwei Siliziumdioxidschichten eingeschoben ist, um einen Dreischichtenstapel zu kreieren, der zusammen und üblicherweise als „ONO“ bezeichnet wird. Andere Ladungseinfangdielektrika können einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, ohne darauf beschränkt zu sein, umfassen. Zur elektrischen Isolierung zwischen den zwei Gates ist auch ein vertikales Dielektrikum 116 zwischen dem Selektionsgate 108 und dem Speichergate 110 angeordnet. In einigen Beispielen sind das vertikale Dielektrikum 116 und das Ladungseinfangdielektrikum 114 das gleiche Dielektrikum, während andere Beispiele das eine Dielektrikum vor dem anderen bilden (z. B. können sie unterschiedliche dielektrische Eigenschaften aufweisen). Als solches muss das vertikale Dielektrikum 116 nicht die gleiche Filmstruktur wie das Ladungseinfangdielektrikum 114 umfassen. Die Regionen 104 und 106 werden kreiert, indem Dotierstoffe zum Beispiel unter Verwendung einer Ionenimplantationstechnik implantiert werden. Die Regionen 104 und 106 bilden die Source oder den Drain des Splitgate-Transistors abhängig von dem jeweils angelegten Potential. Bei Splitgate-Transistoren wird die Region 104 aus praktischen Gründen üblicherweise als der Drain bezeichnet, während die Region 106 üblicherweise als die Source bezeichnet wird, unabhängig von den relativen Vorspannungen. Es versteht sich, dass diese Beschreibung eine allgemeine Übersicht über eine übliche Splitgate-Architektur bereitstellen soll und dass in der tatsächlichen Ausübung viele detailliertere Schritte und Schichten bereitgestellt werden, um die endgültige Speicherzelle 100 zu bilden.
Ein beispielhafter Schreib-, Lese- und Löschvorgang wird nun in seinem Bezug auf Speicherzelle 100 beschrieben. Um ein Bit in die Speicherzelle 100 zu schreiben, wird eine positive Spannung in der Größenordnung von zum Beispiel 5 Volt an die Region 106 angelegt, während die Region 104 und das Substrat 102 geerdet sind. Eine niedrige positive Spannung in der Größenordnung von zum Beispiel 1,5 Volt wird an das Selektionsgate 108 angelegt, während eine höhere positive Spannung in der Größenordnung von zum Beispiel 8 Volt an das Speichergate 110 angelegt wird. Wenn Elektronen innerhalb einer Kanalregion zwischen der Source und dem Drain beschleunigt werden, erreichen einige von ihnen ausreichend Energie, um aufwärts injiziert und in dem Ladungseinfangdielektrikum 114 eingefangen zu werden. Dies ist als Injektion heißer Elektronen bekannt. In einem Beispiel eines Ladungseinfangdielektrikums 114 werden die Elektronen innerhalb einer Nitridschicht des Ladungseinfangdielektrikums 114 eingefangen. Diese Nitridschicht wird üblicherweise auch als die Ladungseinfangschicht bezeichnet. Die eingefangenen Ladungen innerhalb des Ladungseinfangdielektrikums 114 speichern das „hohe“ Bit innerhalb der Speicherzelle 100, selbst nachdem die verschiedenen Versorgungsspannungen entfernt worden sind.
Um die gespeicherte Ladung in der Speicherzelle 100 zu „löschen“ und den Zustand der Speicherzelle 100 zu einem „niedrigen“ Bit zurückzuführen, wird eine positive Spannung in der Größenordnung von zum Beispiel 5 Volt an die Region 106 angelegt, während die Region 104 massefrei ist oder auf einer gewissen Vorspannung ist und das Selektionsgate 108 und das Substrat 102 typischerweise geerdet sind. An das Speichergate 110 wird eine hohe negative Spannung in der Größenordnung von zum Beispiel –8 Volt angelegt. Die Vorspannungsbedingungen zwischen dem Speichergate 110 und der Region 106 erzeugen Löcher durch Band-zu-Band-Tunneleffekt. Die erzeugten Löcher werden durch das starke elektrische Feld unter dem Speichergate 110 ausreichend mit Energie versorgt und aufwärts in das Ladungseinfangdielektrikum 114 injiziert. Die injizierten Löcher löschen die Speicherzelle 100 gewissermaßen zum „niedrigen“ Bit-Zustand.
Um das gespeicherte Bit der Speicherzelle 100 zu „lesen“, wird an jedes von dem Selektionsgate, dem Speichergate und der Region 104 eine niedrige Spannung in der Spanne von zum Beispiel zwischen null und 3 Volt angelegt, während die Region 106 und das Substrat 102 typischerweise geerdet sind. Die an das Speichergate angelegte niedrige Spannung ist so ausgewählt, dass sie im Wesentlichen äquidistant zwischen der Schwellenspannung, die notwendig ist, um den Transistor anzuschalten, wenn ein „hohes“ Bit gespeichert wird, und der Schwellenspannung, die notwendig ist, um den Transistor anzuschalten, wenn ein „niedriges“ Bit gespeichert wird, liegt, um deutlich zwischen den zwei Zuständen zu unterscheiden. Wenn zum Beispiel das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs bewirkt, dass zwischen den Regionen 104 und 106 ein wesentlicher Strom fließt, hält die Speicherzelle ein „niedriges“ Bit, und wenn das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs nicht bewirkt, dass zwischen den Regionen 104 und 106 ein wesentlicher Strom fließt, hält die Speicherzelle ein „hohes“ Bit.
2 veranschaulicht einen beispielhaften Schaltplan 200 der Speicherzelle 100 einschließlich Verbindungen mit verschiedenen Metallschichten in einer Halbleitervorrichtung. Es ist nur eine einzelne Speicherzelle 100 veranschaulicht, doch wie durch die Ellipsen in sowohl der X- als auch der Y-Richtung angezeigt, kann eine Gruppe von Speicherzellen durch die verschiedenen Leitungen, die in sowohl der X- als auch der Y-Richtung verlaufen, verbunden sein. Auf diese Weise können eine oder mehrere Speicherzellen 100 zum Lesen, Schreiben und Löschen von Bits auf der Basis der verwendeten Bit-Leitung (BL) und Source-Leitung (SL) ausgewählt werden.
Eine beispielhafte Source-Leitung (SL) verläuft entlang der X-Richtung und ist in einer ersten Metallschicht (M1) gebildet. Die Source-Leitung (SL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 106 jeder Speicherzelle 100 entlang einer Reihe, die sich in der X-Richtung erstreckt, herzustellen.
Eine beispielhafte Bit-Leitung (BL) verläuft entlang der Y-Richtung und ist in einer zweiten Metallschicht (M2) gebildet. Die Bit-Leitung (BL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 104 jeder Speicherzelle 100 entlang einer Spalte, die sich in der Y-Richtung erstreckt, herzustellen.
Es versteht sich, dass die in 2 gezeigten Schaltungsverbindungen lediglich beispielhaft sind und dass die verschiedenen Verbindungen in anderen Metallschichten als den veranschaulichten hergestellt werden könnten. Des Weiteren können die Speicherzellen 100, obwohl nicht abgebildet, in der Z-Richtung gruppiert sein sowie innerhalb mehrerer gestapelter Schichten gebildet sein.
3 veranschaulicht eine beispielhafte Halbleitervorrichtung 300, die sowohl Speicherschaltkreise als auch periphere Schaltkreise in demselben Substrat umfasst. In diesem Beispiel umfasst das Substrat 102 eine Kernregion 302 und eine Peripherieregion 304. Die Kernregion 302 umfasst eine Vielzahl von Speicherzellen 100, die ähnlich den zuvor beschriebenen arbeiten können. Es sollte sich verstehen, dass der Querschnitt aus 3 lediglich beispielhaft ist und dass die Kernregion 302 und die Peripherieregion 304 in jedem beliebigen Bereich des Substrats 102 befindlich sein können und aus verschiedenen unterschiedlichen Regionen zusammengesetzt sein können. Des Weiteren können die Kernregion 302 und die Peripherieregion 304 in demselben allgemeinen Bereich des Substrats 102 existieren.
Die Peripherieregion 304 kann Komponenten integrierter Schaltungen wie etwa Widerstände, Kondensatoren, Induktoren usw. sowie Transistoren umfassen. In der veranschaulichten Ausführungsform umfasst die Peripherieregion 304 eine Vielzahl von Hochspannungstransistoren 306 und Niederspannungstransistoren 308. In einem Beispiel existieren die Hochspannungstransistoren 306 in einer separaten Region des Substrats 102 von den Niederspannungstransistoren 308. Die Hochspannungstransistoren 306 sind in der Lage, Spannungen in der Stärke von zum Beispiel bis zu 20 Volt zu handhaben, während die Niederspannungstransistoren 308 mit einer schnelleren Geschwindigkeit arbeiten, aber nicht auf denselben hohen Spannungen wie die Hochspannungstransistoren 306 arbeiten können. In einer Ausführungsform sind die Niederspannungstransistoren 308 entworfen, um eine kürzere Gatelänge als die Hochspannungstransistoren 306 aufzuweisen. Die Hochspannungstransistoren 306 werden üblicherweise als ein dickeres Gatedielektrikum 310 als das Gatedielektrikum der Niederspannungstransistoren 308 aufweisend charakterisiert.
4A–4H veranschaulichen einen Fertigungsprozessablauf für eine Halbleitervorrichtung, die Speicherzellen und andere Feldeffektvorrichtungen umfasst, gemäß einer Ausführungsform. Es sollte sich verstehen, dass die verschiedenen Schichten nicht notwendigermaßen maßstabsgerecht gezeichnet sind und dass zwischen den veranschaulichten Schritten auch andere Verarbeitungsschritte durchgeführt werden können, wie der Fachmann auf der Grundlage der Beschreibung hierin verstehen kann.
4A veranschaulicht einen Querschnitt einer Halbleitervorrichtung 400, die ein Substrat 402 mit einer darauf angeordneten dielektrischen Schicht 404 umfasst, gemäß einer Ausführungsform. In einem Beispiel umfasst die dielektrische Schicht 404 eine dickere Region 406. Die dickere Region 406 kann als ein Gatedielektrikum für Transistoren, die auf hohen Spannungsstärken arbeiten, verwendet werden. Über der dielektrischen Schicht 404 ist auch eine erste Gateschicht 408 angeordnet, gefolgt von einer Deckschicht 410.
In einer Ausführungsform ist die Gateschicht 408 eine Schicht aus polykristallinem Silizium („Poly“). In anderen Beispielen kann die Gateschicht 408 ein beliebiges elektrisch leitendes Material sein, wie etwa verschiedene Metalle oder Metalllegierungen. Die Deckschicht 410 kann gleichermaßen eine beliebige Anzahl unterschiedlicher Materialien oder Schichten wie etwa Siliziumdioxid oder Siliziumnitrid umfassen. Es wird bevorzugt, ist jedoch nicht erforderlich, dass die Deckschicht 410 ein Material ist, das selektiv entfernt werden kann.
4B veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 400 nach dem Durchführen eines Ätzprozesses, gefolgt von einer Abscheidung einer zweiten dielektrischen Schicht 412, gemäß einer Ausführungsform. Der Ätzprozess wird sowohl durch die Deckschicht 410 als auch die Gateschicht 408 bis herab zum ersten Dielektrikum 404 durchgeführt. Das Ätzen kann eine trockene Technik wie etwa beispielsweise reaktives Ionenätzen (RIE) verwenden, oder das Ätzen kann eine nasse Technik wie etwa beispielsweise heiße Säurebäder verwenden.
Das Ätzen wird durchgeführt, um ein Selektionsgate 414 gemäß einer Ausführungsform zu definieren. In diesem Beispiel kann das Selektionsgate 414 schließlich als das Selektionsgate für eine Speicherzelle, wie oben in Bezug auf 1 beschrieben, verwendet werden. Solchermaßen kann der in 4B veranschaulichte geätzte Bereich in einer Speicherzellregion (z. B. Kernregion) auf dem Substrat 402 liegen. In diesem Beispiel, das nicht einschränkend sein soll, sind die Selektionsgates für zwei Speicherzellen veranschaulicht.
Nachdem die Ätzung durchgeführt worden ist, wird die zweite dielektrische Schicht 412 über dem Substrat 402 in mindestens einer Speicherzellregion, in der das Selektionsgate 414 gebildet ist, abgeschieden. In einer Ausführungsform wirkt die zweite dielektrische Schicht 412 als Ladungseinfangdielektrikum und umfasst eine spezifische Ladungseinfangschicht. Für das Ladungseinfangdielektrikum gibt es viele mögliche Schichtungsstrukturen. In einem üblichen Beispiel wird das Ladungseinfangdielektrikum gebildet, indem eine Schicht aus Siliziumoxid angeordnet wird, gefolgt von einer Abscheidung von Siliziumnitrid, wiederum gefolgt von einer Abscheidung von Siliziumoxid. Diese Prozedur kreiert das, was üblicherweise als ein „ONO“-Stapel bezeichnet wird, wobei die zwischen die zwei Oxidschichten eingeschobene Siliziumnitridschicht als die Ladungseinfangschicht wirkt. Diese Ladungseinfangschicht existiert unter dem Speichergate und fängt Ladung ein, um das Speicherbit als entweder eine ‚0‘ oder eine ‚1‘ festzusetzen.
Es ist zu beachten, dass die zweite dielektrische Schicht 412 als in Bereichen zwischen Selektionsgates 414 über der ersten dielektrischen Schicht 404 abgeschieden gezeigt ist. Jedoch kann die erste dielektrische Schicht 404 in einer weiteren Ausführungsform in den freigelegten Bereichen zwischen den Selektionsgates 414 zuerst weggeätzt werden, bevor die zweite dielektrische Schicht 412 abgeschieden wird. Eine derartige Prozedur kann ein Ladungseinfangdielektrikum besserer Qualität unter dem Speichergate bilden.
4C veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 400 nach dem Anordnen einer zweiten Gateschicht 416 quer über mindestens die Speicherzellregion, in der das Selektionsgate 414 gebildet ist. In einer Ausführungsform ist die zweite Gateschicht 416 eine Polysiliziumschicht.
4D veranschaulicht die Bildung einer Vielzahl von Speichergates 418 gemäß einer Ausführungsform. Die Speichergates 418 können über einen „Rückätz“-Prozess gebildet werden, in dem eine pauschale Ätzung quer über das Substrat auf der zweiten Gateschicht 416 durchgeführt wird. Diese Ätzung entfernt die zweite Gateschicht 416 in allen Bereichen außer denen neben den zuvor definierten Selektionsgates 414. Solchermaßen werden die Speichergates 418 direkt neben beiden Seitenwänden jedes Selektionsgates 414 von selbst ausgerichtet, und sie werden auch direkt über der zweiten dielektrischen Schicht 412 gebildet. Es ist auch zu beachten, dass in diesem Beispiel die Speichergates 418 höher (z. B. dicker) als die Selektionsgates 414 sind. Dies liegt an dem Vorhandensein der Deckschicht 410 über den Selektionsgates 414 während des Bildens der Speichergates 418.
4E veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 400, wobei einige der zuvor strukturierten Speichergates 418 entfernt sind. Jede Speicherzelle erfordert nur ein einzelnes Selektionsgate und ein einzelnes Speichergate, gemäß einer Ausführungsform. Die Entfernung nicht benötigter Gates (z. B. wie bei den Pfeilen 415 veranschaulicht) schafft Freiraum auf dem Substrat 402 in der Speicherzellregion und ermöglicht außerdem die Implantation einer dotierten Region in dem Substrat 402, ausgerichtet neben dem Selektionsgate 414.
Obwohl in der Figur nicht angezeigt, sind gemäß einer Ausführungsform die dotierten Regionen von Source und Drain in dem Substrat für jede Speicherzelle gebildet. Wie vorstehend erwähnt, ist die Drainregion neben dem Selektionsgate 414 in dem Substrat 402 gebildet, während die Sourceregion neben dem Speichergate 418 in dem Substrat 402 gebildet ist. In einer Ausführungsform können die zwei veranschaulichten Speicherzellen dieselbe Drainregion zwischen den zwei Selektionsgates 414 teilen.
4F veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 400 gemäß einer Ausführungsform. Ein erstes Transistorgate 420 wird über einen Ätzprozess strukturiert, der dem vorherigen Ätzprozess, der zum Definieren der Selektionsgates 414 verwendet wurde, ähnlich sein kann. Das erste Transistorgate 420 wird über der dickeren Region 406 des ersten Dielektrikums 404 strukturiert. In einer Ausführungsform ist das erste Transistorgate 420 das Gate für einen Hochspannungstransistor, der entworfen ist, um Spannungen hoher Stärke zu handhaben. Derartige Spannungsstärken können bis zu 20 Volt betragen. Das erste Transistorgate 420 kann in einer Region auf dem Substrat 402 gebildet sein, die andere für Hochspannung geeignete Vorrichtungen umfasst. Es sollte sich verstehen, dass das einzelne veranschaulichte erste Transistorgate 420 eine beliebige Anzahl von strukturierten Transistorgates über der dickeren Region 406 des ersten Dielektrikums 404 darstellen kann.
Obwohl die zweite dielektrische Schicht 412 über der Deckschicht 410 in der Region, in der das erste Transistorgate 420 strukturiert ist, gezeigt ist, ist sie für den Strukturierungsschritt nicht erforderlich. In einer weiteren Ausführungsform wird die zweite dielektrische Schicht 412 über die gesamte Peripherieregion des Substrats 402 hinweg entfernt, bevor in der Peripherieregion beliebige der verschiedenen Transistorgates gebildet werden.
Nachdem das erste Transistorgate 420 strukturiert worden ist, werden gemäß einer Ausführungsform die dotierten Regionen von Source und Drain (nicht gezeigt) neben jeder Seite des ersten Transistorgates in dem Substrat 402 gebildet. Die Übergangstiefe jeder dotierten Region kann tief sein, um die Spannungen hoher Stärke, die mit der Feldeffektvorrichtung mit dem ersten Transistorgate 420 assoziiert sind, zu berücksichtigen. Gemäß einer Ausführungsform reicht die hohe Ionisierungsenergie der im Substrat zu implantierenden Dotierstoffe nicht aus, um sowohl die Dicke der Deckschicht 410 als auch die Gateschicht 408 zu durchdringen. Wäre die Deckschicht 410 während des Implantationsprozesses nicht vorhanden, dann könnten die Dotierstoffe in der Lage gewesen sein, das erste Transistorgate 420 zu durchdringen und den Transistor damit gewissermaßen kurzzuschließen.
4G veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 400, wobei die Deckschicht 410 entfernt worden ist, gemäß einer Ausführungsform. Optional ist auch die zweite dielektrische Schicht 412 in allen Bereichen außer zwischen dem Speichergate 418 und dem Substrat 402 und zwischen dem Speichergate 418 und dem Selektionsgate 414 entfernt worden. Nach der Entfernung der Deckschicht 410 ist die Dicke des ersten Transistorgates im Wesentlichen die gleiche wie die Dicke der Gateschicht 408. Die Feldeffektvorrichtung mit dem ersten Transistorgate 420 kann in einer Region auf dem Substrat 402 gebildet werden, die von der Speicherzellregion, in der eine Vielzahl von Speicherzellen 422 gebildet ist, separat ist.
4H veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 400, wobei ein zweites Transistorgate 424 strukturiert worden ist, gemäß einer Ausführungsform. Die Gateschicht 408 wird geätzt, um ein oder mehrere Transistorgates 424 in einer Region auf dem Substrat 402 zu definieren, die von der Speicherzellregion, in der die Vielzahl von Splitgate-Speicherzellen 422 gebildet ist, separat sein kann. In einer Ausführungsform wird das zweite Transistorgate über der ersten dielektrischen Schicht 404 gebildet und weist somit ein dünneres Gatedielektrikum auf als das, das mit dem ersten Transistorgate 420 assoziiert ist. In einem Beispiel ist das zweite Transistorgate 424 in einer anderen Region auf dem Substrat 402 strukturiert als das erste Transistorgate 420. Es sollte sich verstehen, dass das einzelne veranschaulichte zweite Transistorgate 424 eine beliebige Anzahl von ähnlich strukturierten Transistorgates in derselben Region auf dem Substrat 402 darstellen kann.
Nachdem das zweite Transistorgate 424 strukturiert worden ist, werden die dotierten Regionen von Source und Drain neben jeder Seite des zweiten Transistorgates in dem Substrat 402 gebildet. Gemäß einer Ausführungsform sind die mit dem zweiten Transistorgate 424 assoziierten dotierten Regionen weniger tief im Substrat 402 als die mit dem ersten Transistorgate 420 assoziierten. Nachdem das zweite Transistorgate 424 gebildet wurde, ist die Dicke des zweiten Transistorgates 424 im Wesentlichen ähnlich der Dicke des ersten Transistorgates 420.
Bei dieser Stufe sind die verschiedenen Feldeffektvorrichtungen quer über die unterschiedlichen Regionen des Substrats 402 gebildet worden. Als ein optionaler letzter Schritt kann eine Schicht aus Silizid über den verschiedenen Gates und dotierten Bereichen angeordnet werden, um die Leitfähigkeit zu erhöhen und parasitische Effekte wie etwa RC-Verzögerungszeiten für jede Verbindung zu reduzieren. Es sollte sich verstehen, dass die Reihenfolge und die Details jedes der veranschaulichten Fertigungsschritte lediglich beispielhaft sind. Einige der Prozesse können in einer anderen Reihenfolge durchgeführt werden oder können kombiniert werden, um die Halbleitervorrichtung 400 zu kreieren, ohne von dem Schutzbereich oder dem Wesen der Erfindung abzuweichen. Zum Beispiel kann derselbe Ätzprozess verwendet werden, um das Selektionsgate 414 und das erste Transistorgate 420 zu definieren. Andere Beispiele können zuerst das Bilden der Feldeffektvorrichtungen in der Peripherieregion (einschließlich des ersten Transistorgates 420 und des zweiten Transistorgates 424) umfassen, während danach die Splitgate-Speicherzellen 422 in der Speicherzellregion gebildet werden. Andere ähnliche Abwandlungen oder Abweichungen können von einem Fachmann des/der relevanten Gebiete(s) auf der Grundlage der Beschreibung hierin erwogen werden.
5 veranschaulicht einen beispielhaften Querschnitt einer Halbleitervorrichtung 500 mit einem ersten Transistor 501 und einem zweiten Transistor 503. In einer Ausführungsform wird die Halbleitervorrichtung 500 unter Verwendung eines im Wesentlichen ähnlichen Prozesses gebildet wie dem, der zum Bilden der Peripherietransistoren der Halbleitervorrichtung 400 zuvor beschrieben wurde. Der erste Transistor 501 umfasst ein erstes Gate 502, das über einer dicken dielektrischen Schicht 508 strukturiert ist, und umfasst auch dotierte Source-/Drainregionen 510A und 510B. Der zweite Transistor 503 umfasst ein zweites Gate 504, das über einer dünnen dielektrischen Schicht 506 strukturiert ist, und umfasst auch dotierte Source-/Drainregionen 512A und 512B.
In einer Ausführungsform ist der erste Transistor 501 ein Hochspannungstransistor, der in der Lage ist, Spannungen mit Stärken von bis zu 20 Volt zu handhaben. Das dickere Gatedielektrikum schützt den ersten Transistor 501 vor einem dielektrischen Durchbruch, wenn die hohen Spannungsstärken angelegt werden. Des Weiteren sind die dotierten Regionen 510A und 510B tief in das Substrat 402 implantiert, um die größeren Verarmungsregionen und elektrischen Felder, die erzeugt werden, zu berücksichtigen.
In einer Ausführungsform ist der zweite Transistor 503 ein Niederspannungstransistor, der für schnelle Schaltgeschwindigkeiten entworfen ist und der in der Lage ist, niedrigere Spannungsstärken von bis zu etwa 5 Volt zu handhaben. Die Eigenschaft einer kurzen Gatelänge (L1) verringert die Schaltgeschwindigkeit des zweiten Transistors 503. In einer Ausführungsform ist die Gatelänge (L1) des zweiten Transistors 503 kleiner als die oder gleich der Hälfte der Gatelänge (L2) des ersten Transistors 501. In einem derartigen Beispiel beträgt L1 45 nm, während L2 mindestens 90 nm beträgt. In einem weiteren Beispiel beträgt L1 zwischen 10 und 40 nm. Die Übergangstiefen der dotierten Regionen 510A und 510B sind auch tiefer als die Übergangstiefen von 512A und 512B, gemäß einer Ausführungsform. Jedoch ist die Dicke des ersten Gates 502 im Wesentlichen gleich der Dicke des zweiten Gates 504, selbst bei dem Unterschied der Gatelängen und Übergangstiefen zwischen dem ersten Transistor 501 und dem zweiten Transistor 503. Eine durch die zusätzliche Dicke aufgrund der dickeren dielektrischen Schicht 508 bewirkte Diskrepanz wird als vernachlässigbar angesehen.
Der in den 4A–4H veranschaulichte Fertigungsprozessablauf demonstriert ein Beispiel, bei dem die verschiedenen Splitgate-Speicherzellen gebildet werden, wobei das Selektionsgate zuerst definiert wird, gefolgt von dem Speichergate, das an einer Seitenwand des Selektionsgates von selbst ausgerichtet wird. Ein derartiger Prozess resultiert letztendlich darin, dass das Speichergate dicker als das Selektionsgate ist, wie in 4H gezeigt, gemäß einer Ausführungsform. Jedoch ist die Erfindung nicht darauf beschränkt, das Selektionsgate vor dem Speichergate zu bilden, und in einer weiteren Ausführungsform wird zuerst das Speichergate gebildet, gefolgt von einem von selbst ausgerichteten Selektionsgate. Ein beispielhafter Prozessablauf, um das Speichergate zuerst zu bilden, ist in 6A–6F veranschaulicht. Es ist zu beachten, dass 6A–6F lediglich Querschnitte der Speicherzellregion veranschaulichen und daher die Bildung der verschiedenen Transistoren in den anderen Regionen (z. B. Peripherieregionen) nicht veranschaulichen.
6A veranschaulicht einen Querschnitt einer Halbleitervorrichtung 600, die ein Substrat 602 mit einem darauf angeordneten Ladungseinfangdielektrikum 604 umfasst, gemäß einer Ausführungsform. Über dem Ladungseinfangdielektrikum 604 ist auch eine Gateschicht 606 angeordnet, gefolgt von einer Deckschicht 608. Die Deckschicht 608 und die erste Gateschicht 606 können im Wesentlichen ähnlich der Gateschicht 408 und der Deckschicht 410, wie zuvor in Bezug auf 4A–4H beschrieben, sein.
Das Ladungseinfangdielektrikum 604 kann der zuvor beschriebenen zweiten dielektrischen Schicht 412 ähnlich sein. Als solches kann das Ladungseinfangdielektrikum 604 ein „ONO“-Stapel sein, gemäß einer Ausführungsform.
6B veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 600, wobei eine Vielzahl von Speichergates 610 gebildet worden ist, gemäß einer Ausführungsform. Die Speichergates 610 werden auf eine ähnliche Weise definiert, wie zuvor für das Kreieren von Selektionsgates 414 beschrieben.
Das Ladungseinfangdielektrikum 604 wurde so geätzt, dass nur unter den Speichergates 610 Teile existieren. Danach wird eine zweite dielektrische Schicht 612 über dem Substrat 602 angeordnet. Die zweite dielektrische Schicht 612 kann Siliziumdioxid sein und deckt auch die Seitenwände der Speichergates 410 während des Abscheidungsprozesses ab.
6C veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 600, wobei eine zweite Gateschicht 614 angeordnet worden ist. In einer Ausführungsform ist die zweite Gateschicht 614 eine Polysiliziumschicht.
6D veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 600, wobei eine Vielzahl von Selektionsgates 616 neben beiden Seitenwänden jedes Speichergates 610 gebildet ist. Die Selektionsgates 616 können unter Verwendung eines ähnlichen „Rückätz“-Prozesses, wie zuvor zum Bilden der Speichergates 418 in Bezug auf 4D beschrieben, gebildet werden. Es ist auch zu beachten, dass in diesem Beispiel die Selektionsgates 616 höher (z. B. dicker) als die Speichergates 610 sind. Dies liegt an dem Vorhandensein der Deckschicht 608 über den Speichergates 610 während des Bildens der Selektionsgates 616.
6E veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 600, wobei einige der zuvor strukturierten Selektionsgates 616 entfernt sind. Jede Speicherzelle erfordert nur ein einzelnes Selektionsgate und ein einzelnes Speichergate, gemäß einer Ausführungsform. Die Entfernung nicht benötigter Gates schafft Freiraum auf dem Substrat 602 in der Speicherzellregion und ermöglicht außerdem die Implantation einer dotierten Region in dem Substrat 602, ausgerichtet neben jedem Speichergate 610.
6F veranschaulicht einen weiteren Querschnitt der Halbleitervorrichtung 600, wobei die Deckschicht 608 entfernt worden ist und die Bildung einer Vielzahl von Splitzell-Speicherzellen 618 beinahe fertig ist, gemäß einer Ausführungsform. Optional ist auch die zweite dielektrische Schicht 612 in allen Bereichen außer unter den Selektionsgates 616 und zwischen den Selektionsgates 616 und den Speichergates 610 entfernt worden.
Obwohl in der Figur nicht angezeigt, werden gemäß einer Ausführungsform nach dem endgültigen Strukturieren der Selektionsgates 616 und/oder der Entfernung der Deckschicht 608 die dotierten Regionen von Source und Drain in dem Substrat für jede Splitgate-Speicherzelle gebildet. Wie vorstehend erwähnt, wird die Drainregion neben den Selektionsgates 616 in dem Substrat 602 gebildet, während die Sourceregion neben den Speichergates 610 in dem Substrat 602 gebildet wird. In einer Ausführungsform können die zwei veranschaulichten Speicherzellen dieselbe Drainregion zwischen zwei Selektionsgates 616 teilen.
Sobald die Splitgate-Speicherzellen 618 vollständig gebildet worden sind, bis zu 6E, können andere Transistoren in der Peripherieregion auf eine ähnliche Weise wie zuvor in Bezug auf 4F–4H beschrieben gebildet werden. Außerdem sind, ähnlich dem für die Halbleitervorrichtung 400 veranschaulichten Prozessablauf, die in 6A–6F veranschaulichten Schritte lediglich ein Beispiel für das Bilden der Halbleitervorrichtung 600. Die Schritte können in einer anderen Reihenfolge durchgeführt oder in einigen Aspekten kombiniert werden, um eine im Wesentlichen ähnliche endgültige Struktur zu erzeugen. Derartige Modifikationen wären einem Fachmann des/der relevanten Gebiete(s) auf der Grundlage der Beschreibung hierin ersichtlich.
Es versteht sich, dass der Abschnitt der detaillierten Beschreibung und nicht die Abschnitte der Übersicht und der Zusammenfassung zur Interpretation der Ansprüche zu verwenden sind. Die Abschnitte der Übersicht und der Zusammenfassung können eine oder mehrere, aber nicht alle beispielhaften Ausführungsform der vorliegenden Erfindung, wie von dem/den Erfinder(n) erwogen, darlegen, und es ist somit nicht beabsichtigt, dass sie die vorliegende Erfindung und die angefügten Ansprüche auf irgendeine Weise beschränken.
Die vorliegende Erfindung ist vorstehend mit Hilfe funktionaler Bausteine, die die Implementierung spezifischer Funktionen und Beziehungen davon veranschaulichen, beschrieben worden. Die Grenzen dieser funktionalen Bausteine wurden hier für die Zweckmäßigkeit der Beschreibung willkürlich definiert. Es können alternative Grenzen definiert werden, solange die spezifischen Funktionen und Beziehungen davon angemessen durchgeführt werden.
Die Breite und der Schutzbereich der vorliegenden Erfindung sollten durch die oben beschriebenen beispielhaften Ausführungsformen in keiner Weise beschränkt werden, sondern sollten nur gemäß den folgenden Ansprüchen und ihren Äquivalenten definiert werden.

Claims

Ein Verfahren zum Fertigen einer Halbleitervorrichtung, beinhaltend: Anordnen einer Gateschicht über einem Dielektrikum auf einem Substrat; Anordnen einer Deckschicht über der Gateschicht; Ätzen durch die Deckschicht und die Gateschicht, um ein erstes Transistorgate mit einer anfänglichen Dicke, die im Wesentlichen gleich einer kombinierten Dicke der Deckschicht und der Gateschicht ist, zu definieren; Bilden einer ersten dotierten Region in dem Substrat neben dem ersten Transistorgate; Entfernen der Deckschicht; Ätzen durch die Gateschicht, um ein zweites Transistorgate zu definieren, das eine Dicke aufweist, die im Wesentlichen gleich der Dicke der Gateschicht ist; und Bilden einer zweiten dotierten Region in dem Substrat neben dem zweiten Transistorgate, wobei sich die erste dotierte Region tiefer als die zweite dotierte Region in das Substrat erstreckt und eine endgültige Dicke des ersten Transistorgates im Wesentlichen gleich der Dicke des zweiten Transistorgates ist.
Verfahren gemäß Anspruch 1, das ferner das Bilden des Dielektrikums auf dem Substrat vor dem Anordnen der Gateschicht beinhaltet, wobei das Dielektrikum in einer ersten Region, die mit dem ersten Transistorgate assoziiert ist, eine erste Dicke aufweist und in einer zweiten Region, die mit dem zweiten Transistorgate assoziiert ist, eine zweite Dicke aufweist.
Verfahren gemäß Anspruch 2, wobei die erste Dicke größer als die zweite Dicke ist.
Verfahren gemäß Anspruch 1, wobei das Anordnen einer Gateschicht das Anordnen einer Polysiliziumschicht beinhaltet.
Verfahren gemäß Anspruch 1, wobei das Anordnen einer Deckschicht das Anordnen einer Siliziumnitridschicht beinhaltet.
Verfahren gemäß Anspruch 1, wobei das Bilden der ersten dotierten Region das Implantieren von Fremdstoffen in das Substrat unter Verwendung von Ionenimplantation beinhaltet.
Verfahren gemäß Anspruch 6, wobei die Fremdstoffe so implantiert werden, dass sie die kombinierte Dicke der Deckschicht und der Gateschicht nicht durchdringen.
Verfahren gemäß Anspruch 1, wobei das Anordnen einer Deckschicht das Anordnen einer oder mehrerer Schichten beinhaltet.
Verfahren gemäß Anspruch 8, wobei das Anordnen einer oder mehrerer Schichten das Anordnen von Siliziumnitrid oder Siliziumdioxid beinhaltet.
Verfahren gemäß Anspruch 1, das ferner das Bilden von Silizid über mindestens einer oberen Oberfläche des ersten Transistorgates und einer oberen Oberfläche des zweiten Transistorgates beinhaltet.
Eine Halbleitervorrichtung, beinhaltend: einen ersten Transistor, der in einem Substrat gebildet ist, beinhaltend: ein erstes Transistorgate mit einer ersten Dicke und einer ersten Gatelänge und eine erste dotierte Region in dem Substrat neben dem ersten Transistorgate; und einen zweiten Transistor, der in dem Substrat gebildet ist, beinhaltend: ein zweites Transistorgate mit einer zweiten Dicke, die im Wesentlichen gleich der ersten Dicke ist, und einer zweiten Gatelänge, die weniger als die Hälfte der Länge der ersten Gatelänge beträgt, und eine zweite dotierte Region in dem Substrat neben dem zweiten Transistorgate, wobei sich die erste dotierte Region tiefer in das Substrat erstreckt als die zweite dotierte Region.
Halbleitervorrichtung gemäß Anspruch 11, wobei der erste Transistor ferner ein erstes Gatedielektrikum mit einer ersten Dielektrikumsdicke beinhaltet und der zweite Transistor ferner ein zweites Gatedielektrikum mit einer zweiten Dielektrikumsdicke beinhaltet, wobei die erste Dielektrikumsdicke größer als die zweite Dielektrikumsdicke ist.
Halbleitervorrichtung gemäß Anspruch 12, wobei die zweite Gatelänge etwa 15–40 nm beträgt.
Halbleitervorrichtung gemäß Anspruch 13, wobei die erste Gatelänge mindestens 90 nm beträgt.
Halbleitervorrichtung gemäß Anspruch 11, wobei der erste Transistor ferner eine Schicht aus Silizid auf einer oberen Oberfläche des ersten Transistorgates beinhaltet und der zweite Transistor ferner eine Schicht aus Silizid auf einer oberen Oberfläche des zweiten Transistorgates beinhaltet.
Ein Verfahren zum Fertigen einer Halbleitervorrichtung mit einer ersten, zweiten und dritten Region auf einem Substrat, beinhaltend: Anordnen einer Gateschicht über einem ersten Dielektrikum auf dem Substrat; Anordnen einer Deckschicht über der Gateschicht; Bilden einer Vielzahl von Speicherzellen in der ersten Region, wobei jede der Speicherzellen Folgendes beinhaltet: ein Selektionsgate, das über dem ersten Dielektrikum angeordnet ist; ein Speichergate, das über einem zweiten Dielektrikum und neben einer Seitenwand des Selektionsgates angeordnet ist, und eine erste dotierte Region in dem Substrat neben einer Seite des Selektionsgates und eine zweite dotierte Region in dem Substrat neben der entgegengesetzten Seite des Speichergates; Ätzen durch die Deckschicht und die Gateschicht in der zweiten Region, um ein erstes Transistorgate mit einer anfänglichen Dicke, die im Wesentlichen gleich einer Dicke der Deckschicht und der Gateschicht ist, zu definieren; Bilden einer dritten dotierten Region in dem Substrat neben dem ersten Transistorgate; Entfernen der Deckschicht; Ätzen durch die Gateschicht in der dritten Region, um ein zweites Transistorgate zu definieren, das eine Dicke aufweist, die im Wesentlichen gleich der Dicke der Gateschicht ist; und Bilden einer vierten dotierten Region in dem Substrat neben dem zweiten Transistorgate, wobei sich die dritte dotierte Region tiefer als die vierte dotierte Region in das Substrat erstreckt, und wobei eine endgültige Dicke des ersten Transistorgates im Wesentlichen gleich der Dicke des zweiten Transistorgates ist.
Verfahren gemäß Anspruch 16, wobei das Bilden einer Vielzahl von Speicherzellen Folgendes beinhaltet: Ätzen durch die Deckschicht und die Gateschicht in der ersten Region, um das über dem ersten Dielektrikum angeordnete Selektionsgate zu definieren; Anordnen des zweiten Dielektrikums über dem Selektionsgate und dem Substrat in mindestens der ersten Region; Anordnen einer zweiten Gateschicht über dem zweiten Dielektrikum; Ätzen der zweiten Gateschicht, um das Speichergate zu definieren, das über dem zweiten Dielektrikum und neben der Seitenwand des Selektionsgates angeordnet ist; und Bilden der ersten und zweiten dotierten Region in dem Substrat.
Verfahren gemäß Anspruch 17, wobei das Anordnen des zweiten Dielektrikums das Anordnen einer oder mehrerer dielektrischer Schichten beinhaltet.
Verfahren gemäß Anspruch 18, wobei das Anordnen einer oder mehrerer dielektrischer Schichten das sequenzielle Anordnen von Oxid-, Nitrid- und Oxidschichten (ONO-Schichten) beinhaltet.
Verfahren gemäß Anspruch 17, wobei das Anordnen der zweiten Gateschicht das Anordnen einer Schicht aus Polysilizium beinhaltet.
Verfahren gemäß Anspruch 17, wobei das Ätzen der zweiten Gateschicht das Durchführen eines Rückätzprozesses zum Definieren des Speichergates beinhaltet, das neben der Seitenwand des Selektionsgates von selbst ausgerichtet wird.
Verfahren gemäß Anspruch 16, das ferner das Bilden des ersten Dielektrikums auf dem Substrat vor dem Anordnen der Gateschicht beinhaltet, wobei das erste Dielektrikum in der zweiten Region, die mit dem ersten Transistorgate assoziiert ist, eine erste Dicke aufweist und in der dritten Region, die mit dem zweiten Transistorgate assoziiert ist, eine zweite Dicke aufweist.
Verfahren gemäß Anspruch 22, wobei die erste Dicke größer als die zweite Dicke ist.
Verfahren gemäß Anspruch 16, wobei das Anordnen einer Gateschicht das Anordnen einer Polysiliziumschicht beinhaltet.
Verfahren gemäß Anspruch 16, wobei das Anordnen einer Deckschicht das Anordnen einer Siliziumnitridschicht beinhaltet.
Verfahren gemäß Anspruch 16, wobei das Bilden der dritten dotierten Region das Implantieren von Fremdstoffen in das Substrat unter Verwendung von Ionenimplantation beinhaltet.
Verfahren gemäß Anspruch 26, wobei die Fremdstoffe so implantiert werden, dass sie die kombinierte Dicke der Deckschicht und der Gateschicht nicht durchdringen.
Verfahren gemäß Anspruch 16, wobei das Anordnen einer Deckschicht das Anordnen einer oder mehrerer Schichten beinhaltet.
Verfahren gemäß Anspruch 28, wobei das Anordnen einer oder mehrerer Schichten das Anordnen von Siliziumnitrid oder Siliziumdioxid beinhaltet.
Verfahren gemäß Anspruch 16, das ferner das Bilden von Silizid über mindestens einer oberen Oberfläche des ersten Transistorgates, des zweiten Transistorgates, des Selektionsgates und des Speichergates beinhaltet.
Eine Halbleitervorrichtung mit einer ersten, zweiten und dritten Region auf einem Substrat, beinhaltend: eine Vielzahl von Speicherzellen in der ersten Region des Substrats, wobei jede der Speicherzellen Folgendes beinhaltet: ein Selektionsgate, das über einem ersten Dielektrikum angeordnet ist; ein Speichergate, das über einem zweiten Dielektrikum und neben einer Seitenwand des Selektionsgates angeordnet ist, und eine erste dotierte Region in dem Substrat neben einer Seite des Selektionsgates und eine zweite dotierte Region in dem Substrat neben einer entgegengesetzten Seite des Speichergates; eine Vielzahl von ersten Transistoren, die in der zweiten Region des Substrats gebildet sind, wobei jeder der ersten Transistoren Folgendes beinhaltet: ein erstes Transistorgate mit einer ersten Dicke und einer ersten Gatelänge und eine dritte dotierte Region in dem Substrat neben dem ersten Transistorgate; und eine Vielzahl von zweiten Transistoren, die in der dritten Region des Substrats gebildet sind, wobei jeder der zweiten Transistoren Folgendes beinhaltet: ein zweites Transistorgate mit einer zweiten Dicke, die im Wesentlichen gleich der ersten Dicke ist, und einer zweiten Gatelänge, die weniger als die Hälfte der Länge der ersten Gatelänge beträgt, und eine vierte dotierte Region in dem Substrat neben dem zweiten Transistorgate, wobei sich die dritte dotierte Region tiefer in das Substrat erstreckt als die vierte dotierte Region.
Halbleitervorrichtung gemäß Anspruch 31, wobei eine Dicke des Speichergates größer als eine Dicke des Selektionsgates ist.
Halbleitervorrichtung gemäß Anspruch 31, wobei eine Dicke des Selektionsgates größer als eine Dicke des Speichergates ist.
Halbleitervorrichtung gemäß Anspruch 31, wobei mindestens eines von dem ersten und zweiten Dielektrikum eine oder mehrere dielektrische Schichten beinhaltet.
Halbleitervorrichtung gemäß Anspruch 34, wobei die eine oder die mehreren dielektrischen Schichten einen Stapel von Oxid-, Nitrid- und Oxidschichten (ONO-Schichten) beinhalten.
Halbleitervorrichtung gemäß Anspruch 31, wobei mindestens eines von dem Selektionsgate und dem Speichergate Polysilizium ist.
Halbleitervorrichtung gemäß Anspruch 31, wobei jeder der ersten Transistoren ferner ein erstes Gatedielektrikum mit einer ersten Dielektrikumsdicke beinhaltet und jeder der zweiten Transistoren ferner ein zweites Gatedielektrikum mit einer zweiten Dielektrikumsdicke beinhaltet, wobei die erste Dielektrikumsdicke größer als die zweite Dielektrikumsdicke ist.
Halbleitervorrichtung gemäß Anspruch 37, wobei die zweite Gatelänge etwa 15–40 nm beträgt.
Halbleitervorrichtung gemäß Anspruch 38, wobei die erste Gatelänge mindestens 90 nm beträgt.
Halbleitervorrichtung gemäß Anspruch 31, die ferner eine Schicht aus Silizid auf einer oberen Oberfläche des Speichergates, des Selektionsgates, des ersten Transistorgates und des zweiten Transistorgates beinhaltet.
Ein Verfahren zum Fertigen einer Halbleitervorrichtung mit einer ersten, zweiten und dritten Region auf einem Substrat, beinhaltend: Anordnen eines ersten Dielektrikums auf dem Substrat; Anordnen einer Gateschicht über dem ersten Dielektrikum; Anordnen einer Deckschicht über der Gateschicht; Bilden einer Vielzahl von Speicherzellen in der ersten Region, wobei jede der Speicherzellen Folgendes beinhaltet: ein Speichergate, das über dem ersten Dielektrikum angeordnet ist, ein Selektionsgate, das über einem zweiten Dielektrikum und neben einer Seitenwand des Speichergates angeordnet ist, und eine erste dotierte Region in dem Substrat neben einer Seite des Selektionsgates und eine zweite dotierte Region in dem Substrat neben der entgegengesetzten Seite des Speichergates; Ätzen durch die Deckschicht und die Gateschicht in der zweiten Region, um ein erstes Transistorgate mit einer anfänglichen Dicke, die im Wesentlichen gleich einer Dicke der Deckschicht und der Gateschicht ist, zu definieren; Bilden einer dritten dotierten Region in dem Substrat neben dem ersten Transistorgate; Entfernen der Deckschicht; Ätzen durch die Gateschicht in der dritten Region, um ein zweites Transistorgate zu definieren, das eine Dicke aufweist, die im Wesentlichen gleich der Dicke der Gateschicht ist; und Bilden einer vierten dotierten Region in dem Substrat neben dem zweiten Transistorgate, wobei sich die dritte dotierte Region tiefer als die vierte dotierte Region in das Substrat erstreckt, und wobei eine endgültige Dicke des ersten Transistorgates im Wesentlichen gleich der Dicke des zweiten Transistorgates ist.
Verfahren gemäß Anspruch 41, wobei das Anordnen des ersten Dielektrikums das Anordnen einer oder mehrerer dielektrischer Schichten beinhaltet.
Verfahren gemäß Anspruch 42, wobei das Anordnen einer oder mehrerer dielektrischer Schichten das sequenzielle Anordnen von Oxid-, Nitrid- und Oxidschichten (ONO-Schichten) beinhaltet.
Verfahren gemäß Anspruch 43, wobei das Anordnen der Nitridschicht das Anordnen einer siliziumreichen Nitridschicht beinhaltet.
Verfahren gemäß Anspruch 41, wobei das Bilden einer Vielzahl von Speicherzellen Folgendes beinhaltet: Ätzen durch die Deckschicht und die Gateschicht in der ersten Region, um das über dem ersten Dielektrikum angeordnete Speichergate zu definieren; Anordnen des zweiten Dielektrikums über dem Speichergate und dem Substrat in mindestens der ersten Region; Anordnen einer zweiten Gateschicht über dem zweiten Dielektrikum; Ätzen der zweiten Gateschicht, um das Selektionsgate zu definieren, das über dem zweiten Dielektrikum und neben der Seitenwand des Speichergates angeordnet ist; und Bilden der ersten und zweiten dotierten Region in dem Substrat.
Verfahren gemäß Anspruch 45, wobei das Anordnen der zweiten Gateschicht das Anordnen einer Schicht aus Polysilizium beinhaltet.
Verfahren gemäß Anspruch 45, wobei das Ätzen der zweiten Gateschicht das Durchführen eines Rückätzprozesses zum Definieren des Selektionsgates beinhaltet, das neben der Seitenwand des Speichergates von selbst ausgerichtet wird.
Verfahren gemäß Anspruch 45, wobei das Anordnen des zweiten Dielektrikums das Anordnen einer oder mehrerer dielektrischer Schichten beinhaltet.