DE112007000760B4 - Herstellungsverfahren für eine selektiv abgeschiedene Verkappungsschicht auf einem epitaxial aufgewachsenen Source-Drain und Transistor - Google Patents
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Abstract
Verfahren, das die folgenden Schritte umfaßt:
– Ausbilden einer Gate-Elektrode auf einer Oberfläche eines Substrats;
– isotropes Ätzen eines Source-Gebiets und eines Drain-Gebiets in dem Substrat;
– Abscheiden einer Siliciumgermanium-Legierung in dem Source-Gebiet und dem Drain-Gebiet;
– Abscheiden, auf der Siliciumgermanium-Legierung, einer Opferschicht aus einem Material, das eine niedrigere Germaniumkonzentration als die Germaniumkonzentration der Siliciumgermanium-Legierung hat;
– Abscheiden eines Metalls auf der Opferschicht;
– Ausbilden einer ersten Silicidschicht auf der Siliciumgermanium-Legierung und
– Ausbilden einer zweiten Silicidschicht auf der ersten Silicidschicht.
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– Abscheiden eines Metalls auf der Opferschicht;
– Ausbilden einer ersten Silicidschicht auf der Siliciumgermanium-Legierung und
– Ausbilden einer zweiten Silicidschicht auf der ersten Silicidschicht.
Description
- Gebiet der Erfindung
- Diese Erfindung betrifft das Gebiet der integrierten Halbleiter-Schaltkreise und dabei das Herstellen eines MOS-Transistors.
- Hintergrund der Erfindung
- Integrierte Schaltkreise werden normalerweise in und auf Silicium- und anderen Halbleitersubstraten hergestellt. Ein integrierter Schaltkreis kann Millionen von miteinander verbundenen Transistoren aufweisen, die auf einer Fläche von wenigen Quadratzentimetern ausgebildet sind.
- Ein solcher Transistor weist normalerweise eine dielektrische Gate-Schicht auf dem Siliciumsubstrat, eine Gate-Elektrode auf der dielektrischen Gate-Schicht und Source- und Drain-Gebiete in dem Siliciumsubstrat auf gegenüberliegenden Seiten der Gate-Elektrode auf. Die Source- und Drain-Gebiete werden normalerweise durch Implantieren von Dotierungsunreinheiten in das Siliciumsubstrat hergestellt.
- Um die Elektronenbeweglichkeit und die Kostenwirksamkeit zu erhöhen, ist Siliciumgermanium als Material für die Source- und Drain-Gebiete verwendet worden. Germanium hat eine um 4,2% größere Gitterkonstante (d. h. Atomabstand) als Silicium. Siliciumgermanium hat ebenfalls eine größere Gitterkonstante, deren Größe von dem prozentualen Gehalt des Germaniums abhängt. Wenn Silicium auf Siliciumgermanium aufgewachsen wird, dehnt sich unter. entsprechenden Bedingungen das Siliciumgitter aus, so dass es an der Silicium/Siliciumgermanium-Grenzfläche mit dem von Siliciumgermanium übereinstimmt. Wenn Siliciumgermanium auf Silicium aufgewachsen wird, wird unter entsprechenden Bedingungen das Siliciumgermanium-Gitter komprimiert. Bei jedem Verfahren gibt es eine kritische Dicke der aufgewachsenen Schicht (gleichgültig, ob Silicium oder Siliciumgermanium), über die hinaus die aufgewachsene Schicht relaxiert, da sich Gitterfehler ausbreiten.
- Siliciumgermanium bietet bessere Geschwindigkeitseigenschaften für daraus bestehende Transistoren, da Germanium im Vergleich zu elementarem Silicium eine geringere effektive Elektronenmasse und eine geringere effektive Löchermasse hat (was zu einer höheren Elektronenbeweglichkeit und einer höheren Löcherbeweglichkeit führt). Siliciumgermanium-Verbindungen profitieren von der höheren Beweglichkeit des am Aufbau beteiligten Germaniums. Darüber hinaus erzeugt das Siliciumgermanium eine anisotrope Struktur, die die Leitungs- und Valenzbänder der Materialien ändert. Wenn es mit anderen Halbleiterschichten (z. B. Heteroschichten) mit verschiedenen Bandabständen kombiniert wird, können Leitungsband- und Valenzbanddiskontinuitäten so gestaltet werden, dass Quantenmulden oder eingebaute elektrische Felder entstehen, um Träger quer über die Heteroschichten zu beschleunigen.
- Die Menge von Germanium in der SiGe-Epitaxialschicht wird aufgrund der Anforderungen an die Transistorleistung gewählt (normalerweise zwischen 15% und 30%). Diese Germaniummenge ist möglicherweise nicht optimal, weder für den Kontaktwiderstand zwischen Salicid und Source-Drain noch für eine gleichmäßige Salicidbildung, was zur einer geringeren Ausbeute und Leistung führt.
- Aus der
US 6,872,610 B1 ist ein Aufbau eines Transistors bekannt, der SiGe aufweist, bekannt. Ferner ist aus derUS 2005/0282324 A1 - Die vorliegende Erfindung betrifft ein Verfahren gemäß Anspruch 1 und einen Transistor gemäß Anspruch 17. Die Ansprüche 2 bis 16 betreffen besonders vorteilhafte Aspekte des erfindungsgemäßen Verfahrens gemäß Anspruch 1, die Ansprüche 18 bis 20 betreffen besonders vorteilhafte Ausführungsformen des Transistors gemäß Anspruch 17.
- Kurze Beschreibung der Zeichnungen
- Die vorliegende Erfindung wird in den Figuren der beigefügten Zeichnungen beispielhaft und nicht beschränkend dargestellt.
-
1 ist eine Darstellung einer Schnitt-Seitenansicht von benachbarten Transistoren bei einer ersten Ausführungsform. -
2 ist eine Darstellung einer Schnitt-Seitenansicht, die die Ausbildung von Vertiefungen in dem Substrat von1 zeigt. -
3 ist eine Darstellung einer Schnitt-Seitenansicht, die die Ausbildung einer Siliciumgermanium-Legierung in den Vertiefungen des Substrats von2 zeigt. -
4 ist eine Darstellung einer Schnitt-Seitenansicht, die die Abscheidung von Silicium auf der Siliciumgermanium-Legierung des Substrats von3 bei einer Ausführungsform zeigt. -
5 ist eine Schnitt-Seitenansicht, die das Entfernen der Maske auf dem Substrat von4 bei einer Ausführungsform zeigt. -
6 ist eine Darstellung einer Schnitt-Seitenansicht, die die Abscheidung eines Metalls auf dem Substrat von5 bei einer Ausführungsform zeigt. -
7 ist eine Darstellung einer Schnitt-Seitenansicht eines Transistors nach der Reaktion des Metalls in6 bei einer Ausführungsform. -
8 ist eine Darstellung einer Schnitt-Seitenansicht, die das Entfernen der Maske auf dem Substrat von3 bei einer weiteren Ausführungsform zeigt. -
9 ist eine Darstellung einer Schnitt-Seitenansicht, die die Abscheidung von Silicium auf dem Substrat von6 bei einer weiteren Ausführungsform zeigt. -
10 ist eine Darstellung einer Schnitt-Seitenansicht, die die Abscheidung eines Metalls auf dem Substrat von9 bei einer weiteren Ausführungsform zeigt. -
11 ist eine Darstellung einer Schnitt-Seitenansicht eines Transistors nach der Reaktion des Metalls in10 bei einer weiteren Ausführungsform. -
12 ist ein Ablaufdiagramm, das ein Verfahren zum Herstellen des Transistors der7 und11 bei einer Ausführungsform zeigt. - Detaillierte Beschreibung
- Nachstehend werden zahlreiche spezielle Einzelheiten, wie etwa Beispiele für spezielle Systeme, Komponenten, Verfahren und so weiter, beschrieben, um ein besseres Verständnis verschiedener Ausführungsformen der vorliegenden Erfindung zu ermöglichen. Fachleute dürften jedoch erkennen, dass zumindest einige Ausführungsformen der vorliegenden Erfindung auch ohne diese speziellen Einzelheiten genutzt werden können. In anderen Fällen werden bekannte Komponenten oder Verfahren nicht näher beschrieben oder werden in Form eines einfachen Blockdiagramms dargestellt, um ein unnötiges Erschweren des Verständnisses der vorliegenden Erfindung zu vermeiden. Daher sind die beschriebenen speziellen Einzelheiten nur beispielhaft. Spezielle Implementierungen können von diesen beispielhaften Einzelheiten abweichen und können dennoch als innerhalb des Schutzumfangs und der Grundgedanken der vorliegenden Erfindung liegend angesehen werden.
- Bei einer Ausführungsform der Erfindung wird der Außenwiderstand eines Transistors durch Verwenden einer Siliciumgermanium-Legierung für die Source- und Drain-Gebiete, einer Metall-Siliciumgermanium-Silicidschicht und einer Metall-Silicium-Silicidschicht verringert, um eine Kontaktfläche der Source- und Drain-Gebiete auszubilden. Das Metall kann beispielsweise Nickel sein. Die Grenzfläche zwischen dem Siliciumgermanium und dem Nickel-Siliciumgermanium-Silicid hat aufgrund einer geminderten Metall-Halbleiter-Arbeitsfunktion einen geringeren spezifischen Kontaktwiderstand zwischen dem Siliciumgermanium und dem Nickel-Siliciumgermanium-Silicid und hat eine höhere Trägerbeweglichkeit in Siliciumgermanium als in Silicium. Das Nickel-Silicium-Silicid ermöglicht eine bessere Kontaktausbildung. Das Siliciumgermanium kann dotiert werden, um seine elektrischen Eigenschaften weiter einzustellen. Eine Verringerung des Außenwiderstands eines Transistors kommt einer höheren Transistorleistung bei der Schaltgeschwindigkeit und beim Stromverbrauch gleich.
-
1 zeigt eine Ausführungsform der Herstellung von zwei benachbarten Transistoren102 ,104 auf einem Siliciumsubstrat106 . Der Transistor102 ist ein Metalloxidhalbleiter(MOS)-Transistor, der auf einem p-Substrat oder in einer p-Wanne hergestellt wird. Der Transistor104 ist ein Metalloxidhalbleiter-Transistor, der auf einem n-Substrat oder in einer n-Wanne hergestellt wird. - Die in
1 gezeigten halbfertigen Transistoren102 ,104 werden nach einem herkömmlichen Verfahren hergestellt. In den linken Teil des Siliciumsubstrats106 werden p-Dotanden implantiert, um eine p-Wanne108 herzustellen. In den rechten Teil des Siliciumsubstrats106 werden n-Dotanden implantiert, um eine n-Wanne110 herzustellen. Die p-Wanne wird durch ein Trenngebiet, wie etwa ein Siliciumdioxid-Shallow-Trench-Isolation(STI)-Gebiet112 , das auch als Trennwand bezeichnet wird, von der n-Wanne110 getrennt. - Anschließend werden dielektrische Gate-Schichten
114 ,116 auf die p-Wanne108 bzw. die n-Wanne110 aufgewachsen. Die dielektrischen Gate-Schichten114 ,116 können aus einem bekannten Material, wie etwa Siliciumdioxid oder nitriertem Siliciumdioxid, bestehen. Bei einer Ausführungsform können die dielektrischen Gate-Schichten114 und116 eine Dicke von weniger als etwa 4 nm (40 Å) haben. Auf den dielektrischen Gate-Schichten kann eine Gate-Elektrode ausgebildet werden. Auf der dielektrischen Gate-Schicht114 bzw.116 werden beispielsweise Polysilicium-Gate-Elektroden118 ,120 ausgebildet. Die Polysilicium-Gate-Elektrode118 kann mit einem n-Dotanden, wie etwa Phosphor oder Arsen, dotiert werden. Die Polysilicium-Gate-Elektrode120 kann mit einem p-Dotanden, wie etwa Bor, dotiert werden. - Auf gegenüberliegenden Seiten der Polysilicium-Gate-Elektroden
118 bzw.120 können Source-Drain-Erweiterungen128 und130 ausgebildet werden. Auf gegenüberliegenden Seiten der Polysilicium-Gate-Elektrode118 bzw.120 können auch vertikale Seitenwand-Abstandshalter122 und124 ausgebildet werden. Bei einer Ausführungsform können die vertikalen Seitenwand-Abstandshalter122 und124 aus SiO2 oder SiBN14 bestehen. - Auf dem Transistor
104 kann eine Maske126 ausgebildet werden. Insbesondere wird die Maske126 auf der Polysilicium-Gate-Elektrode120 , den vertikalen Seitenwand-Abstandshaltern124 und der übrigen freiliegenden Fläche der n-Wanne110 abgeschieden. Bei einer Ausführungsform kann die Maske126 als Sperrschicht für weitere Verarbeitungsschritte dienen. - Wie in
2 gezeigt ist, werden anschließend Vertiefungen202 in eine Oberseite der p-Wanne108 geätzt. Zum selektiven Entfernen der Source-Drain-Erweiterungen118 ,120 und des freiliegenden Siliciums zwischen dem Grabenisolationsgebiet112 , der dielektrischen Gate-Schicht114 und den Seitenwand-Abstandshaltern122 kann ein isotropes Ätzmittel verwendet werden. Es wird so lange geätzt, bis Spitzenteile204 der Vertiefungen202 unter der dielektrischen Gate-Schicht114 entstehen. In dieser Weise werden die Source- und Drain-Vertiefungen202 auf gegenüberliegenden Seiten und unter der Polysilicium-Gate-Elektrode118 ausgebildet. Jede der Source- und Drain-Vertiefungen202 hat einen entsprechenden Spitzenteil204 unter der Polysilicium-Gate-Elektrode118 . Zwischen den Spitzenteilen204 ist ein Kanalgebiet206 definiert. Die Maske126 des Transistors104 verhindert vorübergehend den weiteren Prozess bis zu dem Transistor104 . -
3 zeigt die Struktur von2 nach der Herstellung der Source- und Drain-Gebiete. Source- und Drain-Gebiete können durch epitaxiales Aufwachsen von Siliciumgermanium in den Vertiefungen202 ausgebildet werden, um eine Siliciumgermanium-Schicht302 herzustellen. Es ist zu beachten, dass im Gegensatz zu den Materialien des Shallow-Trench-Isolation-Gebiets112 , der dielektrischen Gate-Schichten114 , der Seitenwand-Abstandshalter112 und der Maske126 Siliciumgermanium selektiv auf dem Material des Siliciumsubstrats106 aufwächst. Das Siliciumgermanium-Kristall wächst nicht auf der dielektrischen SiO2- oder Si3N4-Schicht auf. Fachleuten dürfte bekannt sein, dass es zahlreiche bekannte Verfahren zum Abscheiden des Siliciumgermaniums gibt. Beispielsweise kann ein Abscheidungsverfahren die Epitaxie-Abscheidung durch chemische Aufdampfung (CVD) unter reduziertem Druck sein. Weitere Abscheidungsverfahren sind atmosphärische CVD-Epitaxie und Ultrahochvakuum-CVD-Epitaxie. Jedes Abscheidungsverfahren ist eine spezielle Form der Dampfphasenepitaxie, da die abgeschiedene Siliciumgermanium-Schicht302 aus einem Einkristall besteht. Bei einer Ausführungsform kann die Siliciumgermanium-Legierung ein Germanium-Gehalt von etwa 5% bis etwa 50% haben. - Bei einer Ausführungsform ist das Siliciumgermanium-Abscheidungsverfahren die CVD-Epitaxie. Die Epitaxie kann zwischen 600°C und 800°C bei einem Druck von 1,33 × 103 Pa bis 1,01 × 105 Pa (10 bis 760 Torr) erfolgen. Als Trägergas kann H2, N2 oder He verwendet werden. Das Siliciumquellen-Vorläufergas kann SiH2Cl2, SiH4 oder Si2H6 sein. Bei einer Ausführungsform ist. GeH4 das Germaniumquellen-Vorläufergas. Zur Erhöhung der Materialselektivität der Abscheidung kann HCl oder Cl2 als Ätzmittel zusätzlich verwendet werden. Bei einer Ausführungsform kann die resultierende Siliciumgermanium-Schicht
302 in den Vertiefungen202 abgeschieden werden, um Source- und Drain-Gebete auszubilden. Die Siliciumgermanium-Schicht302 kann eine Dicke von etwa 50 bis etwa 200 nm (500 bis etwa 2000 Ångström) haben.3 zeigt eine Ausführungsform, bei der sich die abgeschiedene Siliciumgermanium-Schicht302 auf einer Oberseite des Substrats106 erstreckt. Die Siliciumgermanium-Schicht302 wird auf und unter einer Oberseite des Substrats106 ausgebildet. Durch Ausbilden der Siliciumgermanium-Schicht302 auf der Oberseite des Substrats106 entsteht ein erhabenes Source-Drain-Gebiet, wodurch die Leitfähigkeit erhöht wird. Die höhere Leitfähigkeit verbessert wiederum die Leistung des Bauelements. Bei einer anderen Ausführungsform kann die Siliciumgermanium-Schicht302 eine Dicke von etwa 20 nm bis 100 nm (200 bis etwa 1000 Ångström) haben. - Die Siliciumgermanium-Schicht
302 kann dotiert werden, um ihre elektrischen und chemischen Eigenschaften einzustellen. Die Dotierung kann unter Verwendung verschiedener Dotanden und mit verschiedenen Dotierungsverfahren erfolgen. Beispielsweise kann Siliciumgermanium mit p-Unreinheiten, wie etwa Bor, auf ein Dotandenkonzentrationsniveau von 1 × 1018/cm3 bis 3 × 1021/cm3 in situ dotiert werden, wobei eine Konzentration von etwa 1 × 1020/cm3 bevorzugt wird. Bei einer Ausführungsform zum Herstellen eines PMOS-Bauelements wird Siliciumgermanium bei der Epitaxie unter Verwendung der vorgenannten Vorläufer und eines weiteren Vorläufergases B2H6 als Quelle des Bor-Dotanden bei der Siliciumgermanium-Epitaxie-Abscheidung in situ mit Bor dotiert. Der Vorteil des Dotierens von Siliciumgermanium in situ besteht darin, dass es die Form der Vertiefungen202 sehr schwierig macht, Siliciumgermanium zu dotieren, nachdem es in einem Bereich abgeschieden worden ist, der von den Seitenwand-Abstandshaltern122 verdunkelt wird. Fachleuten dürfte bekannt sein, dass auch andere Verfahren zum Detektieren der Siliciumgermanium-Schicht302 verwendet werden können. - Bei einer Ausführungsform wird ein Teil des Bor-Dotanden, der bei der Siliciumgermanium-Abscheidung zugegeben wird, dabei nicht aktiviert. Das heißt, nach der Abscheidung sind zwar Bor-Atome in der Siliciumgermanium-Schicht
302 , aber sie sind noch nicht in die Siliciumstellen in dem Gitter eingefügt worden, wo sie ein Loch (d. h., ein fehlendes Elektron) bilden können. Bei einer Ausführungsform wird die thermische Aktivierung des Dotanden bis zu den nachfolgenden Verarbeitungsschritten (wie etwa dem Silicid-Ausheilen) verschoben, wodurch das thermische Budget verringert wird, und die resultierende Dotanden-Diffusion ermöglicht die Entstehung einer sehr abrupten Source-Drain-Verbindung, wodurch die Leistung des Bauelements verbessert wird. - Nach dem Einfügen hat das abgeschiedene Siliciumgermanium eine größere Gitterkonstante, deren Größe von dem Atomprozentgehalt von Germanium in der Siliciumgermanium-Legierung abhängt. Beim Abscheiden auf dem Siliciumsubstrat
106 wird das Gitter des Siliciumgermaniums komprimiert, um ein Kristallwachstum zu ermöglichen. Die Komprimierung der Siliciumgermanium-Schicht302 , die Source- und Drain-Gebiete bildet, erzeugt dann eine Komprimierung in dem Bereich des Siliciumsubstrats106 , der sich zwischen der Siliciumgermanium-Quelle und den Drain-Gebieten und unter der dielektrischen Gate-Schicht114 befindet (d. h., der Kanal206 des Transistors102 ). Die Kompression erzeugt eine anisotrope Atomstruktur in dem Kanalgebiet, wodurch die Leitungs- und Valenzbänder des Kanalmaterials verändert werden. Der Kompressionsdruck verringert die effektive Löchermasse in dem Kanalgebiet des Siliciumsubstrats106 weiter, wodurch sich wiederum die Löcherbeweglichkeit erhöht. Die höhere Löcherbeweglichkeit erhöht den Kanal-Sättigungsstrom des resultierenden MOS-Transistors, wodurch die Leistung des Bauelements verbessert wird. -
4 zeigt die Struktur von3 nach der Abscheidung einer Opferschicht bei einer Ausführungsform. Bei einer Ausführungsform umfasst die Opferschicht eine dünne Schicht aus Silicium402 , die selektiv auf der freiliegenden Fläche der Siliciumgermanium-Schicht302 abgeschieden wird. Es ist zu beachten, dass im Gegensatz zu den Materialien des Shallow-Trench-Isolation-Gebiets112 , der dielektrischen Gate-Schichten114 , der Seitenwand-Abstandshalter122 und der harten Masken126 das Silicium selektiv auf dem Material der Siliciumgermanium-Schicht302 aufwächst. Die Siliciumschicht402 wächst nicht auf der dielektrischen SiO2- oder Si3N4-Schicht auf. Die Dicke der Siliciumschicht402 kann in Abhängigkeit von der Art und Dicke des auf der Schicht aus Silicium402 abzuscheidenden Metalls 20 nm bis 40 nm (200 Å bis 400 Å) betragen. Bei einer Ausführungsform kann das Abscheidungsverfahren die Epitaxie-Abscheidung durch chemische Aufdampfung (CVD) unter reduziertem Druck sein. Bei weiteren Ausführungsformen ist das Abscheidungsverfahren atmosphärische CVD-Epitaxie und Ultrahochvakuum-CVD-Epitaxie. Jedes Abscheidungsverfahren ist eine spezielle Form der Dampfphasenepitaxie, da die abgeschiedene Siliciumgermanium-Schicht402 aus einem Einkristall besteht. Bei einer weiteren Ausführungsform enthält die Opferschicht Siliciumgermanium, das ein Germanium-Gehalt hat, die niedriger als das Germanium in der Siliciumgermanium-Schicht ist. Beispielsweise kann die Opferschicht Siliciumgermanium mit einem Germanium-Gehalt von bis zu etwa 30% enthalten. - Der Abscheidungsprozess kann das Leiten von Gasen zu den Entlüftungsöffnungen aus zwei Gründen beinhalten: (1) um DCS- und HCL-Ströme auf Sollwerten zu stabilisieren, und (2) damit die Temperatur auf eine Soll-Temperatur (zwischen 777°C und 825°C) steigen kann.
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5 zeigt die Struktur von4 nach dem Entfernen der Maske126 von dem Transistor104 bei einer Ausführungsform. Die Maske126 wird entfernt, um die Struktur des Transistors104 freizulegen, wie in5 gezeigt ist. Insbesondere sind die freigelegten Teile des Transistors104 unter anderem die Source-Drain-Gebiete130 , die Seitenwand-Abstandshalter124 und die Gate-Elektrode120 . Die freigelegten Teile des Transistors102 sind unter anderem die Siliciumschicht402 , die Seitenwand-Abstandshalter122 und die Gate-Elektrode118 . -
6 zeigt die Struktur von5 nach der Abscheidung eines Metalls. Ein Metall602 , wie etwa Nickel, wird auf beiden Transistoren102 und104 abgeschieden. Fachleuten dürfte bekannt sein, dass es zahlreiche Verfahren zum Abscheiden des Metalls602 gibt. Ein Beispiel für Abscheidungsverfahren umfasst normale Zerstäubungsverfahren (d. h., physikalische Aufdampfung oder „PVD”). Das Metall602 reagiert mit bestimmten Teilen der Transistoren102 und104 . Das Metall602 , das nicht mit den Teilen der Transistoren102 und104 reagiert hat, wird anschließend entfernt. -
7 zeigt eine Schnitt-Seitenansicht eines Transistors nach der Reaktion des Metalls mit den Transistoren102 und104 in6 bei einer Ausführungsform.7 zeigt außerdem die Ausbildung von selbstjustierten Silicidschichten702 und704 . Fachleuten dürfte bekannt sein, dass eine Silicidschicht durch Abscheiden einer dünnen Schicht aus schwerschmelzendem Metall hergestellt wird. - Schwerschmelzende Metalle sind unter anderem Cobalt, Titan und Nickel. Bei einer Ausführungsform ist das schwerschmelzende Metall Nickel. Beim Auswählen eines schwerschmelzenden Metalls ist nicht nur die elektrische Kompatibilität zu berücksichtigen, sondern auch die mechanische und chemische Kompatibilität zu der darunterliegenden Siliciumgermanium-Schicht
302 , die die Source- und Drain-Gebiete und die freiliegenden Source- und Drain-Gebiete der entsprechenden NMOS-Bauelemente auf dem gleichen Substrat belegt. Beispielsweise muss die Silicidschicht zusammenhängend und gleichmäßig sein, um die Verringerung des Grenzflächenwiderstands zwischen der Silicidschicht und der darunterliegenden Siliciumgermanium-Schicht302 zu unterstützen. Nickel reagiert meist gleichmäßig mit Silicium und Germanium zu einer stabilen ternären Ni(SiGe)-Phase, während Cobalt und Titan bevorzugt mit Silicium reagieren und die Germanium-Komponente der Siliciumgermanium-Legierung302 trennen. Außerdem hat das Siliciumgermaniumsilicid auf Titan- und Cobaltbasis eine geringere thermische Stabilität als Nickel-Siliciumgermaniumsilicid. Durch Auswählen eines ungeeigneten schwerschmelzenden Metalls entsteht eine nicht-ideale Grenzfläche zwischen dem Silicid und dem Halbleiter, die den Grenzflächenwiderstand unabhängig von ansonsten elektrisch kompatiblen Materialien erhöht. -
7 zeigt eine Ausführungsform, bei der das schwerschmelzende Metall PVD-Nickel ist. Was die Umgebungsbedingungen betrifft, so erfolgt die PVD-Nickel-Abscheidung zwischen 20°C und 200°C und bei einem Druck von weniger als 666,6 Pa (50 Millitorr). Die Dicke des Nickels kann zwischen 5 nm und 20 nm (50 und 200 Ångström) liegen. An die Nickel-Abscheidung schließt sich eine schnelle Bildungsausheilung bei 325°C bis 450°C für 60 Sekunden oder weniger unter Verwendung beispielsweise einer Vorrichtung zur thermischen Schnellausheilung (rapid thermal anneal, „RTA”) an. Bei der Bildungsausheilung reagiert die Nickelschicht602 auf der Siliciumschicht402 zu einer ersten Schicht aus Nickel-Siliciumgermanium-Silicid702 und einer zweiten Schicht aus Nickel-Silicium-Silicid704 , wie in7 gezeigt ist. Bei einer Ausführungsform kann das abgeschiedene Nickel602 eine Dicke von etwa 20 nm bis 40 nm (200 bis 400 Ångström) haben. Da das Nickel602 auf der gesamten freiliegenden Fläche des Siliciumsubstrats106 abgeschieden wird, wird das nichtumgesetzte Nickel (d. h., das Nickel, das nicht mit Silicium oder Siliciumgermanium zu einem Silicid mit seiner darunterliegenden Schicht reagiert hat, da es auf den Seitenwand-Abstandshaltern122 oder den Trenngebieten112 abgeschieden wird) unter Verwendung von Nassätzchemikalien, zum Beispiel einem Gemisch aus heißer H2O2 und heißer H2SO4, entfernt. Das übrige umgesetzte Nickel auf der Siliciumgermanium-Schicht302 (Source- und Drain-Gebiete) und den Bereichen der Gates118 wird dann einer Endausheilung bei 400°C bis 550°C unterzogen, um die Ausbildung des Nickel-Siliciumgermanium-Silicids702 und des Nickel-Silicium-Silicids704 zu beenden, wie in7 gezeigt ist. Die Silicidschichten702 und704 können dann mit beispielsweise einer Titannitridkappe (nicht dargestellt) verkappt werden, um zu vermeiden, dass die Nickel-Siliciumgermanium-Silicidschicht702 und die Nickel-Silicium-Silicidschicht704 während der nachfolgenden Verarbeitungsschritte oxidieren, wie auf dem Fachgebiet bekannt ist. Bei einer Ausführungsform kann jede Silicidschicht eine Dicke von 20 nm bis 40 nm (200 bis 400 Ångström) haben. -
8 zeigt die Struktur von3 nach dem Entfernen der Maske126 von dem Transistor104 bei einer weiteren Ausführungsform. Die Maske126 wird anschließend entfernt, um die Struktur des Transistors104 freizulegen, wie in8 gezeigt ist. Insbesondere sind die freigelegten Teile des Transistors104 unter anderem die Source-Drain-Gebiete130 , die Seitenwand-Abstandshalter124 und die Gate-Elektrode120 . -
9 zeigt die Struktur von8 nach der Abscheidung einer Opferschicht bei einer Ausführungsform. Die Opferschicht kann zum Beispiel Silicium aufweisen. Eine dünne Schicht aus Silicium902 wird selektiv auf der freiliegenden Fläche der Siliciumgermanium-Schicht302 des Transistors102 abgeschieden. Eine dünne Schicht aus Silicium902 wird auf der freiliegenden Fläche der Source-Drain-Gebiete130 des Transistors104 abgeschieden. Die Dicke der Schicht aus Silicium902 kann in Abhängigkeit von der Art und Dicke des auf die Schicht aus Silicium902 abzuscheidenden Metall 20 nm bis 40 nm (200 Å bis 400 Å) betragen. Der Abscheidungsprozess für die Schicht aus Silicium902 wurde bereits bei4 beschrieben. -
10 zeigt die Struktur von9 nach der Abscheidung eines Metalls1002 , wie etwa Nickel. - Der Abscheidungsprozess für die Metallschicht
1002 wurde bereits bei6 beschrieben. -
11 zeigt die Struktur von10 nach der Reaktion des Metalls mit den Transistoren102 und104 . Der Reaktionsprozess wurde bereits bei7 beschrieben. -
12 ist ein Ablaufdiagramm, das ein Verfahren zur Herstellung des Transistors der7 und11 zeigt. Bei1202 wird eine Gate-Elektrode hergestellt, wie in1 gezeigt ist. Bei1204 werden die Source- und Drain-Gebiete in dem Substrat geätzt, wie in2 gezeigt ist. Bei1206 wird eine Siliciumgermanium-Legierung in den Source- und Drain-Gebieten abgeschieden, wie in3 gezeigt ist. Bei1208 wird eine Opferschicht aus einem Material auf der Siliciumgermanium-Legierung abgeschieden, wie in den4 und9 gezeigt ist. Bei einer Ausführungsform weist die Opferschicht Silicium auf. Bei1210 wird ein Metall, wie etwa Nickel, auf der Opferschicht abgeschieden, wie in den6 und10 gezeigt ist. Die Kontakte zwischen dem Metall und der Opferschicht und der Siliciumgermanium-Legierung bilden zwei Silicidschichten. Bei1212 reagiert das Metall mit dem Siliciumgermanium zu einer ersten Silicidschicht. Bei einer Ausführungsform weist die erste Silicidschicht Nickel-Siliciumgermanium-Silicid auf, die durch Reagieren von Nickel mit Siliciumgermanium entsteht. Bei1214 reagiert das Metall mit der Opferschicht zu einer zweiten Silicidschicht. Bei einer Ausführungsform weist die zweite Silicidschicht Nickel-Silicium-Silicid auf, das durch Reagieren von Nickel mit Silicium entsteht. - Die Operationen des/der Verfahren werden zwar hier in einer bestimmten Reihenfolge dargestellt und beschrieben, aber die Reihenfolge der Operationen jedes Verfahrens kann so geändert werden, dass bestimmte Operationen in einer umgekehrten Reihenfolge ausgeführt werden können oder dass eine bestimmte Operation zumindest teilweise gleichzeitig mit anderen Operationen ausgeführt werden kann. Bei einer weiteren Ausführungsform können Befehle oder Teiloperationen von bestimmten Operationen in einer diskontinuierlichen und/oder abwechselnden Weise erfolgen.
Claims (20)
- Verfahren, das die folgenden Schritte umfaßt: – Ausbilden einer Gate-Elektrode auf einer Oberfläche eines Substrats; – isotropes Ätzen eines Source-Gebiets und eines Drain-Gebiets in dem Substrat; – Abscheiden einer Siliciumgermanium-Legierung in dem Source-Gebiet und dem Drain-Gebiet; – Abscheiden, auf der Siliciumgermanium-Legierung, einer Opferschicht aus einem Material, das eine niedrigere Germaniumkonzentration als die Germaniumkonzentration der Siliciumgermanium-Legierung hat; – Abscheiden eines Metalls auf der Opferschicht; – Ausbilden einer ersten Silicidschicht auf der Siliciumgermanium-Legierung und – Ausbilden einer zweiten Silicidschicht auf der ersten Silicidschicht.
- Verfahren nach Anspruch 1, das weiterhin das Dotieren der Siliciumgermanium-Legierung in situ mit Bor aufweist.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Siliciumgermanium-Legierung eine Oberseite hat, die über einer Ebene ist, die von der Oberfläche des Substrats definiert wird.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Siliciumgermanium-Legierung ein Germaniumgehalt zwischen etwa 5% und etwa 50% hat.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Siliciumgermanium-Legierung eine Dicke zwischen etwa 20 nm und etwa 100 nm (200 und etwa 1000 Ångström) hat.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Opferschicht Silicium aufweist.
- Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Silicium eine Dicke zwischen etwa 20 nm und etwa 40 nm (200 und etwa 400 Ångström) hat.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Opferschicht Siliciumgermanium mit einem Germaniumgehalt bis zu 30% aufweist.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Metall Nickel umfasst.
- Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das Nickel eine Dicke zwischen etwa 20 nm und etwa 40 nm (200 und etwa 400 Ångström) hat.
- Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die erste Silicidschicht ein Nickel-Siliciumgermanium-Silicid aufweist.
- Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Nickel-Siliciumgermanium-Silicid eine Dicke zwischen etwa 20 nm und etwa 40 nm (200 und etwa 400 Ångström) hat.
- Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die zweite Silicidschicht ein Nickel-Silicium-Silicid aufweist.
- Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Nickel-Silicium-Silicid eine Dicke zwischen etwa 20 nm und etwa 40 nm (200 und etwa 400 Ångström) hat.
- Verfahren nach Anspruch 1, das die folgenden Schritte umfasst: – Ausbilden einer Gate-Elektrode auf einer Oberfläche eines Substrats; – isotropes Ätzen eines Source-Gebiets und eines Drain-Gebiets in dem Substrat; – Abscheiden einer Siliciumgermanium-Legierung in dem Source-Gebiet und in dem Drain-Gebiet; – Dotieren der Siliciumgermanium-Legierung in situ mit Bor; – Abscheiden von Silicium auf der Siliciumgermanium-Legierung; – Abscheiden von Nickel auf dem Silicium; – Ausbilden einer Nickel-Silicium-Silicidschicht auf der Siliciumgermanium-Legierung und – Ausbilden einer Nickel-Siliciumgermanium-Silicidschicht auf der Nickel-Silicium-Silicidschicht.
- Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Siliciumgermanium-Legierung eine Oberseite hat, die über einer Ebene ist, die von der Oberfläche des Substrats definiert wird.
- Transistor mit: – einem Substrat aus Silicium, das ein Kanalgebiet mit ersten Dotierungsunreinheiten hat, um einen ersten Leitfähigkeitstyp zu erhalten; – einer dielektrischen Gate-Schicht auf dem Kanalgebiet; – einer leitfähigen Gate-Elektrode auf der dielektrischen Gate-Schicht; – Source- und Drain-Gebieten auf gegenüberliegenden Seiten des Kanalgebiets, wobei die Source- und Drain-Gebiete aus einer Siliciumgermanium-Legierung bestehen; – einer Nickel-Silicium-Silicidschicht, die auf der Siliciumgermanium-Legierung ausgebildet ist; und – einer Nickel-Siliciumgermanium-Silicidschicht, die auf der Nickel-Silicium-Silicidschicht ausgebildet ist.
- Transistor nach Anspruch 17, dadurch gekennzeichnet, dass die Siliciumgermanium-Legierung in situ mit Bor dotiert ist.
- Transistor nach Anspruch 17, dadurch gekennzeichnet, dass die Siliciumgermanium-Legierung eine Oberseite hat, die über einer Ebene ist, die von der Oberfläche des Substrats definiert wird.
- Transistor nach Anspruch 17, dadurch gekennzeichnet, dass die Siliciumgermanium-Legierung ein Germaniumgehalt zwischen etwa 5% und etwa 50% hat.
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Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6949482B2 (en) | 2003-12-08 | 2005-09-27 | Intel Corporation | Method for improving transistor performance through reducing the salicide interface resistance |
JP5114919B2 (ja) * | 2006-10-26 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
US8124473B2 (en) * | 2007-04-12 | 2012-02-28 | Advanced Micro Devices, Inc. | Strain enhanced semiconductor devices and methods for their fabrication |
US20100006961A1 (en) * | 2008-07-09 | 2010-01-14 | Analog Devices, Inc. | Recessed Germanium (Ge) Diode |
KR101561059B1 (ko) * | 2008-11-20 | 2015-10-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US8598003B2 (en) * | 2009-12-21 | 2013-12-03 | Intel Corporation | Semiconductor device having doped epitaxial region and its methods of fabrication |
US8901537B2 (en) | 2010-12-21 | 2014-12-02 | Intel Corporation | Transistors with high concentration of boron doped germanium |
US9484432B2 (en) | 2010-12-21 | 2016-11-01 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
FR2989517B1 (fr) * | 2012-04-12 | 2015-01-16 | Commissariat Energie Atomique | Reprise de contact sur substrat semi-conducteur heterogene |
CN103632977B (zh) * | 2012-08-29 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及形成方法 |
FR3002688A1 (fr) * | 2013-02-27 | 2014-08-29 | Commissariat Energie Atomique | Procede de fabrication d'un dispositif microelectronique |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6872610B1 (en) * | 2003-11-18 | 2005-03-29 | Texas Instruments Incorporated | Method for preventing polysilicon mushrooming during selective epitaxial processing |
US20050283324A1 (en) * | 2004-06-17 | 2005-12-22 | Swanson David F | Method and system for determining a rotor position in a wound field DC motor |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6887762B1 (en) * | 1998-11-12 | 2005-05-03 | Intel Corporation | Method of fabricating a field effect transistor structure with abrupt source/drain junctions |
US6235568B1 (en) * | 1999-01-22 | 2001-05-22 | Intel Corporation | Semiconductor device having deposited silicon regions and a method of fabrication |
JP3876401B2 (ja) * | 1999-08-09 | 2007-01-31 | 富士通株式会社 | 半導体装置の製造方法 |
US6214679B1 (en) * | 1999-12-30 | 2001-04-10 | Intel Corporation | Cobalt salicidation method on a silicon germanium film |
US6952040B2 (en) * | 2001-06-29 | 2005-10-04 | Intel Corporation | Transistor structure and method of fabrication |
JP3948290B2 (ja) * | 2002-01-25 | 2007-07-25 | ソニー株式会社 | 半導体装置の製造方法 |
US6812086B2 (en) * | 2002-07-16 | 2004-11-02 | Intel Corporation | Method of making a semiconductor transistor |
US6787864B2 (en) * | 2002-09-30 | 2004-09-07 | Advanced Micro Devices, Inc. | Mosfets incorporating nickel germanosilicided gate and methods for their formation |
JP4509026B2 (ja) * | 2003-02-07 | 2010-07-21 | 日本電気株式会社 | ニッケルシリサイド膜の形成方法、半導体装置の製造方法およびニッケルシリサイド膜のエッチング方法 |
US20040262683A1 (en) * | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
US6891192B2 (en) * | 2003-08-04 | 2005-05-10 | International Business Machines Corporation | Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions |
US7303949B2 (en) * | 2003-10-20 | 2007-12-04 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
US7057216B2 (en) * | 2003-10-31 | 2006-06-06 | International Business Machines Corporation | High mobility heterojunction complementary field effect transistors and methods thereof |
US6949482B2 (en) * | 2003-12-08 | 2005-09-27 | Intel Corporation | Method for improving transistor performance through reducing the salicide interface resistance |
US20050253205A1 (en) * | 2004-05-17 | 2005-11-17 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
JP4375619B2 (ja) * | 2004-05-26 | 2009-12-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2005353831A (ja) * | 2004-06-10 | 2005-12-22 | Toshiba Corp | 半導体装置 |
JP4837902B2 (ja) * | 2004-06-24 | 2011-12-14 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP2006351581A (ja) * | 2005-06-13 | 2006-12-28 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2006
- 2006-03-28 US US11/391,928 patent/US20070238236A1/en not_active Abandoned
-
2007
- 2007-03-19 DE DE112007000760T patent/DE112007000760B4/de active Active
- 2007-03-19 CN CN2007800107810A patent/CN101410960B/zh active Active
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6872610B1 (en) * | 2003-11-18 | 2005-03-29 | Texas Instruments Incorporated | Method for preventing polysilicon mushrooming during selective epitaxial processing |
US20050283324A1 (en) * | 2004-06-17 | 2005-12-22 | Swanson David F | Method and system for determining a rotor position in a wound field DC motor |
Also Published As
Publication number | Publication date |
---|---|
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