DE10335060A1

DE10335060A1 - Speicherbaustein mit programmierbarem Parametercontroller

Info

Publication number: DE10335060A1
Application number: DE10335060A
Authority: DE
Inventors: Hee Bok Kang
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2002-12-18
Filing date: 2003-07-31
Publication date: 2004-07-22
Also published as: US20060285379A1; KR20040054255A; US7120041B2; US7327614B2; JP4799811B2; KR100506061B1; US20050073889A1; JP2004199851A

Abstract

Die vorliegende Erfindung bezieht sich auf einen Speicherbaustein, welcher die Fähigkeit zum Steuern eines charakteristischen Parameters besitzt, wobei ein Registercontroller beinhaltet ist, welcher eine nicht flüchtige Speichereinheit zum Speichern von Daten und einen Parametercontroller zum Ausgeben eines Signals entsprechend einem vorher festgelegten Eingangssignal beinhaltet. Der Parametercontroller steuert einen oder mehrere charakteristische Parameter der Speichereinheit, wobei die Eingangsspannungsempfindlichkeit, die Verzögerung des Ausgangssignals und die Spannung des Ausgangssignals, entsprechend einem Signal, beinhaltet sind, welches von dem Registercontroller ausgegeben wird.

Description

HINTERGRUND DER ERFINDUNG
1. BEREICH DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf Speicherbausteine bzw. Speichereinrichtungen, und speziell auf einen Speicherbaustein bzw. eine Speichereinrichtung, welcher bzw. welche eine Parameter-Steuervorrichtung zum Regeln charakteristischer Parameter des Speicherbausteins beinhaltet, wie z.B. einen Spannungspegel eines Eingangssignals, eine Zeitcharakteristik und einen Spannungspegel eines Ausgangssignals, wobei ein programmierbares Verfahren benutzt wird.
2. BESCHREIBUNG DES STANDES DER TECHNIK
Während der Entwicklung eines Speicherbausteins müssen Signalleistungscharakteristika, welche charakteristische Parameter einer Schaltung sind, wie z.B. ein Spannungspegel eines Signals, welches in einen Chip eingegeben wird, eine Zeitcharakteristik (z.B. Signalverzögerung) und ein Spannungspegel eines Signals, welches von dem Chip ausgegeben wird, notwendigerweise innerhalb eines Simulationsfehlerbereiches nachjustiert werden.
Die Herstellung des herkömmlichen Speicherbausteins wird nur nach dem Korrigieren der Masken begonnen, um die justierten Parameter anzulegen oder zu erreichen. Demzufolge erfordert die Herstellung eines Bausteins, bei welchem eine neue Maske benutzt wird, extra Zeit und Kosten, um die charakteristischen Parameter oder die Signalleistungscharakteristika des Bausteins zu erstellen.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist deshalb eine Aufgabe der vorliegenden Erfindung, charakteristische Parameter leicht zu regeln, ohne physikalisch die Masken zu korrigieren, indem programmierbare Register benutzt werden.
Es wird ein Speicherbaustein geliefert, welcher einen Parametersteuerbaustein beinhaltet, welcher aufweist: Einen Registercontroller, welcher eine nicht flüchtige Speichereinheit zum Speichern von Daten in der nicht flüchtigen Speichereinheit beinhaltet; und einen Parametercontroller zum Ausgeben eines Signals, welches Charakteristika besitzt, welche von einem Signal abhängen, welches von dem Registercontroller ausgegeben wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockschaltbild, welches den Aufbau eines Speicherbausteins entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt.
2 ist ein Blockschaltbild, welches einen Hauptbitleitungs-Pull-up- bzw. -Endcontroller zeigt, einen Zellenfeldblock und einen Spaltenauswahl-Controller der 1.
3 ist ein detailliertes Strukturdiagramm, welches den Hauptbitleitungs-Pull-up-Controller der 1 zeigt.
4 ist ein detailliertes Strukturdiagramm, welches einen Hauptbitleitungs-Lastcontroller der 2 zeigt.
5 ist ein detailliertes Strukturdiagramm, welches den Spaltenauswahl-Controller der 1 zeigt.
6 ist ein detailliertes Strukturdiagramm, welches einen Unterzellblock der 2 zeigt.
7 ist ein Strukturdiagramm, welches einen ersten Registercontroller und eine Adresseingangs-Puffereinheit der 1 zeigt.
8a bis 8c sind detaillierte Strukturdiagramme, welche einen Adresseingangspuffer der 7 zeigen.
9 ist ein Strukturdiagramm, welches einen vierten Registercontroller und einen Zeitcontroller der 1 zeigt.
10a bis 10b sind Strukturdiagramme des Zeitcontrollers der 9.
11 ist ein Strukturdiagramm, welches einen fünften Registercontroller und einen Spannungspegel-Controller der 1 zeigt.
12a bis 12c sind Strukturdiagramme, welche den Spannungspegel-Controller der 11 zeigen.
13 ist ein Strukturdiagramm, welches einen Registerbefehlsprozessor zeigt, welcher in einen Speicherbaustein entsprechend der vorliegenden Erfindung beinhaltet ist.
14a und 14b sind Zeitdiagramme, welche eine Programmmodus-Decodieroperation entsprechend der vorliegenden Erfindung zeigen.
15 ist ein Strukturdiagramm, welches einen D-Flip-Flop der 13 zeigt.
16 ist ein Strukturdiagramm, welches ein Register zeigt, welches in einem Speicherbaustein entsprechend der vorhiegenden Erfindung beinhaltet ist.
17a bis 17b sind Zeitdiagramme, welche jeweils die Schreib/Lese-Operation erläutern.
18 ist ein Schaltbild, welches das Register der 16 zum Ausgeben eines Registersteuersignals der 16 zeigt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Die vorliegende Erfindung wird detaillierter mit Bezug auf die beigefügten Zeichnungen beschrieben.
1 ist ein Blockschaltbild, welches eine Struktur eines ferroelektrischen Speicherbausteins zeigt, welcher einen Parameter-Control-Baustein entsprechend einer Ausführungsform der vorliegenden Erfindung beinhaltet. Der Speicherbaustein in dieser Ausführungsform weist auf: einen Zellfeldblock 100, einen Hauptbitleitungs-Pull-up- bzw. -Endcontroller 11, einen Spaltenauswahl-Controller 12, ein Leseverstärkerfeld 30, einen Daten-I/O- bzw. -Ein/Aus-Puffer 50, einen Schaltcontroller 40, einen ersten Registercontroller 510, einen zweiten Registercontroller 520, einen dritten Registercontroller 530, einen vierten Registercontroller 540 und einen fünften Registercontroller 550. Der Hauptbitleitungs-Pull-up-Controller 11 zieht eine Hauptbitleitung, welche in dem Zellfeldblock 100 beinhaltet ist, auf eine positive Spannung hoch. Der Spaltenauswahl-Controller 12 verbindet die Hauptbitleitung mit einem Datenbus 21. Das Leseverstärkerfeld 30 ist mit dem Datenbus 21 verbunden. Der Daten-I/O-Puffer 50 tauscht Daten extern aus. Der Schaltcontroller 40 ist zwischen dem Leseverstärkerfeld 30 und dem Daten-I/O-Puffer 50 angeschlossen. Der erste Registercontroller 510 steuert eine Adresseingangspuffereinheit 210. Der zweite Registercontroller 520 steuert eine Steuereingangspuffereinheit 220. Der dritte Registercontroller 530 steuert eine Dateneingangspuffereinheit 230. Der vierte Registercontroller 540 steuert einen Zeitcontroller 300. Der fünfte Registercontroller 550 steuert einen Spannungspegel-Controller 400.
2 ist ein Blockschaltbild, welches einen Hauptbitleitungs-Pull-up-Controller 11, einen Zellfeldblock 100 und einen Spaltenausfall-Controller 12 der 1 zeigt. Der Zellfeldblock 100 beinhaltet eine Vielzahl von Hauptbitleitungs-Lastcontrollern 13 und eine Vielzahl von Unterzellblöcken 110. Es kann einen oder mehrere Hauptbitleitungs-Lastcontroller 13 geben.
3 ist ein detailliertes Strukturdiagramm, welches den Hauptbitleitungs-Pull-up-Controller 11 der 1 zeigt. Der Hauptbitleitungs-Pull-up-Controller 11 weist auf: Einen PMOS-Transistor, welcher ein Gate besitzt, um ein Steuersignal MPBUC zu empfangen, eine Quelle, welche mit einer Spannungsversorgung VPP(VCC) verbunden ist, und einen Drain, welcher mit einer Hauptbitleitung MBL verbunden ist.
Der Hauptbitleitungs-Pull-up-Controller 11 zieht die Hauptbitleitung MBL in eine Vorladeoperation hoch.
4 ist ein detailliertes Strukturdiagramm, welches den Hauptbitleitungs-Lastcontroller 13 der 2 zeigt. Der Hauptbitleitungs-Lastcontroller 13 weist auf: Einen PMOS-Transistor, welcher ein Gate besitzt, um ein Steuersignal MBLC zu empfangen, eine Quelle, welche mit der Spannungsquelle VPP(VCC) verbunden ist, und einen Drain, der mit der Hauptbitleitung MBL verbunden ist.
Der Hauptbitleitungs-Lastcontroller 13, welcher als ein Widerstandsbaustein arbeitet, welcher zwischen der Spannungsquelle VPP(VCC) und der Hauptbitleitung MBL angeschlossen ist, legt eine Spannung der Hauptbitleitung MBL entsprechend dem Betrag des Stromes fest, welcher während einer Datenleseoperation durch den Hauptbitleitungs-Lastcontroller 13 fließt.
Ein oder mehrere Hauptbitleitungs-Lastcontroller 13 sind mit einer Hauptbitleitung MBL verbunden (siehe 1). Wenn zwei oder mehrere Hauptbitleitungs-Lastcontroller 13 angeschlossen sind, wird die gleiche Anzahl von Unterzellblöcken 110 einem Hauptbitleitungs-Lastcontroller 13 zugeordnet, und die Hauptbitleitungs-Lastcontroller 13 können (nahezu) in gleichem Abstand voneinander platziert sein.
5 ist ein detailliertes Strukturdiagramm, welches den Spaltenauswahl-Controller 12 der 1 zeigt. Der Spaltenauswahl-Controller 12 ist ein Schalter zum Anschließen der Hauptbitleitung MBL und des Datenbusses, welcher durch die Steuersignale CSN und CSP an-/ausgeschaltet wird.
6 ist ein detailliertes Strukturdiagramm, welches den Unterzellblock 110 der 2 zeigt. Ein Unterzellblock weist eine Unterbitleitung SBL und die NMOS-Transistoren N1, N2, N3, N4 und N5 auf . Die Unterbitleitung SBL ist im Allgemeinen mit einer Vielzahl von Einheitszellen verbunden, welche mit einer Anzahl (n) von Wortleitungen WL<n> und einer Anzahl (n) von Anodenleitungen PL<n> jeweils angeschlossen ist. Der NMOS-Transistor N1 zum Regulieren eines Stromes ist mit seinem Gate mit einem ersten Anschluss der Unterbitleitung SBL verbunden und mit seinem Drain mit einer Hauptbitleitung MBL verbunden. Der NMOS-Transistor N2 ist mit seinem Gate mit einem Steuer signal MBSW verbunden, mit seinem Drain mit einer Quelle des NMOS-Transistors N1 verbunden und mit seiner Quelle mit Erde verbunden. Der NMOS-Transistor N3 ist mit seinem Gate mit einem Steuersignal SBPD verbunden, mit seinem Drain mit einem zweiten Anschluss der Unterbitleitung SBL verbunden und mit seiner Quelle mit Erde verbunden. Der NMOS-Transistor N4 ist mit seinem Gate mit einem Steuersignal SBSW2 verbunden, mit seiner Quelle mit einem zweiten Anschluss der Unterbitleitung SBL verbunden und mit seinem Drain mit einem Steuersignal SBPU verbunden. Der NMOS-Transistor N5 ist mit seinem Gate mit einem Steuersignal SBSW1 verbunden, mit seinem Drain mit der Hauptbitleitung MBL verbunden und mit seiner Quelle mit dem zweiten Anschluss der Unterbitleitung SBL verbunden.
Wenn auf eine Einheitszelle zugegriffen wird, wird die Unterbitleitung SBL, welche mit der entsprechenden Einheitszelle verbunden ist, mit der Hauptbitleitung MBL verbunden. Die Unterbitleitung SBL ist mit der Hauptbitleitung MBL über den NMOS-Transistor N5 verbunden. Demzufolge nimmt der Betrag der Ladung zum Treiben einer Bitleitung auf denjenigen ab, welcher einer Unterbitleitung entspricht.
Wenn ein SBPD-Signal aktiviert wird, wird ein Potenzial der Unterbitleitung SBL auf den Erdpegel geregelt. Das SBPU-Signal regelt eine Versorgungsspannung, mit welcher die Unterbitleitung SBL zu speisen ist. Das Steuersignal SBSW1 steuert einen Signalfluss zwischen der Hauptbitleitung MBL und der Unterbitleitung SBL. Das Steuersignal SBSW2 steuert einen Signalfluss zwischen dem Signal SBPU und der Unterbitleitung SBL.
Die Unterbitleitung SBL, welche mit dem Gate an den NMOS-Transistor N1 angeschlossen ist, regelt eine Lesespannung der Hauptbitleitung MBL. Die Hauptbitleitung MBL ist mit der Spannungsquelle VPP(VCC) über den Hauptbitleitungs-Lastcontroller 13 verbunden (dargestellt in 2 und 4). Wenn ein Steue signal MBSW "hoch" ist, fließt ein Strom von der Spannungsquelle VPP(VCC) über die Hauptbitleitung MBL und die NMOS-Transistoren N1 und N2 zur Erde. Hier wird der Betrag des Stromes durch eine Spannung der Unterbitleitung SBL bestimmt, welche an das Gate des NMOS-Transistors N1 geliefert wird. Wenn der Datenwert, welcher in der Zelle gespeichert ist, "1" ist, steigt der Betrag des Stromes an, und die Spannung der Hauptbitleitung MBL nimmt ab. Wenn der Datenwert, welcher in der Zelle gespeichert ist, "0" ist, nimmt der Betrag des Stromes ab, und die Spannung der Hauptbitleitung MBL steigt an. Damit kann der Datenwert der Zelle durch Vergleichen der Spannung der Hauptbitleitung MBL mit einer Referenzspannung detektiert werden. Das Detektieren des Datenwerts der Zelle wird in dem Leseverstärkerfeld 30 durchgeführt.
7 ist ein Strukturdiagramm, welches die Adresseingangspuffereinheit 210 und den ersten Registercontroller 510 der 1 zeigt.
Die Adresseingangspuffereinheit 210 weist eine Vielzahl von Adresseingangspuffern auf (Adresseingangspuffer_0 ... Adresseingangspuffer_n), von denen jeder mit einer Vielzahl von Adresspads bzw. Ausfüllzeichen A0_Pad, A1_Pad, ... An_Pad verbunden ist. Der erste Registercontroller 510 weist auf: ein Registerfeld, welches eine Vielzahl von Registern REG_0, ... REG_m beinhaltet, und einen Registerbefehlsprozessor 512 zum Steuern der Register. Jeder Adresseingangspuffer empfängt Signale RE_0, RE_1, ... RE_m, welche von dem Registerfeld 511 ausgegeben werden. Die Strukturen des Registerbefehlsprozessors 512 und jedes Registers REG_0, REG_1, ... REG_m wird im Detail in 13 erklärt.
8a ist ein erstes Ausführungsbeispiel jedes Adresseingangspuffers, welcher in dem Adresseingangspuffer 210 beinhaltet ist. Jeder Adresseingangspuffer weist einen Stromcontrol ler 211, einen PMOS-Transistor CP, einen NMOS-Transistor CN und einen PUFFER 212 auf. Der Stromcontroller 211 weist eine Vielzahl von PMOS-Transistoren P₀, ... P_m auf, welche Gates besitzen, um Ausgangssignale RE_0, ... RE_m von den Registern des Registerfeldes 511 zu empfangen und Quellen besitzen, welche mit der Spannungsquelle VCC verbunden sind. Der PMOS-Transistor CP ist mit seiner Quelle mit den Drains der PMOS-Transistoren P₀, ... P_m verbunden. Der NMOS-Transistor CN ist mit seinem Drain mit einem Drain des PMOS-Transistor CP verbunden. Der PUFFER 212 ist mit dem Drain des NMOS-Transistors CN verbunden. Ein Rdresseingangspad Input_Pad ist mit einem Gate des PMOS-Transistors CP und dem NMOS-Transistor CN verbunden.
Der Betrag eines Stromes, welcher einer Quelle des PMOS-Transistors CP geliefert wird, verändert sich entsprechend der Anzahl der angeschalteten Transistoren unter den PMOS-Transistoren P₀, ... Pm. Demzufolge kann ein Detektierpegel eines Signals, welches an den Rdresseingangspad Input_Pad geliefert wird, justiert werden. Damit weist diese Ausführungsform einen Parametercontroller für die Detektierpegelcharakteristik auf, welcher die Empfindlichkeit des Eingangssignals durch Aktivieren einer Anzahl von Registern in dem Registerfeld 511 über einen Registerbefehlsprozessor 512 steuert.
8b ist ein zweites Ausführungsbeispiel für jeden Adresseingangspuffer, welcher in dem Adresseingangspuffer 210 beinhaltet ist. In dem zweiten Ausführungsbeispiel ist die Fähigkeit zum Steuern des Aktivierens in Abhängigkeit von dem Chip-Freigabesignal CEB zum ersten Ausführungsbeispiel der 8a hinzugefügt. Ein PMOS-Transistor CP₀ entspricht dem PMOS-Transistor CP der 8a, und ein NMOS-Transistor CN₀ entspricht dem NMOS-Transistor CN der 8a. In dem zweiten Ausführungsbeispiel sind ein PMOS-Transistor CP₁ und ein NMOS-Transistor CN₁ hinzugefügt. Der PMOS-Transistor CP₁ ist zwi schen dem PMOS-Transistor CP₀ und dem NMOS-Transistor CN₀ angeschlossen. Der NMOS-Transistor CN₁ ist zwischen einem Drain des NMOS-Transistors CN₀ und Erde angeschlossen. Das Chip-Freigabesignal CEB ist mit einem Gate des PMOS-Transistors CP₁ und dem NMOS-Transistor CN₁ angeschlossen. Dadurch weist diese Ausführungsform einen Detektierpegelcharakteristik-Parametercontroller auf, welcher die Eingangsempfindlichkeit durch Aktivieren einer Anzahl von Registern in dem Registerfeld 511 über den Registerbefehlsprozessor 512 steuert.
Wenn das Chip-Freigabesignal CEB auf "hoch" aktiviert ist, wird der NMOS-Transistor CN₁ angeschaltet. Demzufolge wird ein "niedrig"-Pegelsignal an den Puffer 212 geliefert, ungeachtet eines Signals des Adresseingangspads Input_Pad. Wenn das Chip-Freigabesignal CEB auf "niedrig" aktiviert ist, wird der PMOS-Transistor CP₁ angeschaltet, und der Rest der Schaltoperation ist ähnlich zu der, welche für das Ausführungsbeispiel der 8a beschrieben wurde. In ähnlicher Weise weist diese Ausführungsform einen Parametercontroller für die Detektierpegelcharakteristik auf, welcher die Eingangssignalempfindlichkeit durch Aktivieren einer Anzahl von Registern in dem Registerfeld 511 über den Registerbefehlsprozessor 512 steuert.
8c ist ein drittes Ausführungsbeispiel für jeden Adresseingangspuffer, welcher in dem Adresseingangspuffer 210 beinhaltet ist. Der Stromcontroller 211 des dritten Beispiels weist eine Vielzahl von NMOS-Transistoren N₀, ... N_m auf. Die NMOS-Transistoren N₀, ... N_m sind mit ihren Gates mit den Ausgangssignalen RE_0, ... RE_m der Register verbunden und mit ihren Quellen mit einer Spannungsquelle VSS verbunden.
In diesem Ausführungsbeispiel wird das Adress-Input-Pad Input_Pad an das Gate des PMOS-Transistors CP₀ und an das Gate des NMOS-Transistors CN₀ eingegeben. Das Chip-Freigabesignal CEB wird an das Gate des PMOS-Transistors CP₁ und an das Gate des NMOS-Transistors CN₁ eingegeben.
Der PMOS-Transistor CP₀ ist mit einer Quelle mit der Versorgungsspannung VCC verbunden. Der NMOS-Transistor CN₀ ist mit seiner Quelle mit den Drains der NMOS-Transistoren N₀, ... N_m verbunden. Der PMOS-Transistor CP₁ ist parallel an den PMOS-Transistor CP₀ angeschlossen. Der NMOS-Transistor CN₁ ist mit seiner Quelle mit einem Drain des NMOS-Transistors CN₀ und mit seinem Drain mit dem Drain des PMOS-Transistors CP₁ verbunden.
Der PUFFER 212 ist mit einem Drain des PMOS-Transistors CP₀ verbunden. Die detaillierte Erklärung über die Arbeitsweise des dritten Ausführungsbeispiels ist weggelassen, da es ähnlich zu dem des zweiten Ausführungsbeispiels der 8b ist. In ähnlicher Weise weist diese Ausführungsform einen Parametercontroller für die Detektierpegelcharakteristik auf, welcher die Eingangssignalempfindlichkeit durch Aktivieren einer Anzahl von Registern in dem Registerfeld 511 über den Registerbefehlsprozessor 512 steuert.
Erklärungen der Strukturen der Steuer-Eingangspuffereinheit 220 und des zweiten Registercontrollers 520 und der Strukturen der Daten-Eingangspuffereinheit 230 und des dritten Registercontrollers 530 der 1 sind weggelassen, da diese Strukturen ähnlich zu denen der Adresseingangspuffereinheit 210 der 7 und der ersten Registercontroller 510 der 8a bis 8c sind.
9 ist ein Strukturdiagramm, welches den Zeitcontroller 300 und den vierten Registercontroller 540 der 1 zeigt, welcher das Registerfeld 541 und den Registerbefehlsprozessor 542 beinhaltet. Die detaillierte Erklärung des vierten Registercontrollers 540 ist weggelassen, da er die gleiche Struktur wie der erste Registercontroller 510 besitzt.
10a zeigt ein erstes Ausführungsbeispiel des Zeitcontrollers 300. Der Zeitcontroller 300 weist einen Stromcontroller 410, einen PMOS-Transistor CP, einen NMOS-Transistor CN und einen Verzögerungskondensator 320 auf. Der Stromcontroller 310 weist eine Vielzahl von PMOS-Transistoren P₀, ... P_m auf, welche Gates besitzen, um die Ausgänge RE_0, ... RE_m zu empfangen, und mit ihren Quellen mit der Spannungsversorgung VCC verbunden sind. Der PMOS-Transistor CP ist mit seiner Quelle mit den Drains der PMOS-Transistoren P₀, ..., P_m verbunden. Der NMOS-Transistor CN ist mit seinem Drain mit einem Drain des PMOS-Transistors CP verbunden. Der Verzögerungskondensator 320 ist zwischen der Quelle des PMOS-Transistors CP und Erde angeschlossen. Ein Eingangssignal Delay_In, welches an ein Gate des PMOS-Transistors CP und den NMOS-Transistor CN geliefert wird, wird für eine vorher festgelegte Zeit verzögert und an den Drain des PMOS-Transistors CP mit dessen invertiertem Pegel ausgegeben.
Die Verzögerungszeit wird durch den Stromcontroller 310 und den Verzögerungskondensator 320 geregelt. Da der Betrag eines Stromes, welcher an die Quelle des PMOS-Transistors CP geliefert wird, sich entsprechend der Zahl der angeschalteten Transistoren unter den PMOS-Transistoren P₀, ... P_m, welche in dem Stromcontroller 310 beinhaltet sind, ändert, kann der Widerstand zwischen der Spannungsquelle VCC und der Quelle des PMOS-Transistors CP geregelt werden. Demzufolge wird eine RC-Verzögerungszeit mit dem Verzögerungskondensator 320 geregelt. Damit weist diese Ausführungsform einen Parametercontroller für die RC-Verzögerungszeit-Charakteristik auf, welcher die Ausgangssignalverzögerung durch Aktivieren einer Anzahl von Registern in dem Registerfeld 541 über den Registerbefehlsprozessor 542 steuert.
10b zeigt ein zweites Ausführungsbeispiel des Zeitcontrollers 300. Im Gegensatz zu 10a ist der Verzögerungskon densator 320 zwischen Erde und dem Drain des NMOS-Transistors CN angeschlossen. Das Arbeitsprinzip ist das gleiche wie das der 10a, welches oben beschrieben wurde. In ähnlicher Weise weist diese Ausführungsform einen Parametercontroller für die RC-Verzögerungszeit-Charakteristik auf, welcher die Ausgangssignalverzögerung durch Aktivieren einer Zahl von Registern in dem Registerfeld 541 über den Registerbefehlsprozessor 542 steuert.
11 ist ein Strukturdiagramm, welches den Spannungspegel-Controller 400 und den fünften Registercontroller 550 der 1 zeigt, welcher das Registerfeld 551 und den Registerbefehlsprozessor 552 beinhaltet. Die detaillierte Erklärung des fünften Registercontrollers 550 wird weggelassen, da er in gleicher Weise wie der erste Registercontroller 510 arbeitet.
12a zeigt ein erstes Ausführungsbeispiel des Spannungspegel-Controllers 400. Der Spannungspegel-Controller 400 weist einen Stromcontroller 410, einen PMOS-Transistor CP, einen NMOS-Transistor CN und einen NMOS-Transistor 420 auf. Der Stromcontroller 410 weist eine Vielzahl von PMOS-Transistoren P₀, ... P_m auf, welche Gates besitzen, um die Ausgangssignale RE_0, ... RE_m zu empfangen, und Quellen besitzen, die mit der Spannungsquelle VCC verbunden sind. Der PMOS-Transistor CP ist mit seiner Quelle mit den Drains der PMOS-Transistoren P₀, ... P_m verbunden. Der NMOS-Transistor CN ist mit seinem Drain mit einem Drain des PMOS-Transistors CP verbunden. Der NMOS-Transistor 420 ist mit seinem Gate mit der Spannungsquelle VCC verbunden, mit seiner Quelle mit Erde verbunden und mit seinem Drain mit einer Quelle des NMOS-Transistors CN verbunden.
Ein Steuersignal Control_In wird am Gate des PMOS-Transistors CP und am NMOS-Transistor CN eingegeben. Eine Spannung Voltage_Level (bzw. Spannungs_Pegel) wird von dem Drain des PMOS-Transistors CP ausgegeben.
Der Betrag des Stromes, welcher in der Quelle des PMOS-Transistors CP fließt, variiert entsprechend der Anzahl der angeschalteten Transistoren innerhalb der PMOS-Transistoren P₀, ... P_m, welche in dem Stromcontroller 410 beinhaltet sind. Demzufolge variiert der Wert der ausgegebenen Spannung Voltage_Level entsprechend dem Betrag des Stromes. Damit weist diese Ausführungsform einen Parametercontroller für die Ausgangsspannungcharakteristik auf, welcher die Ausgangssignalspannung durch Aktivieren einer Anzahl von Registern in dem Registerfeld 551 über einen Registerbefehlsprozessor 552 steuert.
12b zeigt ein zweites Ausführungsbeispiel des Spannungspegel-Controllers 400. In dem zweiten Ausführungsbeispiel wird der NMOS-Transistor CN der 12a nicht verwendet. Der Drain des NMOS-Transistors 420 ist mit dem Drain des PMOS-Transistors CP verbunden. Die Spannung Voltage_Level wird von dem Drain des PMOS-Transistors CP ausgegeben. Die Erklärung der anderen Funktionsweise wird weggelassen, da sie die gleiche ist wie die des ersten Ausführungsbeispiels. In ähnlicher Weise weist diese Ausführungsform einen Parametercontroller für die Ausgangsspannungscharakteristik auf, welcher die Ausgangssignalspannung durch Aktivieren einer Anzahl von Registern in dem Registerfeld 551 über einen Registerbefehlsprozessor 552 steuert.
12c zeigt ein drittes Ausführungsbeispiel des Spannungspegel-Controllers 400. In dem dritten Ausführungsbeispiel wird der PMOS-Transistor CP der 12a nicht benutzt. Der Drain des NMOS-Transistors CN ist mit den Drains der PMOS-Transistoren P₀, ... P_m verbunden. Die Spannung Voltage_Level wird von dem Drain des NMOS-Transistors CN ausgegeben. Die Erklärung der anderen Funktionsweise wird weggelassen, da sie die gleiche ist wie die des ersten Ausführungsbeispiels. In ähnlicher Weise weist diese Ausführungsform einen Parametercontroller für die Ausgangsspannungscharakteristik auf, welcher die Ausgangssignalspannung durch Aktivieren einer Anzahl von Registern in dem Registerfeld 551 über einen Registerbefehlsprozessor 552 steuert.
13 ist ein Strukturdiagramm, welches eine Ausführungsform des Registerbefehlsprozessors zeigt, welcher in dem Registercontroller beinhaltet ist. Der Registerbefehlsprozessor decodiert ein Chip-Freigabesignal CEB, ein Schreib-Freigabesignal WEB und ein Ausgabe-Freigabesignal OEB und gibt dann ein Befehlssignal CMD_n zum Starten eines Programmmodus aus.
Es wird festgestellt, dass in der vorausgehenden Beschreibung das Gebrauchen unterschiedlicher Referenzzahlen in den Figuren und im Text mit Bezug auf ähnliche Strukturen, nicht dazu dient, dass sich daraus ergibt, dass diese Strukturen notwendigerweise unterschiedlich sind. Z.B. kann der Registerbefehlsprozessor, auf welchen mit 512, 542 und 552 Bezug genommen wird, als eine einzelne Struktur konfiguriert werden, welche mit allen oder einigen Registern verbunden ist.
14a und 14b sind Zeitdiagramme, welche die Funktionsweise des Registerbefehlsprozessors entsprechend einer Ausführungsform der vorliegenden Erfindung zeigen. Die Funktionsweise des Registerbefehlsprozessors der 13 wird mit Bezug auf 14a erklärt.
Wenn das Schreib-Freigabesignal WEB und das Chip-Freigabesignal CEB auf "niedrige" Pegel aktiviert werden, wird das Hin- und Herschalten des Ausgang-Freigabesignals OEB an einen Takteingang eines D-Flip-Flops geliefert. Da es n D-Flip-Flops gibt, wird ein Ausgang, welcher einen "hohen" Pegel in einem NOR-Gate besitzt, von dem n-ten Flip-Flop ausgegeben, wenn das Ausgang-Freigabesignal OEB n-mal hin- und herschaltet, und dann wird das Steuersignal CMD_n aktiviert. Während jedoch das Ausgangssignal CMD_n aktiviert ist, wenn das Ausgang-Freigabesignal OEB "hoch" wird, dann werden alle D-Flip-Flops zurückgesetzt. Demzufolge wird das Ausgangssignal CMD_n "niedrig". D.h., das Ausgangssignal CMD_n wird an einer n-ten abfallenden Flanke des Ausgang-Freigabesignals OEB aktiviert und inaktiviert, wenn das Ausgang-Freigabesignal OEB auf einen hohen Pegel ansteigt.
15 ist ein Strukturdiagramm, welches den D-Flip-Flop zeigt, welcher in dem Programmbefehlsprozessor der 13 benutzt wird. Im Allgemeinen ist ein D-Flip-Flop eine Schaltung zum Abtasten und Ausgeben eines Signals, welches an einen Eingangsanschluss an einer Flanke eines Taktsignals geliefert wird. Die Schaltung tastet ein Eingangssignal d an der abfallenden Flanke des Taktsignals CP ab. Der Schalter S1 der Haupteinheit 61 ist geöffnet und speichert das Eingangssignal d in einem Latch, wenn der Takt bei einem "hohen" Pegel ist. Hier wird, da ein Schalter S2 einer Nebeneinheit 62 geschlossen ist, das Eingangssignal d nicht in einen Latch der Nebeneinheit 62 übertragen. Wenn der Takt CP auf einen "niedrig"-Pegel übergegangen ist, wird der Schalter S1 der Haupteinheit 61 geschlossen und der Schalter S2 der Nebeneinheit 62 wird geöffnet. Demzufolge werden die Daten, welche in dem Latch der Haupteinheit 61 gespeichert sind, in dem Latch der Nebeneinheit 62 gespeichert, und das Signal, welches in dem Latch der Nebeneinheit 62 gespeichert ist, wird fortlaufend an eine nächste abfallende Flanke des Taktes ausgegeben.
16 ist ein Strukturdiagramm, welches das Register zeigt, welches im Registerfeld beinhaltet ist, entsprechend der vorliegenden Erfindung. Das Register weist einen ersten Verstärker 71, eine Eingangseinheit 72, eine Speichereinheit 73 und einen zweiten Verstärker 74 auf.
Der erste Verstärker 71 weist PMOS-Transistoren P1, P2 und P3 auf. Der PMOS-Transistor P1 besitzt ein Gate, um ein erstes Steuersignal ENP zu empfangen, und eine Quelle, welche mit einer positiven Spannungsversorgung VCC verbunden. Der PMOS-Transistor P2 ist mit seinem Gate mit einem ersten Knoten verbunden, mit seiner Quelle mit einem Drain des PMOS-Transistors P1 verbunden und mit seinem Drain mit einem zweiten Knoten verbunden. Der PMOS-Transistor P3 ist mit einem Gate mit dem zweiten Knoten verbunden, mit seiner Quelle mit dem Drain des PMOS-Transistors P1 verbunden und mit einem Drain mit dem ersten Knoten verbunden.
Der zweite Verstärker 74 weist NMOS-Transistoren N3, N4 und N5 auf. Der NMOS-Transistor N3 ist mit seinem Gate mit einem ersten Knoten verbunden und mit seinem Drain mit einem zweiten Knoten verbunden. Der NMOS-Transistor N4 ist mit seinem Gate mit dem zweiten Knoten verbunden und mit seinem Drain mit dem ersten Knoten verbunden. Der NMOS-Transistor N5 besitzt ein Gate, um ein zweites Steuersignal ENN zu empfangen, ist mit seinem Drain mit einer Quelle des NMOS-Transistors N3 und einer Quelle des NMOS-Transistors N4 verbunden und mit einer Quelle mit der Erde VSS verbunden.
Die Eingangseinheit 72 weist die NMOS-Transistoren N1 und N2 auf. Der NMOS-Transistor N1 besitzt ein Gate, um ein drittes Steuersignal ENW zu empfangen, eine Quelle, um ein Datensignal RESET(AnB) zu empfangen, und einen Drain, welcher mit einem ersten Knoten verbunden ist. Der NMOS-Transistor N2 besitzt ein Gate, um das dritte Steuersignal ENW zu empfangen, eine Quelle, um ein Datensignal SET(An) zu empfangen, und einen Drain, welcher mit dem zweiten Knoten verbunden ist.
Die Speichereinheit 73 weist ferroelektrische Kondensatoren FC1, FC2, FC3 und FC4 auf. Der ferroelektrische Kondensator FC1 ist zwischen einem vierten Steuersignal CPL und dem ersten Knoten angeschlossen. Der ferroelektrische Kondensator FC2 ist zwischen dem vierten Steuersignal CPL und dem zweiten Knoten angeschlossen. Der ferroelektrische Kondensator FC3 ist zwischen dem ersten Knoten und der Erde VSS angeschlossen. Der ferroelektrische Kondensator FC4 ist zwischen dem zweiten Knoten und der Erde VSS angeschlossen.
Wenn das Steuersignal ENP "niedrig" ist und das Steuersignal ENN "hoch" ist, fixieren bzw. halten der erste Verstärker 71 und der zweite Verstärker 74 diese Signale jeweils auf VCC und VSS. Wenn das Steuersignal ENP "hoch" ist und das Steuersignal ENN "niedrig" ist, wird das Register von der Spannungsquelle getrennt und arbeitet nicht.
Wenn das Steuersignal ENW "hoch" ist, liefert die Eingangseinheit 72 Datensignale SET und RESET jeweils an den zweiten Knoten und den ersten Knoten. Wenn das Steuersignal ENW "niedrig" ist, werden der erste Knoten und der zweite Knoten von den Datensignalen SET und RESET getrennt.
Die Steuereinheit 73 speichert Datensignale, welche an den ersten Knoten und den zweiten Knoten in den ferroelektrischen Kondensatoren FC1, FC2, FC3 und FC4 durch Regulieren des Steuersignals CPL geliefert werden.
Das Ausgangssignal RE_m wird von dem zweiten Knoten ausgegeben. Die Funktionsweise des Registers wird nachfolgend erklärt.
17a ist ein Zeitdiagramm, welches den Vorgang des Speicherns neuer Daten in das Register zeigt, wenn das Programmbefehlssignal CMD_n aktiviert ist. Wenn das Programmbefehlssignal CMD_n aktiviert ist, wird der Registerbefehlsprozessor 520 inaktiviert, bis der Programmvorgang bzw. die Programmverarbeitung beendet ist. Demzufolge werden keine neuen Daten in das Register eingegeben, während die Schreiboperation in dem Register ausgeführt wird.
Bei t1 wird das Programmbefehlssignal CMD_n aktiviert. Wenn bei t2 ein Datensignal DQ_n, welches von dem Daten-I/O-Pad geliefert wird, von "hoch" auf "niedrig" übergeht, wird das Steuersignal ENW aktiviert und die Datensignale SET und RESET werden jeweils an den zweiten Knoten und den ersten Knoten geliefert. Das DQ_n-Signal wird mit dem CMD_n-Signal benutzt, um ein Pulssignal zu erzeugen (siehe 18). Wenn das Signal CPL "hoch" wird, werden Signale in den ferroelektrischen Kondensatoren FC1 bis FC4 entsprechend den Spannungen am ersten Knoten und am zweiten Knoten gespeichert. Wenn z.B. der erste Knoten "niedrig" ist und der zweite Knoten "hoch" ist, werden Ladungen in den ferroelektrischen Kondensatoren FC1 und FC4 gespeichert.
Wenn bei t3 das Steuersignal ENW "niedrig" ist, werden die Datensignale SET und RESET von dem ersten Knoten und dem zweiten Knoten getrennt. Die Spannungen des ersten Knotens und des zweiten Knotens werden durch den ersten Verstärker 71 und den zweiten Verstärker 74 verstärkt und beibehalten. Wenn das Steuersignal CPL "niedrig" wird, werden die Ladungen zwischen den ferroelektrischen Kondensatoren FC1 und FC3, und zwischen den ferroelektrischen Kondensatoren FC2 und FC4 rückverteilt. Hier variieren die Spannungen des ersten Knotens und des zweiten Knotens ebenso. Die Spannung des zweiten Knotens wird höher als die des ersten Knotens. Die ferroelektrischen Kondensatoren FC1 bis FC4 behalten die gespeicherten Ladungen bei, auch wenn die Spannungsversorgung ausgeschaltet wird. Wenn bei t4 die Signale DQ_n "hoch" werden, ist der Programmmodus beendet.
17b ist ein Zeitdiagramm, welches den Vorgang des Lesens eines Signals zeigt, welches in dem Register gespeichert ist, wenn die Spannungsversorgung anfangs an den Speicherbaustein geliefert wird.
Wenn bei t1 die Spannungsversorgung einen stabilen Pegel erreicht, wird ein Einschaltdetektiersignal PUP "hoch". Wenn das Steuersignal CPL auf einen "hohen" Pegel übergeht, indem das Signal PUP genutzt wird, erzeugen die in den ferroelektrischen Kondensatoren FC1 und FC2 der 16 gespeicherten Ladungen Spannungsdifferenzen in dem ersten Knoten und dem zweiten Knoten.
Wenn bei t2 eine ausreichende Spannungsdifferenz erzeugt ist, werden die Steuersignale ENN und ENP jeweils auf "hoch" und "niedrig" aktiviert. Demzufolge werden die Daten des ersten Knotens und des zweiten Knotens verstärkt.
Nachdem die Verstärkung der Daten abgeschlossen ist, geht das Steuersignal CP1 bei t3 auf "niedrig" über. Demzufolge werden die "hohen" Daten, welche während t1 zerstört wurden, wiederhergestellt. Hier wird das Steuersignal ENW auf "niedrig" inaktiviert, und die Datensignale SET und RESET werden nicht an den zweiten Knoten und ersten Knoten geliefert.
18 ist ein Schaltbild, welches das Register zum Ausgeben der Steuersignale ENW und CPL zeigt. Das Steuersignal PUP wird genutzt, um die Daten zu lesen, welche in dem Register nach dem anfänglichen Zurücksetzen gespeichert sind, und um dann die gelesenen Daten wieder abzuspeichern. Nachdem das Programmbefehlssignal CMD_n aktiviert ist, wenn das Signal DQ_n von "hoch" auf "niedrig" übergeht, werden die Steuersignale ENW und CPL erzeugt, welche eine Pulsbreite entsprechend der Verzögerungszeit der Verzögerungsschaltung besitzen (siehe 17a).
Wie vorher diskutiert, ist es im Speicherbaustein der vorliegenden Erfindung nicht notwendig, eine Maske für die Endproduktion zu ändern, da die charakteristischen Parameter des Speicherbausteins in einem Paket bzw. Modul gesteuert werden können. Demzufolge können die erforderlichen Kosten und die Zeit, um einen Speicherbaustein zu entwickeln, bemerkenswert verbessert werden.
Während die Erfindung für verschiedene Modifikationen und alternative Formen aufnahmefähig ist, wurden hier spezifische Ausführungsformen als Beispiel in den Zeichnungen gezeigt und im Detail hier beschrieben. Es ist jedoch zu verstehen, dass die Erfindung nicht auf spezielle Formen, welche hier veröffentlicht wurden, begrenzt ist. Vielmehr deckt die Erfindung alle Modifikationen, Äquivalente und Alternativen ab, welche in den Geist und Umfang der Erfindung fallen, wie sie in den angehängten Ansprüchen definiert werden.
Die vorstehend als „Controller" bezeichnete Einheiten können auch „Steuerungen" genannt werden.

Claims

Speicherbaustein, welcher in der Lage ist, einen charakteristischen Parameter zu steuern, welcher aufweist: Einen Registercontroller, welcher eine nicht flüchtige Speichereinheit zum Speichern von Daten in der nicht flüchtigen Speichereinheit aufweist; und einen Parametercontroller, welcher so aufgebaut ist, dass er ein Signal ausgibt, welches einen charakteristischen Parameter besitzt, abhängig von einem Signal, welches von dem Registercontroller ausgegeben wird.
Speicherbaustein nach Anspruch 1, wobei der Registercontroller aufweist: Ein Registerfeld, welches eine Vielzahl von Registern aufweist; und einen Registerbefehlsprozessor, welcher so gestaltet ist, dass er eine Vielzahl von Signalen empfängt, um einen Modus als einen Programmmodus oder einen Lesemodus durch Decodieren der Vielzahl von Signalen zu identifizieren und individuell die Vielzahl der Register entsprechend dem identifizierten Modus zu steuern.
Speicherbaustein nach Anspruch 2, wobei jedes aus der Vielzahl der Register aufweist: Einen ersten Verstärker, welcher so aufgebaut ist, dass er eine Spannung eines ersten Knotens verstärkt und beibehält, welcher, bei einer positiven Spannung in Abhängigkeit von einem ersten Steuersignal, ein höheres Potenzial zwischen einem zweiten Knoten und einem dritten Knoten besitzt,; einen zweiten Verstärker, welcher so gestaltet ist, dass er eine Spannung eines vierten Knotens verstärkt und beibehält, welcher, bei einer Erdspannung in Abhängigkeit von einem zweiten Steuersignal, ein niedriges Potenzial zwischen dem zweiten Knoten und dem dritten Knoten besitzt,; eine Eingangseinheit, welche so gestaltet ist, dass sie ein Datensignal an den zweiten Knoten und den dritten Knoten in Abhängigkeit zu einem dritten Steuersignal liefert; und eine Steuereinheit, welche so gestaltet ist, dass sie das Datensignal, welches zu dem zweiten Knoten und dem dritten Knoten in Abhängigkeit von einem vierten Signal geliefert wird, speichert, wobei das Datensignal gespeichert bleibt, während eine Spannungsversorgung für den Speicherbaustein aus ist.
Speicherbaustein entsprechend Anspruch 3, wobei der erste Verstärker aufweist: Einen ersten PMOS-Transistor, welcher ein Gate aufweist, welches angeschlossen ist, um das erste Steuersignal zu empfangen, und eine Quelle, welche mit einer positiven Spannungsquelle verbunden ist; einen zweiten PMOS-Transistor, welcher ein Gate aufweist, welches mit einem ersten Knoten verbunden ist, eine Quelle, welche mit einem Drain des ersten PMOS-Transistors verbunden ist, und einen Drain, welcher mit dem dritten Knoten verbunden ist; und einen dritten PMOS-Transistor, welcher ein Gate aufweist, welches mit dem dritten Knoten verbunden ist, eine Quelle, welche mit dem Drain des ersten PMOS-Transistors verbunden ist, und einen Drain, welcher mit dem zweiten Knoten verbunden ist.
Speichervorrichtung nach Anspruch 3, wobei der zweite Verstärker aufweist: Einen ersten NMOS-Transistor, welcher ein Gate aufweist, welches mit dem zweiten Knoten verbunden ist, und einen Drain, welcher mit dem dritten Knoten verbunden ist; einen zweiten NMOS-Transistor, welcher ein Gate aufweist, welches mit dem dritten Knoten verbunden ist, und einen Drain, welcher mit dem zweiten Knoten verbunden ist; und einen dritten NMOS-Transistor, welcher ein Gate aufweist, welches angeschlossen ist, um das zweite Steuersignal zu empfangen, einen Drain, welcher mit einer Quelle des ersten NMOS-Transistors und einer Quelle des zweiten NMOS-Transistors verbunden ist, und eine Quelle, welche mit Erde verbunden ist.
Speicherbaustein nach Anspruch 3, wobei die Eingangseinheit aufweist: Einen ersten NMOS-Transistor, welcher ein Gate aufweist, welches angeschlossen ist, um das dritte Steuersignal zu empfangen, eine Quelle, welche angeschlossen ist, um ein erstes Datensignal zu empfangen, und einen Drain, welcher an den zweiten Knoten angeschlossen ist; und einen zweiten NMOS-Transistor, welcher ein Gate aufweist, welches angeschlossen ist, um das dritte Steuersignal zu empfangen, eine Quelle, welche angeschlossen ist, um ein zweites Datensignal zu empfangen, und einen Drain, welcher an den dritten Knoten angeschlossen ist.
Speicherbaustein nach Anspruch 3, wobei die Speichereinheit aufweist: Einen ersten ferroelektrischen Kondensator, welcher einen ersten Anschluss aufweist, welcher angeschlossen ist, um das vierte Steuersignal zu empfangen, und einen zweiten Anschluss, welcher an den zweiten Knoten angeschlossen ist; einen zweiten ferroelektrischen Kondensator, welcher einen ersten Anschluss aufweist, welcher angeschlossen ist, um das vierte Steuersignal zu empfangen, und einen zweiten Anschluss, welcher mit dem dritten Knoten verbunden ist; einen dritten ferroelektrischen Kondensator, welcher einen ersten Anschluss aufweist, welcher mit dem zweiten Knoten verbunden ist, und einen zweiten Anschluss, welcher mit der Erde verbunden ist; und einen vierten ferroelektrischen Kondensator, welcher einen ersten Anschluss besitzt, welcher mit dem dritten Knoten verbunden ist, und einen zweiten Anschluss, welcher mit der Erde verbunden ist.
Speicherbaustein nach Anspruch 2, wobei der Registerbefehlsprozessor so gestaltet ist, um einen Programmmodus zu starten, wenn ein Ausgangsfreigabesignal bei einer vorgegebenen Zahl von Zeitintervallen hin- und herschaltet, während ein Schreib-Freigabesignal und ein Chip-Freigabesignal, welche in der empfangenen Vielfalt der Signale beinhaltet sind, aktiviert werden und nicht auf das Schreibfreigabesignal, das Chip-Freigabesignal und das Ausgangsfreigabesignal während des Programmmodus reagieren.
Speicherbaustein nach Anspruch 1, wobei der Speicherbaustein ein ferroelektrischer Speicherbaustein ist.
Speicherbaustein nach Anspruch 9, wobei der ferroelektrische Speicherbaustein aufweist: Eine Vielzahl von Einheitszellen; eine Vielzahl von Schaltern; und Bitleitungen, welche Nebenbitleitungen aufweisen, welche an die Vielzahl der Einheitszellen angeschlossen sind, und eine Hauptbitleitung, welche an die Vielzahl der Nebenbitleitungen über die Vielzahl von Schaltern angeschlossen ist, wobei die Vielzahl der Schalter so konfiguriert ist, dass, wenn auf eine vorher festgelegte Einheitszelle aus der Vielzahl der Einheitszellen zugegriffen wird, nur ein Schalter zum Verbinden einer speziellen aus der Vielzahl der Nebenbitleitungen, welche die vorher festgelegte Einheitszelle mit der Hauptbitleitung verbindet, angeschaltet wird und alle anderen Schalter zum Anschließen des Restes aus der Vielzahl der Nebenbitleitungen an die Hauptbitleitung ausgeschaltet sind.
Speicherbaustein, welcher in der Lage ist, einen charakteristischen Parameter zu steuern, welcher aufweist: Einen Registercontroller, welcher eine nicht flüchtige Speichereinheit aufweist, welche so gestaltet ist, dass sie Daten speichert; einen Stromcontroller, welcher so gestaltet ist, dass er einen Betrag des Stromes ausgibt, welcher entsprechend einem Signal gesteuert wird, welches von dem Registercontroller ausgegeben wird; einen Signalprozessor, welcher so gestaltet ist, ein externes Signal zu empfangen und einen Spannungspegel des empfangenen externen Signals entsprechend dem Betrag des Stromes, welcher von dem Stromcontroller ausgegeben wird, zu ändern und auszugeben; und einen Puffer, welcher so gestaltet ist, ein Signal, welches von dem Signalprozessor ausgegeben wird, zu empfangen.
Speicherbaustein nach Anspruch 11, wobei das externe Signal, welches von dem Signalprozessor empfangen wird, entweder ein Adresssignal, ein Datensignal oder ein Steuersignal ist.
Speicherbaustein nach Anspruch 11, wobei der Signalprozessor ferner aufweist eine Spannungsfestlege- bzw. haltevorrichtung zum Empfangen eines Steuersignals und das Halten eines Signals, welches von dem Signalprozessor bei einem vorher festgelegten Spannungspegel ausgegeben wird, unge achtet des externen Signals, wenn das Steuersignal deaktiviert ist.
Speicherbaustein, welcher die Fähigkeit zum Parameterkontrollieren besitzt, welcher aufweist: Einen Registercontroller, welcher eine nicht flüchtige Speichereinheit aufweist; einen Stromcontroller, welcher so gestaltet ist, dass er einen Betrag des Stromes entsprechend einem Signal steuert, welches von dem Registercontroller ausgegeben wird; einen Kondensator, welcher zwischen einem Ausgangsanschluss des Stromcontrollers und der Erde angeschlossen ist; und einen Verzögerungscontroller, welcher so gestaltet ist, dass er ein extern eingegebenes Signal für eine vorher festgelegte Zeit entsprechend dem Betrag des Stromes, welcher von dem Stromcontroller und einer Kapazität des Kondensators ausgegeben wird, verzögert und das verzögerte Signal ausgibt.
Speicherbaustein, welcher zum Steuern eines charakteristischen Parameters in der Lage ist, welcher aufweist: Einen Registercontroller, welcher eine nicht flüchtige Speichereinheit aufweist und so gestaltet ist, dass er eine Vielzahl von Signalen ausgibt; einen Stromcontroller, welcher so gestaltet ist, dass er einen Betrag des Stromes, welcher entsprechend der Vielzahl von Signalen ausgegeben wird, die von dem Registercontroller ausgegeben werden, steuert; und einen Verzögerungscontroller, welcher so gestaltet ist, dass er ein extern eingegebenes Signal für eine vorher festgelegte Zeit entsprechend dem Betrag des Stromes, welcher von dem Stromcontroller und einer Kapazität eines Kondensators ausgegeben wird, welcher zwischen einem Aus gangsanschluss und einer Erde angeschlossen ist, verzögert und das verzögerte Signal ausgibt.
Speicherbaustein, welcher zum Steuern eines charakteristischen Parameters fähig ist, welcher aufweist: Einen Registercontroller, welcher eine nicht flüchtige Speichereinheit aufweist und so gestaltet ist, dass er eine Vielzahl von Signalen ausgibt; einen Stromcontroller, welcher so gestaltet ist, dass er einen Betrag des Stromes entsprechend der Vielzahl von Signalen, welche von dem Registercontroller ausgegeben werden, steuert; einen Stromfestleger bzw. -halter, welcher ein erstes Ende und ein zweites Ende aufweist und welcher so gestaltet ist, dass er einen Betrag des Stromes festlegt bzw. hält, welcher durch beide Enden fließt; und einen Spannungsgenerator, welcher zwischen dem Stromcontroller und dem Stromfestleger angeschlossen ist und welcher so gestaltet ist, dass er eine vorher festgelegte Spannung entsprechend einem extern eingegebenen Steuersignal, dem Betrag des Stromes, welcher von dem Stromcontroller ausgegeben wird, und dem Betrag des Stromes, welcher durch den Stromfestleger fließt, ausgibt.
Speicherbaustein nach Anspruch 15, wobei der Stromcontroller eine Vielzahl von PMOS-Transistoren aufweist, wobei jeder ein Gate, einen Drain und eine Quelle aufweist, wobei für jeden aus der Vielzahl der PMOS-Transistoren das Gate angeschlossen ist, um eines aus der Vielzahl von Signalen, die von dem Registercontroller ausgegeben werden, zu empfangen, die Quelle an eine gewöhnliche positive Spannungsversorgung angeschlossen ist und der Drain an einen gewöhnlichen Stromausgang angeschlossen ist.
Speichervorrichtung nach Anspruch 16, wobei der Stromcontroller eine Vielzahl von PMOS-Transistoren aufweist, von denen jeder ein Gate, einen Drain und eine Quelle aufweist, wobei für jeden aus der Vielzahl der PMOS-Transistoren das Gate angeschlossen ist, um eines aus der Vielzahl von Signalen zu empfangen, welche von dem Registercontroller ausgegeben werden, die Quelle an eine gewöhnliche positive Spannungsquelle angeschlossen ist und der Drain an einen gewöhnlichen Stromausgang angeschlossen ist.
Integrierte Schaltungsvorrichtung, welche in der Lage ist, ein Eingangssignal zu empfangen und ein Ausgangssignal zu erzeugen, welches Signalleistungscharakteristika aufweist, welche aufweist: Einen Signalleistungscharakteristik-Controller, welcher so gestaltet ist, dass er eines oder mehrere der Signalleistungscharakteristika der integrierten Schaltvorrichtung steuert.
Integrierte Schaltvorrichtung nach Anspruch 23, wobei der Signalleistungscharakteristik-Controller aufweist: Einen Registercontroller, welcher so gestaltet ist, dass er eine Vielzahl von Steuersignalen liefert; eine Vielzahl von Registern, wobei jedes an den Registercontroller gekoppelt ist, um als ein Eingangssignal wenigstens eines aus der Vielzahl der Steuersignale zu empfangen, und so gestaltet ist, um in Abhängigkeit von wenigstens einem Steuersignal ein Registerausgangssignal als ein Ausgangssignal zu erzeugen; und eine Vielzahl von Transistoren, wobei jeder eine Quelle aufweist, welche an eine Spannungsquelle gekoppelt ist, ein Gate, das so gestaltet ist, um das Registerausgangssignal aus wenigstens einem aus der Vielzahl von Registern zu empfangen, und einen Drain, wobei jeder der Drains von zweien oder mehreren aus der Vielzahl der Transistoren gekoppelt sind, um ein gewöhnliches Ausgangssignal zu liefern, wobei das gewöhnliche Ausgangssignal die Signalleistungscharakteristik der integrierten Schaltvorrichtung steuert.