DE10314596B3 - MOS-Kompensationstransistorbauelement und Herstellungsverfahren dafür - Google Patents

MOS-Kompensationstransistorbauelement und Herstellungsverfahren dafür Download PDF

Info

Publication number
DE10314596B3
DE10314596B3 DE10314596A DE10314596A DE10314596B3 DE 10314596 B3 DE10314596 B3 DE 10314596B3 DE 10314596 A DE10314596 A DE 10314596A DE 10314596 A DE10314596 A DE 10314596A DE 10314596 B3 DE10314596 B3 DE 10314596B3
Authority
DE
Germany
Prior art keywords
macropores
component
semiconductor body
compensation transistor
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10314596A
Other languages
English (en)
Inventor
Friedrich Dr. Kröner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10314596A priority Critical patent/DE10314596B3/de
Application granted granted Critical
Publication of DE10314596B3 publication Critical patent/DE10314596B3/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Bei einem erfindungsgemäßen MOS-Kompensationstransistorbauelement werden in vertikaler Richtung eines Halbleiterkörpers zwischen auf der Vorderseite (V) des Körpers ausgebildeten p-Wannenbereichen (2) und rückseitigen Drainelektrodenstrukturen (10) leitende p-Säulenbereiche (7, 9) maskiert durch von der Rückseite (R) des Halbleiterkörpers her eingeätzte tiefe Makroporen (8) direkt implantiert. Eine aufwändige Herstellung wieder verwendbarer Silizium-Stencilmasken für eine Kontaktmaskierung und das fehlerbehaftete Bonden und Trennen derselben sind vermieden, so dass das Resultat eine kostengünstige und mechanisch stabile Waferprozessierung zur Implantation der leitenden Säulenbereiche (7, 9) ist.

Description

  • Die Erfindung betrifft ein MOS-Kompensationstransistorbauelement gemäß dem Oberbegriff des Patentanspruchs 1 und ein Verfahren zur Herstellung eines derartigen MOS-Kompensationstransistorbauelements gemäß dem Oberbegriff des unabhängigen Anspruchs 5. Ein derartiges MOS-Kompensationstransistorbauelement und ein solches Herstellungsverfahren sind aus DE 199 42 677 A1 bekannt.
  • Zur Herstellung von Kompensationstransistorbauelementen werden derzeit Versuche mit einer wieder verwendbaren Stencilmaske aus Silizium als Kontaktmaske durchgeführt. Das Bonden und Trennen der Kontaktmaske mit Silizium erfordert Aufwand und ist nicht einfach. Außerdem ist die Herstellung einer derartigen Kontaktmaske recht aufwändig. Eine Alternative dafür wäre eine galvanische Bearbeitung eines schweren Metalls, wie es von der LIGA-Technik her bekannt ist. Fotolacke, die kritische Strukturbreiten bei Dicken von bis zu 15 μm erlauben, sind nicht ohne weiteres verfügbar. Eine eventuelle Ausnahme bildet PMMA, für die man zur Belichtung jedoch kohärente Röntgenstrahlen benötigt, die für große Scheibendurchmesser nicht ohne weiteres zur Verfügung stehen.
  • DE 199 42 677 A1 , die ein Kompensationsbauelement und ein Herstellungsverfahren dafür gemäß dem Oberbegriff jeweils des Patentanspruchs 1 und 5 enthält, beschreibt, dass der in eine n-leitende Driftzone eines Siliziumhalbleiterkörpers eingebrachte p-leitende Dotierstoff clusterartige Gebiete in der Driftzone bildet. Dieser p-leitende Dotierstoff ist so gewählt, dass der Abstand zwischen dem Akzeptorniveau und der Valenzbandkante größer ist als der Abstand zwischen dem Donatorniveau und der Leitungsbandkante. Dabei kann der p-leitende Dotierstoff aus Indium, Thallium und/oder Palladium bestehen, während die Driftzone mit Phosphor dotiert ist. Bei einem in dieser Druckschrift beschriebenen Verfahren zur Herstellung eines solchen Kompensationsbauelements wird der p-leitende Dotierstoff gleichzeitig mit der n-leitenden Dotierung beim Abscheiden einer epitaktischen Schicht in die Driftzone eingebracht. Ein alternatives Herstellungsverfahren, das ebenfalls in dieser Druckschrift beschrieben ist, stellt eine Driftzone eines Kompensationsbauelements dadurch her, dass in einem p-leitenden Halbleiterkörper n-leitende Kompensationsbereiche vorgesehen sind, die mit Schwefel und/oder Selen dotiert werden.
  • DE 100 06 523 A1 beschreibt eine Implantationsmaske für die Hochenergieionenimplantation. Diese wiederverwendbare Implantationsmaske besteht vorzugsweise aus Silizium und weist speziell strukturierte Gräben und Löcher auf, die direkt auf oder im Abstand von einem Devicewafer vorgesehen sind.
    •
  • Es ist Aufgabe der Erfindung, ein MOS-Kompensationstransistorbauelement der eingangs genannten Art sowie ein Verfahren zur Herstellung eines MOS-Kompensationstransistorbauelements so zu ermöglichen, dass sich das Problem einer Maskierung für eine Implantation der leitenden Säulenbereiche im Halbleiterkörper mit einer sehr großen Eindringtiefe (zum Beispiel ca. 50 μm) und einer im Vergleich dazu sehr geringen kritischen Strukturbreite der implantierten Säulenbereiche (zum Beispiel nur 2 μm) lösen lässt und gleichzeitig ein möglichst hoher Freiheitsgrad hinsichtlich der Prozessreihenfolge zur Verfügung steht.
  • Diese Aufgabe wird gelöst durch die Merkmale der beiliegenden Patentansprüche.
  • Demgemäß zeichnet sich, ein gattungsgemäßes MOS-Kompensationstransistorbauelement erfindungsgemäß dadurch aus, dass die Rückseite des Halbleiterkörpers tiefe Makroporen oder -trenches aufweist, die zu den Sourceelektrodenstrukturen auf der Vorderseite bzw. zu den Wannenbereichen vertikal ausgerichtet sind und deren Tiefe größer ist als eine gewünschte elektrisch aktive Dicke des Bauelements, wobei die leitenden Säulenbereiche von der Rückseite des Halbleiterbauelements unter Verwendung der Makroporen als Maske direkt implantiert sind.
  • Dieses MOS-Kompensationstransistorbauelement zeichnet sich vorteilhafterweise dadurch aus, dass das Verhältnis des Durchmessers der einzelnen Makroporen zur elektrisch aktiven Dicke des Bauelements kleiner als 1 ist.
  • Vorteilhafterweise wird die rückseitige Drainelektrodenstruktur ebenfalls ganzflächig in die Makroporen hinein implantiert. Auch die rückseitige Metallisierung wird von der Rückseite her so aufgebracht, dass sie in die Makroporen hineinreicht.
  • Gemäß einem zweiten Aspekt der Erfindung ist ein Herstellungsverfahren für ein MOS-Kompensationstransistorbauelement gekennzeichnet durch folgende Schritte:
    • (A) von der Rückseite des Bauelements her werden tiefe Makroporen oder -trenches in vertikaler Ausrichtung zu den Sourceelektrodenstrukturen bzw. zu den Wannenbereichen gebildet, wobei die Tiefe der Makroporen größer ist als die gewünschte elektrisch aktive Dicke des Bauelements, und
    • (B) von der Rückseite her werden die Säulenbereiche unter Verwendung der Makroporen als Maske direkt implantiert.
  • Bevorzugt werden die Makroporen in Schritt (A) geätzt, insbesondere bevorzugt mit einem für Micromachining geeigneten Plasmaätzprozess (Bosch-Prozess).
  • Dabei werden die Makroporen im Schritt (A) bevorzugt so geätzt, dass das Verhältnis ihres Durchmessers zur elektrisch aktiven Dicke des Bauelements kleiner als 1 ist.
  • Bei der Waferprozessierung kann gemäß einem Ausführungsbeispiel eine konventionelle Prozessführung mit konventionellem Dotierstoff ausgeführt werden:
    • – Herstellung aller Vorderseitenstrukturen bis unmittelbar vor die Metallisierung der Vorderseite;
    • – Abdünnen des Wafers auf zum Beispiel die 2,5-fache Dicke der elektrisch aktiven Dicke;
    • – Ausbilden einer Trenchmaske auf der Rückseite, die bezüglich der Vorderseitenstrukturen justiert ist;
    • – Ätzung der Makroporen;
    • – Direktimplantation zum Beispiel von Bor, falls die leitenden Säulenbereiche p leitend sind;
    • – Durchführung der Bordiffusion und Aktivierung;
    • – oberflächliche Implantation und Diffusion der Drainelektrode von der Rückseite;
    • – Herstellung der restlichen Vorderseitenstrukturen, und
    • – Rückseitenmetallisierung mittels Seed-LaYer und Galvanik.
  • Bei einem alternativen Herstellungsverfahren kann eine unkonventionelle Prozessführung mit konventionellem Dotierstoff in folgender Reihenfolge ausgeführt werden:
    • – Versehen der Vorderseite des Wafers mit einer Schutzschicht;
    • – Beginn der Prozesse mit einer Abdünnung des Wafers;
    • – elektrochemische Makroporenätzung von hinten, oder, falls dies strukturiert werden muss, lichtinduzierte, anodische Siliziumätzung von hinten;
    • – Direktimplantation von Bor, im Falle die leitenden Säulenbereiche p leitend sind;
    • – Ablösen der Schutzschicht auf der Vorderseite;
    • – Fertigung sämtlicher Vorderseitenprozesse;
    • – Herstellung der n-Drainstruktur auf der Rückseite zwischen den vorangehenden Schritten;
    • – Metallisierung der Rückseite in die Makroporen hinein.
  • Gemäß einem weiteren Ausführungsbeispiel kann das Herstellungsverfahren mit einer konventionellen Prozessführung mit unkonventionellem Dotierstoff ausgeführt werden:
    Durch die Beliebigkeit der aufeinander folgenden Vorder- und Rückseitenprozesse kann eine eventuelle Protonenimplantation auch an beliebiger Stelle in den Prozessfluss eingeschoben werden.
  • Bei einem bevorzugten Ausführungsbeispiel ist der erste Leitungstyp der n-Leitungstyp und der zweite Leitungstyp der p-Leitungstyp. Selbstverständlich können die Leitungstypen auch umgekehrt sein.
    •
  • Die nachfolgende Beschreibung beschreibt anhand der einzigen 1 Ausführungsbeispiele und Alternativen eines erfindungsgemäßen MOS-Kompensationstransistorbauelements und eines dafür geeigneten Herstellungsverfahrens.
  • 1 zeigt schematisch eine Querschnittsansicht in Dickenrichtung eines Ausführungsbeispiels eines MOS-Kompensations transistorbauelements, das in diesem Beispiel in einem Wafer in Form eines n-dotierten Halbleiterkörpers 1 gebildet ist. An dem Halbleiterkörper 1 des Produktwafers werden voneinander getrennte p-Wannen 2, Polysiliziumgateelektroden 3, n-Sourceelektrodenstrukturen 4 innerhalb der separaten p-Wannen 2, Isolationsoxide 5 und eventuell bereits die Sourcemetallisierung 6 auf der Vorderseite V eines normal dicken Wafers hergestellt.
  • Auf der Rückseite R werden tiefe Makroporen 8 hergestellt, die der Maskierung für eine Direktimplantation dienen. Die Tiefe der Makroporen t muss größer sein als eine gewünschte elektrische Dicke d des Bauelements, damit die Maskierung der implantierten Ionen gewährleistet ist. Die Makroporen 8 werden vertikal ausgerichtet zu den auf der Vorderseite V des Halbleiterkörpers befindlichen Sourceelektrodenstrukturen 4 bzw. zu den separaten p-Wannen 2 vorzugsweise durch einen für „Micromachining" geeigneten Plasmaätzprozess, zum Beispiel einen Bosch-Prozess geätzt. Das Verhältnis des Durchmessers 12 der Makroporen 8 zur elektrisch aktiven Dicke d des Kompensationstransistorbauelements muss kleiner als 1 eingestellt sein, damit die Wafer dann noch von der Rückseite mit Vakuumchucks angegriffen werden können, ohne dass es zu einer Beschädigung des Siliziums kommt. Dieses Verhältnis ist aber über das Prinzip des Kompensationstransistorbauelements ohnehin vorgegeben.
  • Durch die Maskenwirkung der Makroporen 8 wird dann die Direkt-Ionenimplantation zur Ausbildung der p-Säulenbereiche 7, 9 maskiert durchgeführt. (Im Falle von n-leitenden Säulenbereichen ist diese Direktimplantation eine Protonenimplantation).
  • Zur Bildung einer rückseitigen Drainelektrodenstruktur wird noch eine n+-Implantation in die Makroporen 8 durchgeführt, sodann ein Seed-Layer bedampft und ein Metall 11 galvanisch auf die Rückseite R in die Makroporen 8 hinein gebildet.
  • Wenn beispielsweise der ganze Wafer ungefähr 2,5-mal so dick ist wie die elektrisch aktive Dicke d des Siliziums, gibt es weniger Festigkeitsprobleme beim Hantieren mit Dünnwafern.
  • Natürlich ist es bei der Erfindung nachteilig, dass die Implantationsmaske nicht wieder verwendbar ist. Da aber eine Trenchätzung bzw. Ätzung der Makroporen mit zum Beispiel dem oben erwähnten Bosch-Prozess noch viel billiger ist als mehrere Epitaxieschichten zuzüglich mehreren Fototechniken und Implantationen, hat die Erfindung dennoch einen wirtschaftlichen Vorteil. Außerdem lassen sich alternativ die Makroporen auch elektrochemisch, also billiger als mit einer üblicherweise verwendeten Plasmaätzung herstellen.
  • Es ist auch genauso gut möglich, gleich zu Beginn der Waferprozessierung von der Rückseite R her die Makroporen zu ätzen und dann entweder zuerst die Rückseitendirektimplantation mit Bor (im Falle der p-leitenden Säulenbereiche 7, 9) durchzuführen oder alternativ zunächst die Vorderseitenprozesse durchzuführen und dann die Säulenbereiche 7, 9 von hinten zu implantieren.
  • Durch die geometrische inhärente Stabilität des erfindungsgemäß zur Herstellung des MOS-Kompensationstransistorbauelements verwendeten Makroporenwafers lassen sich die Prozessschritte in beliebiger Reihenfolge auf der Vorder- und Rückseite des Wafers durchführen. Der Preis für diese Freiheitsgrade bei der Reihenfolge der Prozessschritte ist die eine Trenchätzung der Makroporen von der Rückseite her.
  • Mit dem oben beschriebenen MOS-Kompensationstransistorbauelement und dem zu seiner Herstellung verwendeten Verfahren lassen sich um den Preis einer tiefen rückseitigen Makroporenätzung folgende Vorteile erzielen:
    • – Partikelprobleme bei Kontaktmasken sind vermieden;
    • – Beschädigungen durch das Bonden und Trennen wieder verwendbarer Kontaktmasken sind nicht mehr zu befürchten;
    • – eine im Stand der Technik geforderte kohärente Röntgenstrahlung zur Belichtung von LIGA-Masken mit einem für die Kompensationsbauelemente erforderlichen Aspektverhältnis ist nicht notwendig;
    • – die Geometrie der implantierten Gebiete lässt sich im Gegensatz zum Konzept der Stencilmasken frei gestalten;
    • – es besteht große Freiheit hinsichtlich der Ausbildung von Löchern und Inseln in der Topografie;
    • – der Zeitpunkt und die Art der Direktimplantation sind wählbar;
    • – beim Hantieren mit dem Wafer besteht viel weniger Bruchgefahr, da die Siliziumdicke mehr als das Doppelte der elektrisch aktiven Dicke beträgt;
    • – das Fachwissen über Dotierstoffverteilungen hinsichtlich Avalanche-Festigkeit, etc. ist verwendbar;
    • – Cross-Kontaminationsgefahr, wie sie insbesondere bei Schwermetall- oder wieder verwendbaren Maskierungstechniken besteht, ist vermieden;
    • – zuvor schon wurde der Vorteil erwähnt, dass die Erfindung eine große Freiheit hinsichtlich der Reihenfolge der Prozessschritte ermöglicht.
    • 1
    Substrat (Halbleiterkörper)
    2
    p-Wannen
    3
    Gateelektroden
    4
    Sourceelektroden
    5
    Isolationsoxid
    6
    Sourcemetallisierung
    7, 9
    Säulenbereiche
    8
    tiefe Makroporen
    10
    Drainelektrodenimplantation
    11
    Rückseitenmetallisierung
    12
    Durchmesser der Makroporen
    d
    elektrisch aktive Dicke des Bauelements
    n
    n-Leitung
    p
    p-Leitung
    t
    Tiefe der Makroporen
    R
    Rückseite des Bauelements
    V
    Vorderseite des Bauelements

Claims (13)

  1. MOS-Kompensationstransistorbauelement in Form eines vertikalen DMOS-Transistors, das in oder auf der Vorderseite (V) eines Halbleiterkörpers Gateelektrodenstrukturen (3) und Sourceelektrodenstrukturen (4) eines ersten Leitungstyps (n) innerhalb von in einem Substrat (1) des ersten Leitungstyps (n) des Halbleiterkörpers gebildeten separaten Wannenbereichen (2) des zweiten Leitungstyps (p), auf seiner Rückseite (R) eine Drainelektrodenstruktur (10) des ersten Leitungstyps (n) und in vertikaler Richtung des Halbleiterkörpers zwischen den Wannenbereichen (2) und der rückseitigen Drainelektrodenstruktur (10) implantierte leitende Säulenbereiche (7, 9) des zweiten Leitungstyps (p) aufweist, dadurch gekennzeichnet, dass die Rückseite (R) des Halbleiterkörpers tiefe Makroporen oder -trenches (8) aufweist, die zu den Sourceelektrodenstrukturen (4) auf der Vorderseite (V) bzw. zu den Wannenbereichen (2) vertikal ausgerichtet sind und deren Tiefe (t) größer ist als eine gewünschte elektrisch aktive Dicke (d) des Bauelements, wobei die leitenden Säulenbereiche (7, 9) von der Rückseite (R) des Halbleiterbauelements unter Verwendung der Makroporen (8) als Maske direkt implantiert sind.
  2. MOS-Kompensationstransistorbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das Verhältnis des Durchmessers (12) der Makroporen (8) zur elektrisch aktiven Dicke (d) des Bauelements kleiner als 1 ist.
  3. MOS-Kompensationstransistorbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die rückseitige Drainelektrodenstruktur (10) ebenfalls ganzflächig und in die Makroporen (8) hinein implantiert ist.
  4. MOS-Kompensationstransistorbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass auf der Rückseite eine in die Makroporen (8) hinein reichende Metallisierung (11) aufgebracht ist.
  5. Verfahren zur Herstellung eines MOS-Kompensationstransistorbauelements bei dem zwischen auf der Vorderseite (V) eines Halbleiterkörpers in einem Substratbereich (1) eines ersten Leitungstyps (n) gebildeten separaten Wannenbereichen (2) eines zweiten Leitungstyps (p), in denen Sourceelektrodenstrukturen (4) des ersten Leitungstyps (n) liegen, und einer auf der Rückseite (R) des Halbleiterkörpers gebildeten Drainelektrodenstruktur (10) in vertikaler Richtung des Halbleiterkörpers leitende Säulenbereiche (7, 9) des zweiten Leitungstyps (p) implantiert werden, gekennzeichnet durch folgende Schritte: (A) von der Rückseite (R) des Bauelements her werden tiefe Makroporen (8) oder -trenches in vertikaler Ausrichtung zu den Sourceelektrodenstrukturen (4) bzw. zu den Wannenbereichen (2) gebildet, wobei die Tiefe (t) der Makroporen (8) größer ist als die gewünschte elektrisch aktive Dicke (d) des Bauelements, und (B) von der Rückseite (R) her werden die Säulenbereiche (7, 9) unter Verwendung der Makroporen (8) als Maske direkt implantiert.
  6. Herstellungsverfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Makroporen (8) in Schritt (A) geätzt werden.
  7. Herstellungsverfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass in Schritt (A) die Makroporen (8) mit einem für Micromachining geeigneten Plasmaätzprozess (Bosch-Prozess) geätzt werden.
  8. Herstellungsverfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass in Schritt (A) die Makroporen (8) so geätzt werden, dass das Verhältnis ihres Durchmessers (12) zur elektrisch aktiven Dicke (d) des Bauelements kleiner als 1 ist.
  9. Herstellungsverfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass bei der Waferprozessierung: – vor dem Schritt (A) zuerst alle Prozesse auf der Vorderseite (V) bis unmittelbar vor der Kontaktmetallisierung der Vorderseite ausgeführt werden und der Wafer anschließend abgedünnt wird; – zur Durchführung des Schritts (A) auf der Rückseite (R) eine zu den Sourceelektrodenstrukturen (4) auf der Vorderseite ausgerichtete Trenchmaske gebildet und die Makroporen (8) geätzt werden und – schließlich die Implantation von Schritt (B) ausgeführt wird.
  10. Herstellungsverfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass bei der Waferprozessierung: – vor Schritt (A) zuerst die Vorderseite (V) des Wafers mit einer Schutzschicht versehen und anschließend der Wafer abgedünnt wird; – dann gemäß Schritt (A) die Ätzung der Makroporen (8) von der Rückseite (R) her ausgeführt wird, – danach Schritt (B) ausgeführt wird, – anschließend die Schutzschicht auf der Vorderseite (V) abgelöst und – danach alle Prozesse zur Bildung der Strukturen auf der Vorderseite (V) ausgeführt werden.
  11. Herstellungsverfahren nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, dass bei der Direktimplantation in Schritt (B) Bor implantiert wird.
  12. Herstellungsverfahren nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, dass nach dem Schritt (B) auf der Rückseite (R) die Drainelektrodenstruktur (10) durch eine ganzflächige und oberflächliche Fremdstoffimplantation des ersten Leitungstyps (n) in die Makroporen hinein und anschließend eine ganzflächige Rückseitenmetallisierung (11) in die Makroporen (8) hinein ausgeführt wird.
  13. Verfahren nach einem der Ansprüche 5 bis 12, dadurch gekennzeichnet, dass der erste Leitungstyp der n-Leitungstyp und der zweite Leitungstyp der p-Leitungstyp ist.
DE10314596A 2003-03-31 2003-03-31 MOS-Kompensationstransistorbauelement und Herstellungsverfahren dafür Expired - Fee Related DE10314596B3 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10314596A DE10314596B3 (de) 2003-03-31 2003-03-31 MOS-Kompensationstransistorbauelement und Herstellungsverfahren dafür

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10314596A DE10314596B3 (de) 2003-03-31 2003-03-31 MOS-Kompensationstransistorbauelement und Herstellungsverfahren dafür

Publications (1)

Publication Number Publication Date
DE10314596B3 true DE10314596B3 (de) 2004-11-25

Family

ID=33393767

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10314596A Expired - Fee Related DE10314596B3 (de) 2003-03-31 2003-03-31 MOS-Kompensationstransistorbauelement und Herstellungsverfahren dafür

Country Status (1)

Country Link
DE (1) DE10314596B3 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007027626A1 (de) * 2007-06-12 2008-12-18 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19942677A1 (de) * 1999-09-07 2001-03-22 Infineon Technologies Ag Kompensationsbauelement und Verfahren zu dessen Herstellung
DE10006523A1 (de) * 2000-02-15 2001-08-23 Infineon Technologies Ag Implantationsmaske für Hochenergieionenimplantation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19942677A1 (de) * 1999-09-07 2001-03-22 Infineon Technologies Ag Kompensationsbauelement und Verfahren zu dessen Herstellung
DE10006523A1 (de) * 2000-02-15 2001-08-23 Infineon Technologies Ag Implantationsmaske für Hochenergieionenimplantation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007027626A1 (de) * 2007-06-12 2008-12-18 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102007027626B4 (de) * 2007-06-12 2015-08-06 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben

Similar Documents

Publication Publication Date Title
DE2212049C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors
DE2661099C2 (de)
DE112011105681B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2253702C3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes
EP1719184B1 (de) Hochvolt-pmos-transistor
DE102006019950B4 (de) Halbleitervorrichtung mit dielektrischer Trennung
DE2816795C2 (de)
DE102006031050A1 (de) Zenerdiode
DE102009002813A1 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE102018200237A1 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE3016749A1 (de) Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung
DE102011004476A1 (de) Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
DE10224003B4 (de) Halbleitervorrichtung und Verfahren für ihre Herstellung
DE102014200429A1 (de) Trench-MOSFET-Transistorvorrichtung, Substrat für Trench-MOSFET-Transistorvorrichtung und entsprechendes Herstellungsverfahren
DE3244588A1 (de) Verfahren zum bilden von ionenimplantierten gebieten, selbstausgerichtet mit ueberliegenden isolierenden schichtteilen
DE102010046213B3 (de) Verfahren zur Herstellung eines Strukturelements und Halbleiterbauelement mit einem Strukturelement
DE3145101C2 (de) Verfahren zur Herstellung eines Halbleiterspeichers
DE3842749A1 (de) Verfahren zum herstellen einer integrierten schaltung
DE10314596B3 (de) MOS-Kompensationstransistorbauelement und Herstellungsverfahren dafür
DE19710731B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE2950413C2 (de)
DE102004058412A1 (de) Mehrfachmaske und Verfahren zur Herstellung unterschiedlich dotierter Gebiete
DE102011002877B4 (de) Verfahren zur Herstellung eines SOI-Halbleiterbauelements mit einer Substratdiode und einer Schichtdiode, die unter Anwendung einer gemeinsamen Wannenimplantationsmaske hergestellt sind
DE102004054352B3 (de) Verfahren zum Strukturieren von Kondensatorstrukturen in Halbleitergräben
DE112010005265T5 (de) DMOS-Transistor mit erhöhter Durchbruchsspannung und Verfahren zur Herstellung.

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee