DE10202881A1 - Verfahren zur Herstellung von Halbleiterchips mit einem Chipkantenschutz, insbesondere für Wafer Level Packing Chips - Google Patents

Verfahren zur Herstellung von Halbleiterchips mit einem Chipkantenschutz, insbesondere für Wafer Level Packing Chips

Info

Publication number
DE10202881A1
DE10202881A1 DE10202881A DE10202881A DE10202881A1 DE 10202881 A1 DE10202881 A1 DE 10202881A1 DE 10202881 A DE10202881 A DE 10202881A DE 10202881 A DE10202881 A DE 10202881A DE 10202881 A1 DE10202881 A1 DE 10202881A1
Authority
DE
Germany
Prior art keywords
trenches
semiconductor wafer
chips
filling
protective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10202881A
Other languages
English (en)
Other versions
DE10202881B4 (de
Inventor
Roland Irsigler
Harry Hedler
Barbara Vasquez
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10202881A priority Critical patent/DE10202881B4/de
Priority to US10/336,373 priority patent/US20030143819A1/en
Publication of DE10202881A1 publication Critical patent/DE10202881A1/de
Application granted granted Critical
Publication of DE10202881B4 publication Critical patent/DE10202881B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)

Abstract

Die vorliegende Erfindung schafft ein Verfahren zur Herstellung von Halbleiterchips (1a, 1b, 1c; 1a', 1b', 1c') mit einer Chipkantenschutzschicht (21'', 22''), insbesondere für Wafer Level Packaging Chips, mit den Schritten: Bereitstellen eines Halbleiterwafers (1); Vorsehen von Gräben (21, 22) in dem Halbleiterwafer zum Festlegen von Chipkanten auf einer ersten Seite des Halbleiterwafers (1); Auffüllen der Gräben (21, 22) mit einem Schutzmittel (21'; 22'); Rückschleifen des Halbleiterwafers (1) von einer zweiten Seite des Halbleiterwafers (1), welche der ersten Seite gegenüberliegt, zum Freilegen der mit dem Schutzmittel (21'; 22') gefüllten Gräben (21, 22); und Durchtrennen der mit dem Schutzmittel (21'; 22') gefüllten Gräben (21, 22), so daß die Chipkantenschutzschicht (21'', 22'') aus dem Schutzmittel (21', 22') auf den Chipkanten verbleibt.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterchips mit einem Chipkantenschutz, insbesondere für Wafer Level Packaging Chips.
  • Obwohl prinzipiell auf beliebige Halbleiterchips anwendbar, werden die vorliegende Erfindung und die ihr zugrundeliegende Problematik anhand von Wafer Level Packaging Chips beschrieben.
  • Unter dem Begriff "Dice before Grind"-Technologie ist ein Verfahren zur Vereinzelung von Halbleiterchips, insbesondere für Wafer Level Packaging Chips, bekannt, welches folgende Schritte aufweist:
    Bereitstellen eines Halbleiterwafers;
    Vorsehen von Gräben in dem Halbleiterwafer zum Festlegen von Chipkanten auf einer ersten Seite des Halbleiterwafers; und
    Rückschleifen des Halbleiterwafers von einer zweiten Seite des Halbleiterwafers, welche der ersten Seite gegenüberliegt, zum Freilegen der Gräben und zum Vereinzeln des Halbleiterwafers in die Halbleiterchips.
  • Allerdings lässt diese Technologie die Chiprückseite und die Chipkanten unpassiviert bzw. mechanisch und elektrisch ungeschützt, nachdem das Vereinzeln durchgeführt worden ist. Diese freiliegenden Chiprückseiten und Chipkanten bilden ein erhöhtes Risiko einer Chipbeschädigung während des Handlings oder des Zusammenbaus, beispielsweise durch Kantenausbrüche.
  • Bekannte Wafer Level Packaging Verfahren sehen lediglich eine zusätzliche Schutzschicht auf der Chip-Vorderseite vor, welche beispielsweise durch ein Formungsprozess auf dem Wafer gebildet wird. Jedoch hat diese Vorderseitenschutzschicht lediglich die Primärfunktion, die auf der Vorderseite befindlichen Anschlüsse der Umverdrahtung einzukapseln, um einen benetzbaren Bereich für die Lothügel einzugrenzen.
  • Rückseitenschutzschichten für Wafer unter Verwendung aufgedruckter, durch ein Spinverfahren aufgebrachter oder angeformter Schichten sind im Stand der Technik allgemein bekannt.
  • Daher ist es Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zur Herstellung von Halbleiterchips mit einem Chipkantenschutz, insbesondere für Wafer Level Packaging Chips, zu schaffen, wodurch ein zuverlässiger Chipkantenschutz auf einfache Art fertigbar ist.
  • Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren gelöst.
  • Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass die Gräben zum Festlegen der Chipkanten mit einem Schutzmittel aufgefüllt werden und dann ein derartiges Durchtrennen der mit dem Schutzmittel gefüllten Gräben durchgeführt wird, dass die Chipkanten-Schutzschicht auf den Chipkanten verbleibt. Somit schafft man gleichsam eine integrierte Verkapselung der Chipkanten.
  • Das erfindungsgemäße Verfahren weist gegenüber den bekannten Lösungsansätzen den Vorteil auf, daß es eine einfache Art der integrierten Herstellung eines Chipkantenschutzes bietet. Da der Chipkanten-Schutz auf Waferebene erzeugt wird, können passivierte Chips zu niedrigen Kosten erhalten werden.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Gegenstandes der Erfindung.
  • Gemäß einer bevorzugten Weiterbildung erfolgt das Rückschleifen vor dem Durchtrennen.
  • Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Rückschleifen nach dem Durchtrennen.
  • Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Vorsehen von den Gräben durch einen ersten Sägeschritt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Auffüllen der Gräben durch einen Dispensierschritt durchgeführt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Auffüllen der Gräben durch einen Druckschritt, vorzugsweise unter Verwendung einer Druckschablone oder eines Drucksiebes, durchgeführt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Auffüllen der Gräben durch einen Moldingschritt durchgeführt.
  • Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Auffüllen der Gräben im Rahmen des Aufbringens einer Schutzschicht, welche die erste Seite zumindest teilweise außerhalb der Gräben bedeckt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die erste Seite des Halbleiterwafers vor dem Rückschleifen auf einen Träger, vorzugsweise eine Klebefolie, aufgebracht.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die zweite Seite nach dem Rückschleifen und vor dem Vereinzeln durch eine Schutzschicht abgedeckt.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Durchtrennen der mit dem Schutzmittel gefüllten Gräben durch einen zweiten Sägeschritt durchgeführt, wobei das Sägeblatt dünner als die Breite der Gräben ist.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Durchtrennen der mit dem Schutzmittel gefüllten Gräben durch einen Laserbearbeitungsschritt, insbesondere einen Microjet- Laserschneideschritt, durchgeführt.
  • Gemäß einer weiteren bevorzugten Weiterbildung ist das Schutzmittel ein Polymerharz, insbesondere Polyimid, oder ein Silikonharz.
  • Gemäß einer weiteren bevorzugten Weiterbildung sind die Halbleiterchips Wafer Level Packaging Chips, wobei auf der ersten Seite des Halbleiterwafers eine entsprechende Umverdrahtungsebene vorgesehen wird.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Umverdrahtungsebene vor Bilden der Gräben vorgesehen.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Umverdrahtungsebene nach dem Auffüllen der Gräben mit einem Schutzmittel und dem Rückschleifen vorgesehen.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die Umverdrahtungsebene hervorstehende Konatktelemente auf.
  • Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Auffüllen der Gräben im Rahmen des Aufbringens einer Schutzschicht, welche die hervorstehenden Konatktelemente zumindest teilweise außerhalb der Gräben bedeckt.
  • Ein Ausführungsbeispiel der vorliegenden Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • Fig. 1a-h acht aufeinanderfolgende Verfahrensstadien zur Erläuterung einer ersten Ausführungsform des erfindungsgemäßen Verfahrens;
  • Fig. 2 ein Verfahrensstadium analog zu Fig. 1c zur Erläuterung einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens;
  • Fig. 3a-c drei aufeinanderfolgende Verfahrensstadien zur Erläuterung einer dritten Ausführungsform des erfindungsgemäßen Verfahrens;
  • Fig. 4 ein Verfahrensstadium analog zu Fig. 3b zur Erläuterung einer vierten Ausführungsform des erfindungsgemäßen Verfahrens; und
  • Fig. 5a, b zwei aufeinanderfolgende Verfahrensstadien zur Erläuterung einer fünften Ausführungsform des erfindungsgemäßen Verfahrens.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente.
  • Fig. 1a-h zeigen acht aufeinanderfolgende Verfahrensstadien zur Erläuterung einer ersten Ausführungsform des erfindungsgemäßen Verfahrens.
  • In Fig. 1a bezeichnet 1 einen Halbleiter-Wafer, welcher nicht näher illustrierte integrierte Schaltungen entsprechend einer Mehrzahl daraus zu bildender Halbleiterchips (vgl. 1a, 1b, 1c in Fig. 1g) enthält. Auf der Vorderseite des Halbleiterwafers 1 befindet sich eine Umverdrahtungsebene, welche Leiterbahnen 11, 12, 13, 14, 15, 16 enthält, die von Schaltungsanschlüssen 2a, 2b, 3a, 3b, 4a, 4b mit engem Abstand zu Schaltungsanschlüssen 2a', 2b', 3a', 3b', 4a', 4b', mit weiterem Abstand führen. Die Leiterbahnen 11-16 sind in üblicher Weise durch eine Isolationsschicht 10 voneinander getrennt.
  • Gemäß Fig. 1b werden in einem ersten Schritt Gräben 21, 22 auf der Vorderseite des Halbleiterwafers 1 mit der Umverdrahtungsebene vorgesehen, welche zum Festlegen von späteren Chipkanten dienen. Die Gräben 21, 22, können beispielsweise durch einen ersten Sägeprozess erstellt werden, zu dem der Halbleiterwafer 1 auf eine entsprechende Sägefolie aufgeklebt wird, welche in Fig. 2b das Bezugszeichen 19 trägt. Typische Breiten der Gräben 21, 22, liegen im Bereich von 100 µm.
  • Gemäß Fig. 1c werden in einem darauf folgenden Verfahrensschritt die Gräben 21, 22 mit einem passivierenden Mittel 21', 22', beispielsweise Polyimid, aufgefüllt. Dies kann durch einen Druckschritt, einen Moldingschritt, einen Dispensierschritt oder irgend einen anderen gebräuchlichen Verfahrensschritt geschehen. Bei der vorliegenden Ausführungsform erfolgt das Auffüllen durch einen Druckschritt in Verbindung mit einer Druckschablone oder einem Drucksieb, welche in Fig. 1c nicht dargestellt ist.
  • Um zum in Fig. 1d dargestellten Verfahrenszustand zu gelangen, wird zunächst die Vorderseite des Halbleiterwafers 1 auf einen Träger aufgebracht, z. B. eine Klebefolie 29, welche gleichzeitig die freiliegenden vorderseitigen Schaltungsanschlüsse 2a', 2b', 3a', 3b', 4a', 4b' und die Leiterbahnen 11-16 der Umverdrahtungsschicht schützen soll. Zudem erfolgt ein Abziehen der Sägefolie 19 zum Freilegen der Rückseite des Halbleiterwafers 1.
  • Im nächsten Verfahrensschritt, welcher mit Bezug auf Fig. 1e erläutert wird, wird die Rückseite des Halbleiterwafers 1 in einem üblichen Polierschritt, beispielsweise einem chemischmechanischen Polierschritt, zurückgeschliffen, bis die mit dem Polyimid 21', 22' gefüllten Gräben 21 bzw. 22 freigelegt sind.
  • Mit Bezug auf Fig. 1f wird dann auf der Rückseite eine Schutzschicht 40 durch ein übliches Verfahren aufgebracht, beispielsweise ein Molding-Verfahren oder ein sonstiges geeignetes Verfahren.
  • Im mit Bezug auf Fig. 1g erläuterten Verfahrensschritt erfolgt dann ein Vereinzeln des Halbleiterwafers 1 in die Halbleiterchips 1a, 1b, 1c, indem die mit dem Schutzmittel in Form von Polyimid 21', 22' gefüllten Gräben 21, 22 durch einen Sägeschritt durchtrennt werden, wobei die Dicke des Sägeblatts geringer als die Breite der Gräben ist, so dass eine Chipkanten-Schutzschicht 21", 22" auf Polyimid auf den Chipkanten zurückbleibt. Eine typische Breite des Trennschnitts zur Vereinzelung liegt bei typischerweise 30 µm. Dabei wird die Klebefolie 29 eingeschnitten, jedoch vorzugsweise nicht durchtrennt.
  • In Verfahrenszustand von Fig. 1h liegen vereinzelte Halbleiterchips 1a, 1b, 1c, vor, welche auf der Rückseite durch die Schutzschicht 40 und an den Chipkanten durch die Schutzschicht 21", 22" geschützt sind.
  • Fig. 2 zeigt ein Verfahrensstadium analog zu Fig. 1c zur Erläuterung einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens.
  • Gemäß der in Fig. 2 gezeigten zweiten Ausführungsform erfolgt das Auffüllen der Gräben 21, 22 mit dem Schutzmittel 21', 22' im Rahmen des Aufbringens einer Vorderseiten- Schutzschicht 20, welche Teile der Vorderseite des Halbleiterwafers 1 abdeckt. Selbstverständlich kann diese Vorderseiten-Schutzschicht 20 aufgedruckt, dispensiert oder angeformt werden, wie es im Stand der Technik allgemein üblich ist.
  • Bei der zweiten Ausführungsform bedeckt die Vorderseiten- Schutzschicht sämtliche Bereiche zwischen den Schaltungsanschlüssen 2a', 2b', 3a', 3b', 4a', 4b' und steht um eine gewisse Höhe gegenüber diesen über.
  • Fig. 3a-c zeigen drei aufeinanderfolgende Verfahrensstadien zur Erläuterung einer dritten Ausführungsform des erfindungsgemäßen Verfahrens.
  • Bei der in Fig. 3a-c gezeigten Ausführungsform erfolgt die Herstellung der vorderseitigen Umverdrahtungsebene, welche teilweise über die hervorstehenden Kontaktelemente verläuft, erst nach dem Vorsehen und Füllen der Gräben 21, 22 mit dem Schutzmittel 21', 22' und vor oder nach dem Rückschleifen der Rückseite und dem optionalen Aufbringen der rückseitigen Schutzschicht 40. Dieser Zustand ist in Fig. 3a gezeigt.
  • Gemäß Fig. 3b erfolgt dann ein Vorsehen von flexiblen erhöhten Schaltungsanschlüssen 2a", 2b", 3a", 3b", 4a", 4b", auf die entsprechende Leiterbahnen 11', 12', 13', 14', 15', 16' geführt sind, welche eine Verbindung zu den Chipanschlüssen 2a, 2b, 3a, 3b, 4a, 4b durch die Schutzschicht 10 schaffen.
  • Der Hintergrund dafür, dass die Umverdrahtungsebene bei dieser dritten Ausführungsform erst im Nachhinein aufgebracht wird, liegt darin, dass die erhabenen Schaltungsanschlüsse 2a", 2b", 3a", 3b", 4a", 4b" beim Säge- bzw. Rückschleifschritt beschädigt werden könnten.
  • Schließlich erfolgt gemäß Fig. 3c ein Vereinzeln in die Chips durch Durchtrennen der mit dem Schutzmittel 21', 22' gefüllten Gräben 21, 22 und der darunter befindlichen rückseitigen Schutzschicht 40 wie bei der ersten oder zweiten Ausführungsform.
  • Fig. 4 zeigt ein Verfahrensstadium analog zu Fig. 3b zur Erläuterung einer vierten Ausführungsform des erfindungsgemäßen Verfahrens.
  • Bei der vierten Ausführungsform gemäß Fig. 4 erfolgt analog wie bei der zweiten Ausführungsform nach Fig. 2 das Auffüllen der Gräben 21', 22' im Rahmen des Aufbringens einer vorderseitigen Schutzschicht 20', welche hier im Zusammenhang mit den elastischen Schaltungsanschlüssen 2a", 2b", 3a", 3b", 4a", 4b" derart vorgesehen wird, dass sie nur die Spitze der Kontaktelemente mit den Leiterbahnenden der Leiterbahn 11' bis 16' freilässt.
  • Der Vorteil dabei ist, dass die Herstellung der flexiblen und erhöhten Kontaktelemente bzw. Schaltungsanschlüsse und der Leiterbahnen auf einem dicken Wafer durchgeführt werden können. In diesem Fall kann die Materialauswahl für das Schutzmittel 21', 22', welches auch die vorderseitige Schutzschicht 20' bildet, begrenzt sein auf ein elastisches Material wie z. B. Silikon, um nicht die Elastizität der erhöhten Kontaktelemente zu schwächen.
  • Fig. 5a, b zeigen zwei aufeinanderfolgende Verfahrensstadien zur Erläuterung einer fünften Ausführungsform des erfindungsgemäßen Verfahrens.
  • Bei der in Fig. 5 gezeigten fünften Ausführungsform erfolgt das Durchtrennen der mit dem Schutzmittel gefüllten Gräben 21', 22' vor dem Rückschleifen der Rückseite. In diesem Fall wird das Vereinzeln der Chips 1a', 1b', 1c' durch das Rückschleifen bis zum Grabenboden der durchgetrennten Gräben erreicht. Diese Alternative ist hier für die elastischen Schaltungsanschlüsse 2a", 2b", 3a", 3b", 4a", 4b" gezeigt, jedoch nicht darauf beschränkt, sondern auch für andere Arten von Umverdrahtungsebenen anwendbar.
  • Gemäß Fig. 5a erfolgt bei der fünften Ausführungsform ausgehend von dem in Fig. 4 gezeigten Prozessstadium ein Durchtrennen der mit dem Schutzmittel 21', 22' gefüllten Gräben 21, 22 bis zum jeweiligen Grabenboden.
  • Erst danach erfolgt nach dem Lösen der Sägefolie 19 und dem optionalen Aufbringen eines entsprechenden vorderseitigen Trägers das Rückschleifen des Halbleiterwafers 1 von der Rückseite zum Freilegen der seitlich mit dem Schutzmittel 21', 22' bedeckten Chips 1a', 1b', 1c'.
  • Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Obwohl bei den obigen Ausführungsform der Schritt zur Herstellung der Gräben bzw. der Durchtrennschritt der gefüllten Gräben mittels Sägetechniken durchgeführt wurden, können auch andere Verfahren dazu verwendet werden, beispielsweise Laserbearbeitungsverfahren. Für sehr feine Schnittgräben bietet sich insbesondere das Microjet-Laserschneideverfahren an, bei dem der Laserstrahl von einem Wasserstrahl umgeben ist. Es sollte in diesem Zusammenhang erwähnt werden, dass eine enge Schnittbreite beim Vereinzelungsschritt um so leichter erzielt werden kann, je dünner der Wafer nach dem Rückpolierschritt ist.
  • Selbstverständlich sollte erwähnt werden, dass das Aufbringen einer Schutzschicht für die Vorder- oder Rückseite optionell ist und nicht unbedingt erforderlich ist.
  • Selbstverständlich können auch zusätzliche Verfahrensschritte durchgeführt werden, wie zum Beispiel ein zumindest teilweise Entfernen der vorderseitigen Schutzschicht bei den elastischen Kontaktelementen oder beispielsweise die Verwendung von Kupferschichten zum Vergrößern der freiliegenden Bereiche der Kontaktelemente.
  • Auch kann das erfindungsgemäße Verfahren nicht nur auf Wafer Level Package Chips mit Umverdrahtungsebene angewendet werden, sondern generell für jegliche Chips, beispielsweise für Chips, welche mit einem anisotropen leitenden Haftstoff mittels Flip-Chip-Technologie kontaktiert werden. Bezugszeichenliste 1 Halbleiterwafer
    10 Isolationsschicht
    2a, 2b, 3a, 3b, 4a, 4b Schaltungsanschlüsse von Chip 1
    11-16, 11'-16' Leiterbahnen der Umverdrahtungsebene
    2a', 2b', 3a', 3b', 4a', 4b' Schaltungsanschlüsse
    2a", 2b", 3a", 3b", 4a", 4b" Schaltungsanschlüsse
    21, 22 Gräben
    19 Sägefolie
    21', 22' Schutzmittel
    40 Rückseitige Schutzschicht
    29 Klebefolie
    20, 20' Vorderseitige Schutzschicht
    1a, 1b, 1c; 1a', 1b', 1c' Chips
    51, 52 Sägegräben

Claims (18)

1. Verfahren zur Herstellung von Halbleiterchips (1a, 1b, 1c; 1a', 1b', 1c') mit einer Chipkantenschutzschicht (21", 22"), insbesondere für Wafer Level Packaging Chips, mit den Schritten:
Bereitstellen eines Halbleiterwafers (1);
Vorsehen von Gräben (21, 22) in dem Halbleiterwafer zum Festlegen von Chipkanten auf einer ersten Seite des Halbleiterwafers (1);
Auffüllen der Gräben (21, 22) mit einem Schutzmittel (21'; 22');
Rückschleifen des Halbleiterwafers (1) von einer zweiten Seite des Halbleiterwafers (1), welche der ersten Seite gegenüberliegt, zum Freilegen der mit dem Schutzmittel (21'; 22') gefüllten Gräben (21, 22); und
Durchtrennen der mit dem Schutzmittel (21'; 22') gefüllten Gräben (21, 22), so daß die Chipkantenschutzschicht (21", 22") aus dem Schutzmittel (21', 22') auf den Chipkanten verbleibt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Rückschleifen vor dem Durchtrennen erfolgt.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Rückschleifen nach dem Durchtrennen erfolgt.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Vorsehen von den Gräben (21, 22) durch einen ersten Sägeschritt durchgeführt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Auffüllen der Gräben (21, 22) durch einen Dispensierschritt durchgeführt wird.
6. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Auffüllen der Gräben (21, 22) durch einen Druckschritt, vorzugsweise unter Verwendung einer Druckschablone oder eines Drucksiebes, durchgeführt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Auffüllen der Gräben (21, 22) durch einen Moldingschritt durchgeführt wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Auffüllen der Gräben (21, 22) im Rahmen des Aufbringens einer Schutzschicht (20; 20') erfolgt, welche die erste Seite zumindest teilweise außerhalb der Gräben (21, 22) bedeckt.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Seite des Halbleiterwafers (1) vor dem Rückschleifen auf einen Träger, vorzugsweise eine Klebefolie (29), aufgebracht wird.
10. Verfahren nach Anspruch 1, 2 oder einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß die zweite Seite nach dem Rückschleifen und vor dem Vereinzeln durch eine Schutzschicht (40) abgedeckt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Durchtrennen der mit dem Schutzmittel (21'; 22') gefüllten Gräben (21, 22) durch einen zweiten Sägeschritt durchgeführt wird, wobei das Sägeblatt dünner als die Breite der Gräben (21, 22) ist.
12. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Durchtrennen der mit dem Schutzmittel (21'; 22') gefüllten Gräben (21, 22) durch einen Laserbearbeitungsschritt, insbesondere einen Microjet- Laserschneideschritt, durchgeführt wird.
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Schutzmittel (21'; 22') ein Polymerharz, insbesondere Polyimid, oder ein Silikonharz ist.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterchips (1a, 1b, 1c; 1a', 1b', 1c') Wafer Level Packaging Chips sind und auf der ersten Seite des Halbleiterwafers (1) eine entsprechende Umverdrahtungsebene (10, 2a, 2b, 3a, 3b, 4a, 4b, 11-16, 2a', 2b', 3a', 3b', 4a', 4b'; 10, 2a, 2b, 3a, 3b, 4a, 4b, 11'-16', 2a", 2b", 3a", 3b", 4a", 4b") vorgesehen wird.
15. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Umverdrahtungsebene (10, 2a, 2b, 3a, 3b, 4a, 4b, 11-16, 2a', 2b', 3a', 3b', 4a', 4b'; 10, 2a, 2b, 3a, 3b, 4a, 4b, 11'-16', 2a", 2b", 3a", 3b", 4a", 4b") vor Bilden der Gräben (21, 22) vorgesehen wird.
16. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Umverdrahtungsebene (10, 2a, 2b, 3a, 3b, 4a, 4b, 11-16, 2a', 2b', 3a', 3b', 4a', 4b'; 10, 2a, 2b, 3a, 3b, 4a, 4b, 11'-16', 2a", 2b", 3a", 3b", 4a", 4b") nach dem Auffüllen der Gräben (21, 22) mit einem Schutzmittel (21'; 22') und dem Rückschleifen vorgesehen wird.
17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, daß die Umverdrahtungsebene (10, 2a, 2b, 3a, 3b, 4a, 4b, 11-16, 2a', 2b', 3a', 3b', 4a', 4b'; 10, 2a, 2b, 3a, 3b, 4a, 4b, 11'-16', 2a", 2b", 3a", 3b", 4a", 4b") hervorstehende Konatktelemente (2a", 2b", 3a", 3b", 4a", 4b") aufweist.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß das Auffüllen der Gräben (21, 22) im Rahmen des Aufbringens einer Schutzschicht (20; 20') erfolgt, welche die hervorstehenden Konatktelemente (2a", 2b", 3a", 3b", 4a", 4b") zumindest teilweise außerhalb der Gräben (21, 22) bedeckt.
DE10202881A 2002-01-25 2002-01-25 Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips Expired - Fee Related DE10202881B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10202881A DE10202881B4 (de) 2002-01-25 2002-01-25 Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
US10/336,373 US20030143819A1 (en) 2002-01-25 2003-01-03 Method of producing semiconductor chips with a chip edge guard, in particular for wafer level packaging chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10202881A DE10202881B4 (de) 2002-01-25 2002-01-25 Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips

Publications (2)

Publication Number Publication Date
DE10202881A1 true DE10202881A1 (de) 2003-08-14
DE10202881B4 DE10202881B4 (de) 2007-09-20

Family

ID=27588058

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10202881A Expired - Fee Related DE10202881B4 (de) 2002-01-25 2002-01-25 Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips

Country Status (2)

Country Link
US (1) US20030143819A1 (de)
DE (1) DE10202881B4 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
DE102004009742A1 (de) * 2004-02-25 2005-09-29 Infineon Technologies Ag Rückseitenbeschichteter, dünner Halbleiterchip und Verfahren zu seiner Herstellung
DE102004050390A1 (de) * 2004-10-15 2006-05-04 Infineon Technologies Ag Verfahren zum Vereinzeln einer Vielzahl von Chips eines Wafers und Chip-Vereinzelungs-Anordnung
DE102011010248B3 (de) * 2011-02-03 2012-07-12 Infineon Technologies Ag Ein Verfahren zum Herstellen eines Halbleiterbausteins

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6875640B1 (en) * 2000-06-08 2005-04-05 Micron Technology, Inc. Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed
US6686225B2 (en) * 2001-07-27 2004-02-03 Texas Instruments Incorporated Method of separating semiconductor dies from a wafer
US6890836B2 (en) * 2003-05-23 2005-05-10 Texas Instruments Incorporated Scribe street width reduction by deep trench and shallow saw cut
US20040235272A1 (en) * 2003-05-23 2004-11-25 Howard Gregory E. Scribe street width reduction by deep trench and shallow saw cut
US7015064B1 (en) 2004-04-23 2006-03-21 National Semiconductor Corporation Marking wafers using pigmentation in a mounting tape
US6972244B1 (en) * 2004-04-23 2005-12-06 National Semiconductor Corporation Marking semiconductor devices through a mount tape
US7135385B1 (en) 2004-04-23 2006-11-14 National Semiconductor Corporation Semiconductor devices having a back surface protective coating
JP3915992B2 (ja) * 2004-06-08 2007-05-16 ローム株式会社 面実装型電子部品の製造方法
US7101620B1 (en) 2004-09-07 2006-09-05 National Semiconductor Corporation Thermal release wafer mount tape with B-stage adhesive
US7112470B2 (en) * 2004-09-15 2006-09-26 International Business Machines Corporation Chip dicing
JP5275553B2 (ja) * 2006-06-27 2013-08-28 スリーエム イノベイティブ プロパティズ カンパニー 分割チップの製造方法
US8030138B1 (en) 2006-07-10 2011-10-04 National Semiconductor Corporation Methods and systems of packaging integrated circuits
US20080153265A1 (en) * 2006-12-21 2008-06-26 Texas Instruments Incorporated Semiconductor Device Manufactured Using an Etch to Separate Wafer into Dies and Increase Device Space on a Wafer
SG147330A1 (en) 2007-04-19 2008-11-28 Micron Technology Inc Semiconductor workpiece carriers and methods for processing semiconductor workpieces
TW200917391A (en) * 2007-06-20 2009-04-16 Vertical Circuits Inc Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication
US7838424B2 (en) * 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
DE102007041885B4 (de) * 2007-09-04 2009-12-24 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
JP2009099838A (ja) * 2007-10-18 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
US7749809B2 (en) * 2007-12-17 2010-07-06 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US8048781B2 (en) * 2008-01-24 2011-11-01 National Semiconductor Corporation Methods and systems for packaging integrated circuits
CN103325764B (zh) 2008-03-12 2016-09-07 伊文萨思公司 支撑安装的电互连管芯组件
US7863159B2 (en) * 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US20100015329A1 (en) * 2008-07-16 2010-01-21 National Semiconductor Corporation Methods and systems for packaging integrated circuits with thin metal contacts
US8062958B2 (en) 2009-04-01 2011-11-22 Micron Technology, Inc. Microelectronic device wafers and methods of manufacturing
TWI520213B (zh) 2009-10-27 2016-02-01 英維瑟斯公司 加成法製程之選擇性晶粒電絕緣
JP5888927B2 (ja) * 2011-10-06 2016-03-22 株式会社ディスコ ダイアタッチフィルムのアブレーション加工方法
US8952413B2 (en) 2012-03-08 2015-02-10 Micron Technology, Inc. Etched trenches in bond materials for die singulation, and associated systems and methods
KR101971202B1 (ko) * 2012-11-22 2019-04-23 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
CN105448826A (zh) * 2014-05-27 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种晶圆切割方法
US20160005653A1 (en) * 2014-07-02 2016-01-07 Nxp B.V. Flexible wafer-level chip-scale packages with improved board-level reliability
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
JP2017092125A (ja) 2015-11-05 2017-05-25 株式会社ディスコ ウエーハの加工方法
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
WO2017148873A1 (en) * 2016-03-01 2017-09-08 Infineon Technologies Ag Composite wafer, semiconductor device, electronic component and method of manufacturing a semiconductor device
JP6598723B2 (ja) * 2016-04-06 2019-10-30 株式会社ディスコ パッケージウェーハの製造方法
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
DE102016109165B4 (de) * 2016-05-18 2023-10-12 Infineon Technologies Ag Ein halbleiterbauelement und verfahren zum bilden einer mehrzahl von halbleiterbauelementen
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10410941B2 (en) 2016-09-08 2019-09-10 Nexperia B.V. Wafer level semiconductor device with wettable flanks
US9847283B1 (en) 2016-11-06 2017-12-19 Nexperia B.V. Semiconductor device with wettable corner leads
US10529671B2 (en) 2016-12-13 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
JP2019102599A (ja) * 2017-11-30 2019-06-24 新日本無線株式会社 半導体装置の製造方法
JP2019107750A (ja) * 2017-12-20 2019-07-04 株式会社ディスコ 板状物の加工方法
US11581232B2 (en) 2019-05-30 2023-02-14 Stmicroelectronics Pte Ltd Semiconductor device with a dielectric between portions
CN110223924A (zh) * 2019-07-15 2019-09-10 珠海格力电器股份有限公司 一种晶圆级封装方法和晶圆
US11764164B2 (en) * 2020-06-15 2023-09-19 Micron Technology, Inc. Semiconductor device and method of forming the same
US11715704B2 (en) 2021-04-14 2023-08-01 Micron Technology, Inc. Scribe structure for memory device
US11769736B2 (en) 2021-04-14 2023-09-26 Micron Technology, Inc. Scribe structure for memory device
US11600578B2 (en) 2021-04-22 2023-03-07 Micron Technology, Inc. Scribe structure for memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US42902A (en) * 1864-05-24 Improvement in enveloped thread-clews
DE4133820A1 (de) * 1991-10-12 1993-04-15 Bosch Gmbh Robert Verfahren zur herstellung von halbleiterelementen
DE19707887A1 (de) * 1997-02-27 1998-09-10 Micronas Semiconductor Holding Verfahren zum Herstellen von elektronischen Elementen
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1003122A (en) * 1973-04-30 1977-01-04 Lewis H. Trevail Method of making multiple isolated semiconductor chip units
US4904610A (en) * 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
EP1335422B1 (de) * 1995-03-24 2013-01-16 Shinko Electric Industries Co., Ltd. Herstellungsverfahren für Halbleitervorrichtung mit Chipabmessungen
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
US5904496A (en) * 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
US5920769A (en) * 1997-12-12 1999-07-06 Micron Technology, Inc. Method and apparatus for processing a planar structure
US5933713A (en) * 1998-04-06 1999-08-03 Micron Technology, Inc. Method of forming overmolded chip scale package and resulting product
KR100266698B1 (ko) * 1998-06-12 2000-09-15 김영환 반도체 칩 패키지 및 그 제조방법
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
US6539624B1 (en) * 1999-03-27 2003-04-01 Industrial Technology Research Institute Method for forming wafer level package
US6579748B1 (en) * 1999-05-18 2003-06-17 Sanyu Rec Co., Ltd. Fabrication method of an electronic component
KR100297451B1 (ko) * 1999-07-06 2001-11-01 윤종용 반도체 패키지 및 그의 제조 방법
US6338980B1 (en) * 1999-08-13 2002-01-15 Citizen Watch Co., Ltd. Method for manufacturing chip-scale package and manufacturing IC chip
US6350664B1 (en) * 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US6528349B1 (en) * 1999-10-26 2003-03-04 Georgia Tech Research Corporation Monolithically-fabricated compliant wafer-level package with wafer level reliability and functionality testability
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
US6555908B1 (en) * 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US6767818B1 (en) * 2000-08-07 2004-07-27 Industrial Technology Research Institute Method for forming electrically conductive bumps and devices formed
US6537851B1 (en) * 2000-10-13 2003-03-25 Bridge Semiconductor Corporation Method of connecting a bumped compliant conductive trace to a semiconductor chip
US20040012698A1 (en) * 2001-03-05 2004-01-22 Yasuo Suda Image pickup model and image pickup device
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6649445B1 (en) * 2002-09-11 2003-11-18 Motorola, Inc. Wafer coating and singulation method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US42902A (en) * 1864-05-24 Improvement in enveloped thread-clews
DE4133820A1 (de) * 1991-10-12 1993-04-15 Bosch Gmbh Robert Verfahren zur herstellung von halbleiterelementen
DE19707887A1 (de) * 1997-02-27 1998-09-10 Micronas Semiconductor Holding Verfahren zum Herstellen von elektronischen Elementen
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
US7211472B2 (en) 2003-09-30 2007-05-01 Infineon Technologies Ag Method for producing a multichip module and multichip module
DE102004009742A1 (de) * 2004-02-25 2005-09-29 Infineon Technologies Ag Rückseitenbeschichteter, dünner Halbleiterchip und Verfahren zu seiner Herstellung
DE102004009742B4 (de) * 2004-02-25 2010-03-04 Infineon Technologies Ag Verfahren zum Herstellen rückseitenbeschichteter Halbleiterchips
DE102004050390A1 (de) * 2004-10-15 2006-05-04 Infineon Technologies Ag Verfahren zum Vereinzeln einer Vielzahl von Chips eines Wafers und Chip-Vereinzelungs-Anordnung
DE102011010248B3 (de) * 2011-02-03 2012-07-12 Infineon Technologies Ag Ein Verfahren zum Herstellen eines Halbleiterbausteins
US9236290B2 (en) 2011-02-03 2016-01-12 Infineon Technologies Ag Method for producing a semiconductor device

Also Published As

Publication number Publication date
DE10202881B4 (de) 2007-09-20
US20030143819A1 (en) 2003-07-31

Similar Documents

Publication Publication Date Title
DE10202881B4 (de) Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
DE69838935T2 (de) Herstellungsverfahren für halbleiterscheiben, halbleiterbauelemente und chipkarten
DE10229182B4 (de) Verfahren zur Herstellung einer gestapelten Chip-Packung
DE102007014389B4 (de) Ein Verfahren zum Erzeugen einer Mehrzahl von Halbleiterbauteilen
DE19962763C2 (de) Verfahren zum Vereinzeln eines Wafers
DE10164800B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
DE102013101327A1 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE19900364A1 (de) Halbleiterwafer mit einer Schutzschicht an seiner Unterseite
DE2511925A1 (de) Verfahren zum herstellen einer vielzahl von halbleiterbauteilen
DE69315278T2 (de) Anschlussflächen-Struktur einer integrierten Schaltung und Verfahren zu ihrer Herstellung
DE19651566A1 (de) Chip-Modul sowie Verfahren zu dessen Herstellung
WO2000031796A1 (de) Verfahren zur herstellung eines beidseitig prozessierten integrierten schaltkreises
DE112017001828T5 (de) Elektrische verbindungsbrücke
DE10156386B4 (de) Verfahren zum Herstellen eines Halbleiterchips
DE19752404C1 (de) Verfahren zum Herstellen eines Kontaktflächen aufweisenden Trägerelements, das ein Trägersubstrat mit einem Halbleiterchip mit sehr geringer Dicke bildet
DE102014100772B4 (de) Verfahren zur Herstellung von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
DE20208866U1 (de) Kontaktierte und gehäuste integrierte Schaltung
DE102011018295B4 (de) Verfahren zum Schneiden eines Trägers für elektrische Bauelemente
DE102013106438B4 (de) Chipanordnungen
DE102006012755B4 (de) Verfahren zur Herstellung von Halbleiterbauelementen
DE112011105215B4 (de) Bauelementträgerverbund und Verfahren zur Herstellung einer Mehrzahl von Bauelementträgerbereichen
DE2633884A1 (de) Elektronische vorrichtung mit flexiblem film als traegerplatte und verfahren zu deren herstellung, insbesondere elektronischer taschenrechner
DE3128621A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE10012882C2 (de) Verfahren und Vorrichtung zur Aufbringung eines Halbleiterchips auf ein Trägerelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee