DE102020201684B4

DE102020201684B4 - Mehrfachniveau-FRAM-Zelle und Herstellungsverfahren

Info

Publication number: DE102020201684B4
Application number: DE102020201684.4A
Authority: DE
Inventors: Julien Frougier; Ruilong Xie
Original assignee: GlobalFoundries US Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2019-03-11
Filing date: 2020-02-11
Publication date: 2022-06-09
Anticipated expiration: 2040-02-12
Also published as: DE102020201684A1; CN111681692B; TW202034506A; US11621269B2; US20200295017A1; TWI772744B; CN111681692A

Abstract

Mehrfachniveau-FRAM-Zelle, umfassend:eine obere Metallleitung (28) und eine obere Via (26);eine untere Metallleitung (12) und eine untere Via (14); undeinen verjüngten vertikalen ferroelektrischen Kondensator mit einer ersten Metallelektrode (22a), die mit der oberen Via (26) verbunden ist, und einer zweiten Metallelektrode (22b), die mit der unteren Via (14) verbunden ist, wobei sich die erste Elektrode (22a) und die zweite Elektrode (22b) an den Seitenwänden eines Grabens (20) befinden undein ferroelektrisches Material (24) einen verbleibenden Abschnitt des Grabens (20) füllt.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf eine ferroelektrische Mehrfachniveau-Speicherzelle und Herstellungsverfahren.
HINTERGRUND
Ein ferroelektrisches RAM stellt eine wettbewerbsfähige Speichertechnologie mit einem großen Anwendungsbereich dar und ein ferroelektrisches RAM (FeRAM, F-RAM oder FRAM) ist ein Direktzugriffsspeicher ähnlich dem DRAM. Im FRAM wird anstelle einer dielektrischen Schicht eine ferroelektrische Schicht verwendet, um eine Nichtflüchtigkeit zu erreichen. FeRAM ist eine Technologie aus einer wachsenden Anzahl von alternativen nichtflüchtigen Direktzugriffsspeichertechnologien, die die gleiche Funktionalität wie Flash-Speicher bieten. Die FRAM-Technologie basiert auf einer Zellarchitektur mit zwei Zuständen und ist damit an die Grenzen konventioneller binärer Speichersysteme gebunden. Das heißt, FRAM ist auf einen einzigen Speicherzustand pro Gerät beschränkt.
Bekannt ist dabei aus US 2018 / 0 197 879 A1 sowie aus WO 2018 / 194 544 A1 eine ferroelektrische Mehrfachniveau-Speicherzelle mit Verfahren zu deren Herstellung und aus US 2002 / 0 155 659 A1 sowie aus US 2005 / 0 067 644 A1 jeweils ein vertikaler ferroelektrischer Kondensator mit Herstellungsverfahren, jeweils für FeRAM-Zellen.
ZUSAMMENFASSUNG
Erfindungsgemäß ist eine Vorrichtung nach Anspruch 1 sowie ein Verfahren nach Anspruch 9.
Figurenliste
Die vorliegende Erfindung wird in der nachfolgenden ausführlichen Beschreibung beschrieben, wobei auf die erwähnte Mehrzahl von Zeichnungen als nicht beschränkende Beispiele für exemplarische Ausführungsformen der vorliegenden Erfindung verwiesen wird.

1A ist eine Draufsicht auf eine Speicheranordnung, die aus mehrstufigen FRAM-Zellen und entsprechenden Herstellungsprozessen gemäß den Aspekten der vorliegenden Erfindung gebildet wird.
1 B ist eine Querschnittsansicht der unteren Via und Metallleitung der Speicherzelle entlang der Linie A-A von 1A.
1C ist eine Querschnittsansicht der unteren Via und Metallleitung der Speicherzelle entlang der Linie B-B von 1A.
2A und 2B sind entsprechende Querschnittsansichten entlang der Linie A-A und Linie B-B von Elektrodenmaterial, das unter anderem an den Seitenwänden von Gräben gebildet ist, und von entsprechenden Herstellungsverfahren gemäß dem Aspekt der vorliegenden Erfindung.
Die 3A und 3B sind entsprechende Querschnittsansichten entlang der Linie A-A und Linie B-B eines ferroelektrischen Materials innerhalb der Gräben, unter anderem Merkmale, und von entsprechenden Herstellungsverfahren gemäß dem Aspekt der vorliegenden Erfindung.
4A und 4B sind entsprechende Querschnittsansichten entlang der Linie A-A und Linie B-B eines oberen Metallisierungsmerkmals, das unter anderem eine zweite Elektrode eines verjüngten ferroelektrischen Materialkondensators direkt kontaktiert, und von entsprechenden Herstellungsverfahren gemäß dem Aspekt der vorliegenden Erfindung.
5 zeigt das grundlegende Funktionsprinzip des verjüngten ferroelektrischen Kondensators, der eine Mehrfachniveau-Speicherung gemäß dem Aspekt der vorliegenden Erfindung ermöglicht.
6 zeigt die Betriebszustände des verjüngten ferroelektrischen Kondensators, der eine Mehrfachniveau-Speicherung gemäß dem Aspekt der vorliegenden Erfindung ermöglicht.
7 zeigt eine Grafik der verschiedenen Betriebszustände (Polarisation) des verjüngten ferroelektrischen Kondensators, der eine Mehrfachniveau-Speicherung gemäß dem Aspekt der vorliegenden Erfindung ermöglicht.
8 zeigt eine exemplarische Schaltung, die für die Schreibvorgänge von 7 verwendet wird.

DETAILLIERTE BESCHREIBUNG
Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf eine ferroelektrische Mehrfachniveau-Speicherzelle und Herstellungsverfahren. Genauer gesagt, ist die vorliegende Erfindung auf eine analoge ferroelektrische Speicherzelle gerichtet, die einen verjüngten vertikalen ferroelektrischen Kondensator verwendet, der in der Lage ist, verschiedene Gesamtpolarisationszustände innerhalb eines elektrischen Feldes in Abhängigkeit von einer angelegten Bitleitungsspannung zu erreichen. Vorteilhaft ist, dass die vorliegende Erfindung eine ferroelektrische Mehrfachniveau-Speicherzelle (FRAM) mit der Fähigkeit bietet, mehrere Speicherzustände mit erhöhter Flexibilität, neuen Fähigkeiten und breiteren Anwendungen z.B. neuromorph zu speichern. Der FRAM zeichnet sich zudem durch eine kurze Programmierzeit, einen geringeren Stromverbrauch und eine schnelle Schreibleistung aus.
In Ausführungsformen umfasst die Speicherzelle eine obere Metallleitung und Via und eine untere Metallleitung und Via. Ein verjüngter vertikaler ferroelektrischer Kondensator ist mit einer Metallelektrode, die mit der oberen Via und Metallleitung verbunden ist, und der anderen Metallelektrode bereitgestellt, die mit der unteren Via und Metallleitung verbunden ist. Die Verwendung des verjüngten vertikalen ferroelektrischen Kondensators ermöglicht eine Aussteuerbarkeit, um einen kontinuierlichen Bereich von Polarisationszuständen im Kondensator in Abhängigkeit von der angelegten Bitleitungsspannung zu erzeugen. In Ausführungsformen kann die Speicherzelle eine sigmoide neuronale Speicherzelle sein.
Das Verfahren zum Bilden der Speicherzelle umfasst: ein Bilden der unteren Metallleitung und Via; ein Bilden von Gräben; ein Bilden von einem inneren Metallabstandshalter innerhalb der Gräben, und in jedem Graben ist ein Metallabstandshalter mit der unteren Via verbunden und der andere Abstandshalter ist nicht mit der unteren Via verbunden; ein Bilden von einem ferroelektrischen Material zwischen den Metallabstandshaltern; und ein Bilden von einer oberen Via und Metallleitungen in Kontakt mit dem anderen Metallabstandshalter. Das ferroelektrische Material und die Metallabstandshalter bilden einen verjüngten ferroelektrischen Kondensator.
Die ferroelektrische Mehrfachniveau-Speicherzelle der vorliegenden Erfindung kann auf verschiedene Weisen mit einer Reihe von verschiedenen Werkzeugen hergestellt werden. Im Allgemeinen werden die Methoden und Werkzeuge jedoch verwendet, um Strukturen mit Abmessungen im Mikrometer- und Nanometerbereich zu bilden. Die Methoden, d.h. Technologien, die zur Herstellung der ferroelektrischen Mehrfachniveau-Speicherzelle der vorliegenden Erfindung verwendet werden, wurden aus der Technologie der integrierten Schaltung (IC) übernommen. So bauen die Strukturen beispielsweise auf Wafern auf und werden in Materialschichten realisiert, die durch photolithographische Prozesse auf der Oberseite eines Wafers strukturiert werden. Insbesondere die Herstellung der ferroelektrischen Mehrfachniveau-Speicherzelle besteht aus drei Grundbausteinen: (i) Abscheiden von dünnen Materialschichten auf einem Substrat, (ii) Aufbringen einer strukturierten Maske auf die Schichten durch photolithographische Bildgebung und (iii) selektives Ätzen der Schichten auf die Maske.
1A ist eine Draufsicht auf eine Speicheranordnung, die aus einer Mehrfachniveau-FRAM-Zelle und entsprechenden Herstellungsprozessen gemäß den Aspekten der vorliegenden Erfindung gebildet ist. 1B ist eine Querschnittsansicht der unteren Via und der Metallleitung der Speicherzelle entlang der Linie A-A von 1A; während 1C eine Querschnittsansicht der unteren Via und der Metallleitung der Speicherzelle entlang der Linie B-B von 1A ist. Unter Bezugnahme auf 1A-1C wird die Speicheranordnung 10 durch eine periodische Anordnung von mehreren Speicherzellen 10' in X- und Y-Richtung gebildet (wie in 1A dargestellt). Die Speicheranordnung 10 umfasst mehrere untere Metallleitungen 12 (Y-Leitungen) und untere Vias 14, die in einem Isolatormaterial (dielektrisches Zwischenschichtmaterial) 16 gebildet sind. In Ausführungsformen kann das Isolatormaterial 16 ein Material auf der Basis eines Oxids sein, z.B. SiO₂. Die Metallleitung 12 und die unteren Vias 14 können aus jedem geeigneten leitfähigen Material gebildet sein, z.B. einem Metallmaterial oder einer Metalllegierung, die dem Fachmann bekannt sind. Die Speicheranordnung 10 umfasst auch mehrere obere Metallleitungen (X-Linien) und obere Vias (wie in 1A dargestellt).
Die Metallleitung 12 und die unteren Vias 14 können mit herkömmlichen Lithographie, Ätz- und Abscheidungsverfahren hergestellt werden. Um beispielsweise die unteren Vias 14 zu bilden, wird ein über dem Isolatormaterial 16 gebildeter Lack Energie (Licht) ausgesetzt, um eine Struktur (Öffnung) zu bilden. Ein Ätzprozess mit einer selektiven Chemie, z.B. ein reaktives lonenätzen (RIE), wird verwendet, um einen oder mehrere Gräben im Isolatormaterial 16 durch die Öffnungen des Lacks zu bilden. Der Lack kann dann durch ein herkömmliches Sauerstoffveraschungsverfahren oder andere bekannte Entfernungsmittel entfernt werden. Nach der Lackentfernung kann das leitfähige Material (geeignetes Metallmaterial oder Metalllegierung) mit allen gängigen Abscheideverfahren, z.B. chemische Gasphasenabscheidung (CVD), abgeschieden werden. Jegliches Restmaterial auf der Oberfläche des Isolatormaterials 16 kann durch konventionelle chemisch-mechanische Polierverfahren (CMP) entfernt werden.
Die Metallleitung 12 kann in ähnlicher Weise (additives Verfahren) oder durch einen subtraktiven Prozess gebildet werden.
Nach der Bildung der unteren Vias 14 wird ein zusätzliches Isolatatormaterial 18 über den unteren Vias 14 abgeschieden. Eine Vielzahl von Gräben 20 wird in dem Isolatormaterial 18 gebildet, die leicht versetzt zu jeder der unteren Vias 14 angeordnet sind. In Ausführungsformen würde der Abstand des Versatzes „x“ ungefähr gleich einer Dicke des Elektrodenmaterials sein, das anschließend auf der Seitenwand der Gräben 20 abgeschieden wird (z.B. sich verjüngende Gräben). Die Gräben 20 werden durch konventionelle Lithographie- und Ätzverfahren gebildet, die dem Fachmann bekannt sind, so dass hier keine weitere Erklärung erforderlich ist.
Die 2A und 2B sind jeweilige Querschnittsansichten des Elektrodenmaterials, das an den Seitenwänden von Gräben gebildet wird, und der jeweiligen Herstellungsverfahren gemäß dem Aspekt der vorliegenden Erfindung. In den 2A und 2B wird Elektrodenmaterial auf den Seitenwänden der Gräben 20 gebildet, um eine erste Elektrode 22a und eine zweite Elektrode 22b (eines Kondensators) an den Seitenwänden der Gräben 20 zu bilden. Aufgrund der sich verjüngenden Beschaffenheit der Gräben 20 können die erste Elektrode 22a und die zweite Elektrode 22b Elektroden sein, die nicht parallel sind. Gemäß der Darstellung in diesen Figuren kontaktiert die erste Elektrode 22a direkt die unteren Vias 14, während die zweite Elektrode 22b zu den unteren Vias 14 entfernt (versetzt) ist. In Ausführungsformen kann das Elektrodenmaterial TiN, Kupfer, Aluminium, Wolfram oder ein anderes geeignetes leitfähiges Material sein, das den Betriebsanforderungen des ferroelektrischen Materials entspricht.
In Ausführungsformen wird das Elektrodenmaterial, das die erste Elektrode 22a und die zweite Elektrode 22b bildet, durch eine konforme Abscheidung von Metallmaterial ohne Abschnürung im Graben 20 abgeschieden. Ein anisotroper Metall-RIE wird verwendet, um das Metallmaterial an der ersten Elektrode 22a und der zweiten Elektrode 22b (Liner) in den Via-Seitenwänden zu verjüngen. Auf diese Weise ist, wie in den Abbildungen dargestellt, die Dicke des Metallmaterials an der Oberseite dünner als die des Bodens der Via 20. Dementsprechend gibt es zwei Komponenten, die zur Verjüngung der Kondensatorseitenwandkontakte beitragen: (i) das natürliche Verjüngen der Gräben 20 während des RIE; und (ii) das Verjüngen des Seitenwand-Metallmaterials (z.B. Elektroden von Kontakten) selbst, das durch die Kombination aus konformer Metallabscheidung und anisotropem RIE erzeugt wird.
In Ausführungsformen kann das Elektrodenmaterial an den Seitenwänden der Gräben 20 durch einen konformen Abscheidungsprozess, wie z.B. CVD, gebildet werden, gefolgt von einem anisotropen Ätzprozess, um das Elektrodenmaterial von horizontalen Oberflächen des Isoliermaterials 16, 18 zu entfernen. Der anisotrope Ätzprozess verjüngt die erste Elektrode 22a und die zweite Elektrode 22b, wobei sich ein schmaler Abschnitt an einem oberen Abschnitt der Gräben 20 befindet und ein breiterer Abschnitt an dem unteren Abschnitt der Gräben 20 befindet. In Ausführungsformen kann die Verjüngung eine abgerundete oder gekrümmte vertikale Seitenfläche bilden. So kann beispielsweise die Verjüngung der Elektroden 22a, 22b während des anisotropen RIE-Prozesses eingestellt werden, um die Kondensatorparameter abzustimmen und so Flexibilität für FRAM-Mehrfachniveau-Designanforderungen zu bieten.
Die 3A und 3B stellen entsprechende Querschnittsansichten eines ferroelektrischen Materials innerhalb der Gräben und entsprechende Herstellungsprozesse gemäß dem Aspekt der vorliegenden Erfindung dar. In den 3A und 3B wird genauer gesagt ein ferroelektrisches Material 24 in den verbleibenden Abschnitt der Gräben 20 zwischen der ersten Elektrode 22a und der zweiten Elektrode 22b eingebracht. In Ausführungsformen umfassen Beispiele für das ferroelektrische Material ohne Beschränkung: dotiertes Hafniumoxid oder andere dotierte dielektrische High-K-Materialien, z.B. ZrO₂:HfO₂, Y:HfO₂, Si:HfO₂, Al:HfO₂, La:HfO₂, etc., sowie komplexe Oxide mit kristallinen Perowskitstrukturen, z.B. Pb(Zr,Ti)O₃, Bi-FeO₃, BaTiO₃, etc.
Wie weiter in den 3A und 3B dargestellt, weist das ferroelektrische Material 24 ein verjüngtes Profil oder eine verjüngte Form mit einem schmaleren Abschnitt an einem unteren Abschnitt der Gräben 20 und einem breiteren Abschnitt an einem oberen Abschnitt der Gräben 20 auf. Wie zu verstehen ist, wirkt das ferroelektrische Material 24 als Isolatormaterial zwischen den beiden Elektroden 22a, 22b und bildet einen Kondensator, wobei eine der Elektroden 22a die unteren Vias 14 und eine weitere der Elektroden 22b die oberen Verdrahtungsmerkmale kontaktiert (wie in den 4A und 4B dargestellt). Das ferroelektrische Material 24 kann mit einem konventionellen Abscheidungsprozess mit CVD, Atomlagenabscheidung (ALD) oder Plasma-Gasphasenabscheidung (PVD) abgeschieden werden, um nur einige zu nennen. Nach dem Abscheidungsprozess durchläuft das ferroelektrische Material 24 einen Planarisierungsprozess, z.B. ein chemisch-mechanisches Polieren (CMP). Der Planarisierungsprozess kann auch einen Teil des oberen Teils der Elektroden 22a, 22b entfernen.
Wie der Fachmann verstehen wird, bietet das ferroelektrische Material Vorteile gegenüber anderen Isolatormaterialien. So existiert beispielsweise beim Anlegen eines elektrischen Feldes eine spontane elektrische Polarisation, die der Kristallstruktur des ferroelektrischen Materials innewohnt und auch nach dem Entfernen des elektrischen Feldes nicht verschwindet. Darüber hinaus bewegt ein angelegtes externes elektrisches Feld bei komplexen Oxiden mit Perowskit-Kristallstrukturen wie beispielsweise Pb(Zr,Ti)O₃ das zentrale Atom in Richtung des elektrischen Feldes, das auch nach der Entfernung des Feldes in diesem Zustand bleibt. Die Position des „zentralen“ Atoms beeinflusst die Spannung, mit der bestimmt wird, ob es „0“ oder „1“ darstellt. Auf diese Weise ist es durch ein verjüngtes Profil des ferroelektrischen Materials möglich, die Position des zentralen Atoms zu verändern und somit multioperationelle Zustände (z.B. unterschiedliche Polarisationszustände) zuzulassen, da unterschiedliche Spannungen an den Kondensator des sich verjüngenden ferroelektrischen Materials angelegt werden, wie hier näher erläutert wird.
Die 4A und 4B sind entsprechende Querschnittsansichten eines oberen Metallisierungsmerkmals, das unter anderem die zweite Elektrode des Kondensators aus verjüngtem ferroelektrischen Material direkt kontaktiert, und entsprechender Herstellungsverfahren. Genauer gesagt, wie in den 4A und 4B dargestellt, wird ein oberes Metallisierungsmerkmal in direktem Kontakt mit der zweiten Elektrode 22b (und entfernt oder weg von der ersten Elektrode 22a) gebildet. In Ausführungsformen umfasst das obere Metallisierungsmerkmal eine obere Via 26 und eine obere Metallleitung 28. Gemäß der Darstellung in diesen Figuren kontaktiert die zweite Elektrode 22b direkt die obere Via 26. Auf diese Weise wird ein ferroelektrischer Kondensator mit sich verjüngendem Profil und zwei nicht-parallelen Elektroden, z.B. der ersten Elektrode 22a und zweiten Elektrode 22b, in Kontakt mit einem unteren Metallisierungsmerkmal (z.B. untere Via 14 und untere Metallleitung 12) und dem oberen Metallisierungsmerkmal (z.B. obere Via 26 und obere Metallleitung 28) gebildet.
5 zeigt das grundlegende Funktionsprinzip des verjüngten ferroelektrischen Kondensators 100, der eine Mehrfachniveau-Speicherung ermöglicht. Der verjüngte ferroelektrische Kondensator 100 weist die folgenden Eigenschaften auf: ${\vec{E}}_{x} = \frac{V_{B i t L i n e}}{d_{x}}$
wobei: E_x ist das elektrische Feld, das vom ferroelektrischen Material im vertikalen Bereich x gesehen wird; V_{Bit Line} ist die Spannung, die von der Bitleitung an das ferroelektrische Material angelegt wird und eine Konstante für einen gegebenen Programmierzustand darstellt; und d_x ist die Dicke des ferroelektrischen Materials im vertikalen Bereich x.
Es ist zu verstehen, dass das elektrische Feld E_x abhängig vom Abstand d_x des ferroelektrischen Materials zwischen den Elektroden 22a, 22b. Unter Berücksichtigung der oben genannten Eigenschaften ermöglicht beispielsweise der verjüngte ferroelektrische Kondensator 100 die Steuerbarkeit, um einen kontinuierlichen Bereich von Polarisationszuständen im Kondensator in Abhängigkeit von der angelegten Bitleitungsspannung zu erzeugen. Für neuromorphe Anwendungen kann dies genutzt werden, um ohmsche Synapsen mit mehreren „Gewichten“ (z.B. Mehrfachzuständen) zu erzeugen, was die Energieeffizienz und Dichte von neuronalen Netzen erhöht. Der sich verjüngende Kondensator kann genauer aus einem ferroelektrischen Material in der Implementierung verwendet werden, um sigmoide Neuronen zu bilden, die für tiefes Lernen nützlich sind.
Wie der Fachmann verstehen wird, wird das ferroelektrische Material für ein bestimmtes elektrisches Schwellenfeld (E_th) polarisiert, das von den intrinsischen physikalischen Eigenschaften des ferroelektrischen Materials abhängt. Wenn das elektrische Feld (E), das über das ferroelektrische Material angelegt wird, über dem elektrischen Schwellenfeld (E_th) liegt, wird das ferroelektrische Material entlang des angelegten Feldes polarisiert und das intrinsische elektrische Feld im ferroelektrischen Material bleibt erhalten, sobald das angelegte elektrische Feld (E) entfernt wird. Liegt dagegen das über das ferroelektrische Material angelegte elektrische Feld (E) unter dem elektrischen Schwellenfeld (E_th), behält das ferroelektrische Material seine innere Polarisation nicht bei, sobald das angelegte elektrische Feld (E) entfernt wird. Da der ferroelektrische Kondensator verjüngt ist: (i) kann ein Teil des ferroelektrischen Materials ein angelegtes elektrisches Feld (E) oberhalb des elektrischen Schwellenfeldes (E_th) erfahren (unterer Teil des Kondensators, der polarisiert wird), während (ii) der andere Teil des ferroelektrischen Materials ein angelegtes elektrisches Feld (E) unterhalb des elektrischen Schwellenfeldes (E_th) erfährt (oberer Teil des Kondensators, der nicht polarisiert wird).
6 zeigt verschiedene Betriebszustände (Polarisation) des konischen ferroelektrischen Kondensators, der eine Mehrfachniveau-Speicherung gemäß dem Aspekt der vorliegenden Erfindung ermöglicht. 6 zeigt genauer gesagt fünf verschiedene Zustände (z.B. Zustände, 0, 1, 2, 3, 4) des multioperationellen Kondensators 100 aus sich verjüngtem ferroelektrischen Material; obwohl hierin andere Zustände in Abhängigkeit von den angelegten Bitleitungsspannungen vorgesehen sind. In diesem Beispiel sind die verschiedenen Bitleitungsspannungen VBL für jeden der Betriebszustände enthalten: 0 < V₁ < V₂ < V₃ < V₄. Wie in jedem der Zustände dargestellt, kann die Polarisation basierend auf verschiedenen angelegten Bitlinienspannungen eingestellt werden, wobei der Abschnitt unter dem elektrischen Schwellenfeld (E_th) des sich verjüngenden ferroelektrischen Kondensators 100 grafisch einen umgekehrten Polarisationszustand darstellt. Dieselbe Modellierung kann verwendet werden, um einen FeRAM mit einer Anzahl von N Speicherzuständen zu erzeugen, indem die Höhe und Verjüngung des vertikalen Kondensators aus ferroelektrischem Material angepasst wird.
7 zeigt eine Grafik der verschiedenen Betriebszustände (Polarisation) des verjüngten ferroelektrischen Kondensators, der eine Mehrfachniveau-Speicherung gemäß dem Aspekt der vorliegenden Erfindung ermöglicht. Die Darstellung von 7 zeigt entsprechende Zeitdiagramme, Polarisationszustände und eine Zustandsfolge des hierin beschriebenen ferroelektrischen Kondensators über fünf (5) Schreiboperationen (d.h. Schreiboperationen 0, 1, 2, 3, 4); es sollte jedoch verstanden werden, dass hierin mehr oder weniger Zustände betrachtet werden. Die Zeitdiagramme zeigen genauer gesagt die Bitleitungsspannung, die an eine Bitleitung angelegt wird, wobei V₀ < V₁ < V₂ < V₃ < V₄. Der Polarisationszustand zeigt schematisch oder grafisch die Polarisation des Kondensators aus ferroelektrischem Material beim Anlegen von jeder Bitleitungsspannung. So wird beispielsweise nach der Herstellung aus einem zufällig polarisierten ferroelektrischen Kondensator (vor allen Zyklen) bei V₀ der ferroelektrische Kondensator in einer Richtung gleichmäßig polarisiert (der Kondensator wird nur in eine Richtung angetrieben), während er bei V₁ am unteren (engeren) Teil des ferroelektrischen Kondensators umgekehrt polarisiert wird. Gemäß der Darstellung in 7 erhöht sich mit zunehmender Spannung von V₀ auf V₄ auch der Betrag der umgekehrten Polarisation, wodurch mehrere Speicherzustände effektiv ermöglicht oder gespeichert werden. Die jeweiligen Diagramme zeigen sequentiell die Zustandsfolge (z.B. Polarisation) für den Kondensator aus ferroelektrischem Material beim Anlegen einer jeden Bitleitungsspannung, d.h. die Diagramme zeigen, dass die Polarisation aufgrund ihrer sich verjüngenden Form zu einem anderen Teil der Zelle getrieben wird.
8 zeigt einen exemplarischen Schaltplan einer Schaltung, die für die in 7 beschriebenen Schreibvorgänge verwendet wird. In diesem Schaltplan umfasst die Schaltung 200 eine Wortleitung WL, eine Platine PL und eine Bitleitung BL, die die Wortleitung WL und die Platine PL schneidet. Ein Zugriffstransistor 202 ist mit der Wortleitung WL verbunden, wobei CBL eine gesamte parasitäre Kapazität der Bitleitung BL darstellt. Der ferroelektrische Kondensator 100 ist mit dem Zugriffstransistor 202 und der Platine PL in Reihe geschaltet. In Ausführungsformen, wenn der Zugriffstransistor 202 EIN ist, ist der ferroelektrische Kondensator 100 mit der Bitleitung (BL) verbunden und es kann auf die Platine (PL) geschrieben oder von ihr gelesen werden.
In Ausführungsformen könnte der Lesevorgang des Mehrfachniveau-FRAM mit einem Verfahren ähnlich dem Standard-FRAM durchgeführt werden. So können beispielsweise die folgenden anschaulichen Schritte für den Lesevorgang verwendet werden: 1) ein Vorladen der Bitleitung (BL) auf 0 V; 2) ein Aktivieren der Wortleitung (WL) stellt einen Kondensatorteiler zwischen der Platine (PL) und Masse her; 3) abhängig von den gespeicherten Daten kann der Kondensator aus ferroelektrischem Material 100 durch C₀ oder C₁ angenähert werden und somit könnte die Spannung V₀ oder V₁ sein; 4) die Platine (PL) wird auf VDD angehoben; 5) an dieser Stelle wird der Leseverstärker aktiviert, um die Bitleitung (BL) (z.B. wenn die Bitleitung (BL) V₁ ist, dann volles VDD; wenn die Bitleitung (BL) V₀ ist, dann volle 0 V); und 6) die Wortleitung (WL) bleibt aktiviert, bis die gemessene Spannung auf der Bitleitung (BL) die Originaldaten wieder in die Speicherzelle zurückstellt. Es ist jedoch zu verstehen, dass die oben beschriebenen Schritte nicht einschränkend sind und nur als ein anschauliches Beispiel dienen.
Für Schritt 3) können mehrere Zustände unter Verwendung der Gesamtkapazität des Kondensators 100 mit verjüngtem ferroelektrischen Material gelesen werden. Je nach den gespeicherten Daten kann beispielsweise der ferroelektrische Kondensator 100 durch C₀, C₁, C₂, C₃ oder C₄ angenähert werden und somit die Spannung V₀, V₁, V₂, V₃ oder V₄ sein. Außerdem sollte man erkennen, dass der Lesevorgang ähnlich wie bei Standard-FRAM destruktiv wäre und ein Neuschreiben der Zelle nach jedem Lesen erforderlich wäre.
Das (die) vorstehend beschriebene(n) Verfahren wird (werden) bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in Rohwaferform (d.h. als Einzelwafer mit mehreren unverpackten Chips), als Bare-Die oder in verpackter Form verteilt werden. Im letzteren Fall wird der Chip in einem einzigen Chipgehäuse (z.B. einem Kunststoffträger, mit Leitungen, die an einer Hauptplatine oder einem anderen höherwertigen Träger befestigt sind) oder in einem Multichipgehäuse (z.B. einem Keramikträger, der eine oder beide Oberflächenverbindungen oder vergrabene Verbindungen aufweist) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder (a) eines Zwischenprodukts, wie beispielsweise einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann jedes Produkt sein, das integrierte Schaltungschips beinhaltet, von Spielzeug und anderen Low-End-Anwendungen bis hin zu fortschrittlichen Computerprodukten mit einem Display, einer Tastatur oder einem anderen Eingabegerät und einem zentralen Prozessor.

Claims

Mehrfachniveau-FRAM-Zelle, umfassend: eine obere Metallleitung (28) und eine obere Via (26); eine untere Metallleitung (12) und eine untere Via (14); und einen verjüngten vertikalen ferroelektrischen Kondensator mit einer ersten Metallelektrode (22a), die mit der oberen Via (26) verbunden ist, und einer zweiten Metallelektrode (22b), die mit der unteren Via (14) verbunden ist, wobei sich die erste Elektrode (22a) und die zweite Elektrode (22b) an den Seitenwänden eines Grabens (20) befinden und ein ferroelektrisches Material (24) einen verbleibenden Abschnitt des Grabens (20) füllt.
Mehrfachniveau-FRAM-Zelle nach Anspruch 1, wobei der verjüngte vertikale ferroelektrische Kondensator aus einem ferroelektrischen Material (24) gebildet ist, das ein sich verjüngendes Profil aufweist.
Mehrfachniveau-FRAM-Zelle nach Anspruch 1, wobei das ferroelektrische Material (24) aus einem dotierten dielektrischen High-K-Material gebildet ist.
Mehrfachniveau-FRAM-Zelle nach Anspruch 3, wobei das dotierte dielektrische High-K-Material ein Hafnium-basiertes Material ist.
Mehrfachniveau-FRAM-Zelle nach Anspruch 1, wobei die untere Via (14) und die obere Via (26) gegeneinander versetzt sind und jeder Kontakt nur eine einzelne Elektrode berührt.
Mehrfachniveau-FRAM-Zelle nach Anspruch 1, wobei der verjüngte vertikale ferroelektrische Kondensator mehr als zwei Speicherzustände aufweist.
Mehrfachniveau-FRAM-Zelle nach Anspruch 1, wobei der verjüngte vertikale ferroelektrische Kondensator in Bezug auf die erste Via (14) und die zweite Via (26) versetzt ist.
Mehrfachniveau-FRAM-Zelle nach Anspruch 1, wobei sich ein elektrisches Feld entlang einer Höhe des verjüngten vertikalen ferroelektrischen Kondensators ändert.
Verfahren, umfassend: ein Bilden einer unteren Metallleitung (12) und einer unteren Via (14) in einem dielektrischen Material (16); ein Bilden von Gräben (20) in einem zusätzlichen Isolatormaterial (18) über der unteren Via (14); ein Bilden von Metallabstandhaltern (22a, 22b) an den Seitenwänden der Gräben (20), wobei sich in jedem Graben (20) ein erster der Metallabstandhalter (22a, 22b) mit der unteren Via (14) verbindet; ein Durchführen eines anisotropen RIE, um die Metallabstandshalter (22a, 22b) zu verjüngen, so dass die Dicke der Metallabstandshalter (22a, 22b) an der Oberseite dünner als am Boden ist; ein Bilden von einem ferroelektrischen Material (24) zwischen den Metallabstandshaltern (22a, 22b) an den Seitenwänden der Gräben (20), so dass das ferroelektrische Material (24) einen verbleibenden Abschnitt des Grabens (20) füllt; und ein Bilden einer oberen Via (26) und von Metallleitungen (28), wobei die obere Via (26) über eine Verbindung mit einem zweiten der Metallabstandshalter (22b) verbunden ist.