DE102018215248A1 - Bearbeitungsverfahren für einen Wafer - Google Patents

Bearbeitungsverfahren für einen Wafer Download PDF

Info

Publication number
DE102018215248A1
DE102018215248A1 DE102018215248.9A DE102018215248A DE102018215248A1 DE 102018215248 A1 DE102018215248 A1 DE 102018215248A1 DE 102018215248 A DE102018215248 A DE 102018215248A DE 102018215248 A1 DE102018215248 A1 DE 102018215248A1
Authority
DE
Germany
Prior art keywords
wafer
front surface
sealing material
cut
surface side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018215248.9A
Other languages
English (en)
Inventor
Katsuhiko Suzuki
Yuri Ban
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Publication of DE102018215248A1 publication Critical patent/DE102018215248A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B24B7/228—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/02—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills
    • B28D5/022—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills by cutting with discs or wheels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Dicing (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

Ein Bearbeitungsverfahren für einen Wafer beinhaltet: einen Ausrichtungsschritt zum Aufnehmen der vorderen Oberflächenseite des Wafers durch ein Versiegelungsmaterial durch eine Aufnahmeeinheit für infrarotes Licht von der vorderen Oberflächenseite des Wafers, Detektieren einer Ausrichtungsmarkierung und Detektieren einer Teilungslinie, die geschnitten werden soll, basierend auf der Ausrichtungsmarkierung; einen Ausbildungsschritt für eine zweite geschnittene Nut zum Ausbilden zweiter geschnittener Nuten, die eine Tiefe entsprechend die fertigen Dicke eines jeden der Bauelementchips aufweisen, in dem Versiegelungsmaterial in den ersten geschnittenen Nuten durch eine zweite Schneidklinge, die eine zweite Dicke aufweist, die kleiner als eine erste Dicke einer ersten Schneidklinge ist, entlang der Teilungslinie von der vorderen Seite des Wafers; und einen Teilungsschritt zum Schleifen des Wafers von einer hinteren Oberflächenseite des Wafers auf die fertige Dicke eines jeden der Bauelementchips, um die zweiten geschnittenen Nuten freizulegen, wodurch der Wafer in einzelne Bauelementchips, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweist, geteilt wird.

Description

  • HINTERGRUND DER ERFINDUNG
  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers um eine 5S-geformte Packung auszubilden.
  • Beschreibung des Stands der Technik
  • Als ein Aufbau zum Realisieren von Miniaturisierung und einer höheren Dichte verschiedener Bauelemente wie Large-Scale-Integrated-Circuits (LSIs) und Flashspeicher eines NAND-Typs wurde zum Beispiel eine Chip-Größenpackung (chip-size package; CSP), in welcher Bauelementchips in Chipgröße verpackt sind, praktisch verwendet und weit in Mobiltelefonen, Smartphones und dergleichen eingesetzt. Darüber hinaus wurde in den vergangenen Jahren aus dem CSP ein CSP, in dem nicht nur eine vordere Oberfläche, sondern alle Seitenoberflächen eines Chips mit einem Versiegelungsmaterial versiegelt sind, das heißt, dass eine sogenannte 5S-geformte Packung entwickelt und praktisch verwendet wurde.
  • Die konventionelle 5S-geformte Packung wird durch die folgenden Schritte hergestellt.
    1. (1) Ausbilden von Bauelementen (Schaltung) und externen Verbindungsanschlüssen, die Erhöhung genannt werden, an einer vorderen Oberfläche eines Halbleiterwafers (im Folgenden manchmal einfach als Wafer bezeichnet).
    2. (2) Schneiden des Wafers entlang Teilungslinien von einer vorderen Oberflächenseite des Wafers, um geschnittene Nuten auszubilden, die jeweils eine Tiefe entsprechend den fertigen Dicken von jedem der Bauelementchips aufweisen.
    3. (3) Versiegeln der vorderen Oberfläche des Wafers mit einem Versiegelungsmaterial, das Ruß enthält.
    4. (4) Schleifen einer hinteren Oberflächenseite des Wafers auf eine fertige Dicke eines jeden der Bauelementchips, um das Versiegelungsmaterial in den geschnittenen Nuten freizulegen.
    5. (5) Durchführen einer Ausrichtung, in welcher, da die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial, das Ruß enthält, versiegelt ist, das Versiegelungsmaterial an einem umfänglichen Abschnitt der vorderen Oberfläche des Wafers entfernt wird, um die Ausrichtungsmarkierungen wie Zielmuster freizulegen, und die Teilungslinien, die geschnitten werden sollen, werden basierend auf den Ausrichtungsmarkierungen detektiert.
    6. (6) Schneiden des Wafers entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers basierend auf der Ausrichtung und Teilen des Wafers in 5S-geformte Packungen, von denen jede die vordere Oberfläche und eine Seitenoberfläche mit dem Versiegelungsmaterial versiegelt aufweist.
  • Da die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial, das Ruß enthält, wie oben beschrieben, versiegelt ist, können die Bauelemente und dergleichen, die in der vorderen Oberfläche des Wafers ausgebildet sind, nicht mit dem bloßen Auge erkannt werden. Um eine Ausrichtung durch Lösen dieses Problems zu ermöglichen, hat der vorliegende Erfinder einer Technik entwickelt, in welcher, wie in dem obigen Absatz 5 beschrieben, das Versiegelungsmaterial an dem umfänglichen Abschnitt der vorderen Oberfläche des Wafers entfernt wird, um die Ausrichtungsmarkierungen wie Zielmuster freizulegen, und basierend auf diesen Zielmustern wird die Teilungslinie, die geschnitten werden soll, detektiert, sodass eine Ausrichtung durchgeführt wird (siehe die japanische Offenlegungsschrift Nr. 2013-074021 und die japanische Offenlegungsschrift Nr. 2016-015438 ).
  • DARSTELLUNG DER ERFINDUNG
  • Jedoch entsprechend dem Ausrichtungsverfahren, das in den oben genannten Patentdokumenten beschrieben ist, wird ein Schritt zum Entfernen des Versiegelungsmaterials an dem umfänglichen Abschnitt des Wafers mit einer Schneidklinge einer großen Breite zum Schneiden der Kante, die an einer Spindel befestigt ist, anstelle einer Schneidklinge zum Teilen benötigt und es ist arbeitsaufwendig, die Schneidklinge zu ersetzen und das Versiegelungsmaterial an dem umfänglichen Abschnitt durch Kantenschneiden zu entfernen, wodurch eine geringe Produktivität verursacht wird.
  • Es ist darum ein Ziel der vorliegenden Erfindung ein Bearbeitungsverfahren für einen Wafer bereitzustellen, in dem ein Ausrichtungsschritt durch das Versiegelungsmaterial, das Ruß enthält, das aufgebracht ist, um eine vordere Oberfläche des Wafers zu beschichten, durchgeführt werden kann.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers bereitgestellt, in dem jedes der Bauelemente, das mehrere Erhöhungen aufweist, in jedem der Bereiche einer vorderen Oberfläche ausgebildet ist, die durch mehrere sich kreuzende Teilungslinien aufgeteilt ist, die in einer sich kreuzenden Weise ausgebildet sind. Das Bearbeitungsverfahren für einen Wafer beinhaltet: einen Ausbildungsschritt für eine erste geschnittene Nut zum Ausbilden erster geschnittener Nuten, die jeweils eine Tiefe aufweisen, die einer Dicke von jedem der Bauelementchips entspricht, durch eine erste Schneidklinge, die eine erste Dicke aufweist, entlang der Teilungslinien von einer vorderen Oberflächenseite des Wafers; einen Versiegelungsschritt zum Versiegeln der vorderen Oberfläche des Wafers inklusive der ersten geschnittenen Nuten mit einem Versiegelungsmaterial, nachdem der Ausbildungsschritt für eine erste geschnittene Nut durchgeführt wurde; einen Ausrichtungsschritt zum Aufnehmen der vorderen Oberflächenseite des Wafers durch das Versiegelungsmaterial durch ein Aufnahmemittel für infrarotes Licht von der vorderen Seite des Wafers, Detektieren einer Ausrichtungsmarkierung und Detektieren der Teilungslinie, die geschnitten werden soll, basierend auf der Ausrichtungsmarkierung, nachdem der Versiegelungsschritt durchgeführt wurde; einen Ausbildungsschritt für eine zweite geschnittene Nut zum Ausbilden zweiter geschnittener Nuten, die eine Tiefe aufweisen, die der fertigen Dicke eines jeden der Bauelementchips entspricht, in dem Versiegelungsmaterial in den ersten geschnittenen Nuten durch eine zweite Schneidklinge, die eine zweite Dicke aufweist, die kleiner als die erste Dicke der ersten Schneidklinge ist, entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers, nachdem der Ausrichtungsschritt durchgeführt wurde; einen Anbringungsschritt für ein Schutzelement, um ein Schutzelement an der vorderen Oberfläche des Wafers anzubringen, nachdem der Ausbildungsschritt für eine zweite geschnittene Nut durchgeführt wurde; und einen Teilungsschritt zum Schleifen des Wafers von einer hinteren Oberflächenseite des Wafers auf die fertige Dicke eines jeden der Bauelementchips, um die zweiten geschnittenen Nuten freizulegen, wodurch der Wafer in einzelne Bauelementchips, die jeweils die vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweisen, geteilt wird, nachdem der Anbringungsschritt für ein Schutzband durchgeführt wurde. In dem Versiegelungsschritt wird die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial versiegelt, das eine solche Transmissionseigenschaft aufweist, dass Infrarotstrahlen, die durch das Aufnahmemittel für infrarotes Licht empfangen werden sollen, durch das Versiegelungsmaterial laufen.
  • Vorzugsweise beinhaltet das Aufnahmemittel für infrarotes Licht, das in dem Ausrichtungsschritt verwendet wird, ein InGaAs-Aufnahmeelement.
  • Entsprechend dem Bearbeitungsverfahren für einen Wafer der vorliegenden Erfindung wird die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial versiegelt, durch das die Infrarotstrahlen, die durch das Aufnahmemittel für infrarotes Licht empfangen werden sollen, laufen, die Ausrichtungsmarkierung, die in dem Wafer ausgebildet ist, durch das Versiegelungsmaterial durch das Aufnahmemittel für infrarotes Licht detektiert und die Ausrichtung kann basierend auf der Ausrichtungsmarkierung durchgeführt werden. Darum kann der Ausrichtungsschritt einfach durchgeführt werden, ohne das Versiegelungsmaterial an dem umfänglichen Abschnitt der vorderen Oberfläche des Wafers zu entfernen, wie im Stand der Technik.
  • Entsprechend können die zweiten geschnittenen Nuten entlang des Versiegelungsmaterials, das in die ersten geschnittenen Nuten gefüllt wurde, die in der Tiefe entsprechend der fertigen Dicke eines jeden der Bauelementchips ausgebildet sind, von der vorderen Oberflächenseite des Wafers ausgebildet werden und dann kann danach durch Schleifen des Wafers von der hinteren Oberflächenseite des Wafers auf die fertige Dicke eines jeden der Bauelementchips, um die zweiten geschnittenen Nuten freizulegen, der Wafer in einzelne Bauelementchips geteilt werden, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen mit dem Versiegelungsmaterial versiegelt aufweist.
  • Das obige und andere Merkmale, Ziele und Vorteile der vorliegenden Erfindung und die Weise des Realisierens dieser wird klarer und die Erfindung selbst durch ein Studieren der folgenden Beschreibung und beigefügten Ansprüche mit Bezug zu den angehängten Figuren, die eine bevorzugte Ausführungsform der Erfindung zeigen, verstanden.
  • Figurenliste
    • 1 ist eine perspektivische Ansicht eines Halbleiterwafers;
    • 2 ist eine perspektivische Ansicht, die einen Ausbildungsschritt für eine erste geschnittene Nut zeigt;
    • 3 ist eine perspektivische Ansicht, die einen Versiegelungsschritt zeigt;
    • 4 ist eine Schnittansicht, die einen Ausrichtungsschritt zeigt;
    • 5A ist eine Schnittansicht, die einen Ausbildungsschritt für eine zweite geschnittene Nut zeigt;
    • 5B ist eine partiell vergrößerte Schnittansicht eines Wafers, nachdem der Ausbildungsschritt für eine zweite geschnittene Nut durchgeführt wurde;
    • 6A ist eine partielle, seitliche Schnittansicht, die einen Teilungsschritt zeigt; und
    • 6B ist eine vergrößerte Schnittansicht eines Bauelementchips.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Eine Ausführungsform der vorliegenden Erfindung wird detailliert im Folgenden mit Bezug zu den Figuren beschrieben. Mit Bezug zu 1 ist eine perspektivische Ansicht einer vorderen Oberflächenseite eines Halbleiterwafers (im Folgenden einfach als Wafer bezeichnet) 11 gezeigt, der dazu geeignet ist, durch ein Bearbeitungsverfahren der vorliegenden Erfindung bearbeitet zu werden. In einer vorderen Oberfläche 11a des Halbleiterwafers 11 sind mehrere Teilungslinien (Straßen) 13 in einem Gittermuster ausgebildet und ein Bauelement 15 wie eine integrierte Schaltung IC oder ein LSI ist in jedem der Bereiche ausgebildet, die durch die Teilungslinien 13, die sich orthogonal kreuzen, aufgeteilt sind.
  • Jedes Bauelement 15 weist mehrere Elektrodenerhöhungen (im Folgenden einfach als Erhöhungen bezeichnet) 17 an seiner vorderen Oberfläche auf, und der Wafer 11 beinhaltet an der an seiner vorderen Oberfläche einen Bauelementbereich 19, in dem mehrere Bauelemente 15, die jeweils mehrere Erhöhungen 17 aufweisen, ausgebildet sind, und einen umfänglichen Randbereich 21, der den Bauelementbereich 19 umgibt.
  • In einem Bearbeitungsverfahren für einen Wafer entsprechend einer Ausführungsform der vorliegenden Erfindung wird zuerst ein Ausbildungsschritt für eine erste geschnittene Nut zum Ausbilden erster geschnittener Nuten, die jeweils eine Tiefe entsprechend einer fertigen Dicke von jedem Bauelementchip aufweisen, durch eine erste Schneidklinge, die eine erste Dicke aufweist, entlang der Teilungslinie 13 von der vorderen Oberflächenseite des Wafers 11 als ein erster Schritt durchgeführt. Der Ausbildungsschritt für eine erste geschnittene Nut wird mit Bezug zu 2 beschrieben.
  • Eine Schneideinheit 10 beinhaltet eine Schneidklinge 14, die entfernbar an einem Spitzenabschnitt einer Spindel 12 befestigt ist, und eine Ausrichtungseinheit 16, die ein Aufnahmemittel (Aufnahmeeinheit) 18 aufweist. Die Aufnahmeeinheit 18 weist nicht nur ein Mikroskop und eine Kamera auf, die sichtbares Licht aufnimmt, sondern auch ein Aufnahmeelement für Infrarotlicht auf, das ein Infrarotbild aufnimmt. In der vorliegenden Ausführungsform ist ein InGaAs-Aufnahmeelement als das Infrarotaufnahmeelement angepasst.
  • Vor dem Durchführen des Ausbildungsschritts für eine erste geschnittene Nut wird eine Ausrichtung durchgeführt, bei der die vordere Oberfläche des Wafers 11 zuerst mit sichtbaren Licht durch die Aufnahmeeinheit 18 aufgenommen wird, Ausrichtungsmarkierungen wie Zielmuster, die in jedem Bauelement 15 ausgebildet sind, werden detektiert, und die Teilungslinie 13, die geschnitten werden soll, wird basierend an den Ausrichtungsmarkierungen detektiert.
  • Nachdem die Ausrichtung durchgeführt wurde, wird ein Ausbildungsschritt für eine erste Nut durchgeführt, in welchem die Schneidklinge (erste Schneidklinge) 14, die mit hoher Geschwindigkeit in einer Richtung eines Pfeils R1 gedreht wird, dazu gebracht wird, in den Wafer 11 bis zu einer Tiefe, welche der fertigen Dicke von jedem der Bauelementchips entspricht, entlang der Teilungslinie 13 von der vorderen Oberflächenseite 11a des Wafers 11 zu schneiden, und ein Einspanntisch (nicht dargestellt), an dem der Wafer 11 angesaugt gehalten ist, wird für eine Bearbeitung in einer Richtung eines Pfeils X1 zugeführt, wodurch eine erste geschnittene Nut 23 entlang der Teilungslinie 13 ausgebildet wird.
  • Der Ausbildungsschritt für eine erste geschnittene Nut wird sequenziell entlang den Teilungslinien 13 durchgeführt, die sich in einer ersten Richtung erstrecken, während die Schneideeinheit 10 in eine Indexzufuhr in einer Richtung orthogonal zu der Richtung X1 der Zufuhr für eine Bearbeitung um den Abstand der Teilungslinie 13 versetzt wird. Als nächstes wird der Einspanntisch (nicht dargestellt) um 90° gedreht und dann wird derselbe Ausbildungsschritt für eine erste geschnittene Nut wie oben sequenziell entlang der Teilungslinien 13 durchgeführt, die sich in einer zweiten Richtung orthogonal zu der ersten Richtung erstrecken.
  • Nachdem der Ausbildungsschritt für eine erste geschnittene Nut durchgeführt wurde, wird ein Versiegelungsschritt durchgeführt, in dem, wie in 3 dargestellt, ein Versiegelungsmaterial 20 an der vorderen Oberfläche 11a des Wafers 11 aufgebracht wird, um die vordere Oberfläche 11a des Wafers 11, der die ersten geschnittenen Nuten 23 beinhaltet, mit einem Versiegelungsmaterial zu versiegeln. Da das Versiegelungsmaterial 20 flüssig ist, wenn der Versiegelungsschritt durchgeführt wird, werden die ersten geschnittenen Nuten 23 mit dem Versiegelungsmaterial 20 gefüllt.
  • Als das Versiegelungsmaterial 20 wird eine Zusammensetzung, die 10,3% Epoxid-Kunststoff oder Epoxid-Kunststoff plus Phenol-Kunststoff, 85,3% Silica-Füllstoff, 0,1% bis 0,2% Ruß und 4,2% bis 4,3% anderer Inhaltsstoffe in Massenprozent enthält. Beispiele der anderen Inhaltsstoffe beinhalten Metallhydroxide, Antimontrioxid, Siliziumdioxid und dergleichen.
  • Wenn die vordere Oberfläche 11a des Wafers 11 mit dem Versiegelungsmaterial 20 bedeckt und versiegelt wird und das eine solche Zusammensetzung aufweist, verursacht der Ruß, der in einer extrem kleinen Menge in dem Versiegelungsmaterial 20 enthalten ist, dass das Versiegelungsmaterial 20 schwarz ist, und entsprechend ist es normalerweise schwierig, die vordere Seite 11a des Wafers 11 durch das Versiegelungsmaterial 20 zu sehen.
  • Hier ist der Ruß in das Versiegelungsmaterial 20 hauptsächlich zum Verhindern eines elektrostatischen Zerstörens der Bauelemente 15 gemischt und vorliegend wird kein Versiegelungsmaterial, das keinen Ruß enthält, kommerziell verwendet. Das Verfahren zum Aufbringen des Versiegelungsmaterials 20 ist nicht besonders beschränkt; jedoch ist es gewünscht, das Versiegelungsmaterial 20 bis zu einer Höhe von jeder der Erhöhungen 17 aufzubringen, und danach wird das Versiegelungsmaterial 20 einem Ätzen ausgesetzt, um die Endabschnitte der Erhöhungen 17 freizulegen.
  • Nachdem der Versiegelungsschritt durchgeführt wurde, wird ein Ausrichtungsschritt durchgeführt, in dem die vordere Oberfläche 11a des Wafers 11 durch das Versiegelungsmaterial 20 durch das Ausnahmemittel für infrarotes Licht von der vorderen Oberfläche 11a des Wafers 11 aufgenommen wird, mindestens zwei Ausrichtungsmarkierungen wie Zielmuster, die in der vorderen Oberfläche des Wafers 11 ausgebildet sind, werden detektiert und die Teilungslinien 13, die geschnitten werden soll, wird basierend auf diesen Ausrichtungsmarkierungen detektiert.
  • Der Ausrichtungsschritt wird detailliert mit Bezug zu 4 beschrieben. Vor dem Durchführen des Ausrichtungsschritts wird eine hintere Oberflächenseite 11b des Wafers 11 an einem Teilungsband T angebracht, dessen äußerer umfänglicher Abschnitt an einem ringförmigen Rahmen F angebracht ist. In dem Ausrichtungsschritt, wie in 4 dargestellt, wird der Wafer 11 durch den Einspanntisch 40 einer Schneidvorrichtung durch das Teilungsband T angesaugt und gehalten und das Versiegelungsmaterial 20, das die vordere Oberfläche 11a des Wafers 11 versiegelt, liegt nach oben frei. Danach wird der ringförmige Rahmen F durch Klemmen mit Klemmen 42 fixiert.
  • In dem Ausrichtungsschritt wird die vordere Oberfläche 11a des Wafers 11 durch ein Infrarot-Aufnahmeelement einer Aufnahmeeinheit 18A der Laserbearbeitungsvorrichtung ähnlich zu der Aufnahmeeinheit 18 für sichtbares Licht der Schneidvorrichtung aufgenommen, die in 2 dargestellt ist. Da das Versiegelungsmaterial 20 aus einem Versiegelungsmaterial 20, durch welches Infrarotstrahlen, die durch das Infrarot-Aufnahmeelement der Aufnahmeeinheit 18A empfangen werden sollen, laufen können, ausgebildet ist, können mindestens zwei Ausrichtungsmarkierungen wie Zielmuster, die in der vorderen Oberfläche 11a des Wafers 11 ausgebildet sind, durch das Infrarot-Aufnahmeelement detektiert werden. Vorzugsweise ist ein InGaAs-Aufnahmeelement, das eine hohe Empfindlichkeit aufweist, als das Aufnahmeelement für Infrarotlicht angepasst. Vorzugsweise, beinhaltet die Aufnahmeeinheit 18A eine Belichtungssteuerung, durch welche die Belichtungszeit oder dergleichen angepasst werden kann.
  • Als nächstes wird der Einspanntisch 40 um θ gedreht, sodass eine gerade Linie, die diese Ausrichtungsmarkierungen verbindet, parallel zu der Richtung X1 einer Zufuhr für eine Bearbeitung ist, und ferner wird die Schneideinheit 10, die in 2 dargestellt ist, in der Richtung orthogonal zu der Richtung X1 für eine Zufuhr für ein Bearbeiten um einen Abstand zwischen der Ausrichtungsmarkierung und dem Zentrum der Teilungslinien 13 bewegt, wodurch die Teilungslinie 13, die geschnitten werden soll, detektiert wird.
  • Nachdem der Ausrichtungsschritt durchgeführt wurde, wird ein Ausbildungsschritt für eine zweite geschnittene Nut durchgeführt, indem, wie in 5A dargestellt, der Wafer 11 mit seiner vorderen Oberfläche 11a, die durch das Versiegelungsmaterial 20 versiegelt ist, mit einer zweiten Schneidklinge 14A, die eine kleinere Breite als eine Breite der ersten Schneidklinge aufweist, entlang der Teilungslinien 13 von der vorderen Oberflächenseite 11a des Wafers 11 aufgebracht wird, um zweite geschnittene Nuten 25, die eine Tiefe entsprechend den fertigen Dicken eines jeden der Bauelementchips aufweisen, auszubilden.
  • Dieser Ausbildungsschritt für eine zweite geschnittene Nut wird sequenziell entlang der Teilungslinien 13 durchgeführt, die sich in einer ersten Richtung erstrecken, worauf der Einspanntisch 40 um 90° gedreht wird, und der Ausbildungsschritt für eine zweite geschnittene Nut wird dann sequenziell entlang der Teilungslinien 13 durchgeführt, die sich in der zweiten Richtung orthogonal zu der ersten Richtung erstrecken.
  • Nachdem der Ausbildungsschritt für eine zweite geschnittene Nut durchgeführt wurde, wird ein Anbringungsschritt für ein Schutzband durchgeführt, indem ein Schutzelement 22 wie ein Oberflächenschutzband an der vorderen Oberfläche 11a des Wafers 11 angebracht wird. Nachdem der Anbringungsschritt für ein Schutzband durchgeführt wurde, wird ein Teilungsschritt durchgeführt, indem der Wafer 11 von der hinteren Oberflächenseite 11b des Wafers 11 auf die fertige Dicke eines jeden der Bauelementchips geschliffen wird, um die zweiten geschnittenen Nuten 25, die in dem Versiegelungsmaterial 20 ausgebildeten sind, freizulegen und den Wafer 11 in einzelne Bauelementchips 27 zu teilen, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen mit dem Versiegelungsmaterial 20 versiegelt aufweist.
  • Der Teilungsschritt wird mit Bezug zu 6A beschrieben. Der Wafer 11 wird durch einen Einspanntisch 24 in einer Schleifvorrichtung durch das Schutzelement 22 wie ein Oberflächenschutzband, das an der vorderen Oberfläche 11a des Wafers 11 angebracht ist, angesaugt und gehalten. Eine Schleifeinheit 26 beinhaltet eine Spindel 30, die drehbar in einem Spindelgehäuse 28 aufgenommen ist, und drehend durch einen Motor, der nicht dargestellt ist, angetrieben wird, eine Scheibenbefestigung 32, die an einer Spitze der Spindel 30 fixiert ist, und eine Schleifscheibe 34, die entfernbar an der Scheibenbefestigung 32 befestigt ist. Die Schleifscheibe 34 beinhaltet eine ringförmige Scheibenbasis 36 und mehrere Schleifsteine 38, die an einem äußeren Umfang eines unteren Endes der Scheibenbasis 36 gesichert sind.
  • In dem Teilungsschritt, während der Einspanntisch 24 in einer Richtung eines Pfeils a mit zum Beispiel 300 Umdrehungen pro Minute gedreht wird, wird die Schleifscheibe 34 in einer Richtung eines Pfeils b zum Beispiel mit 6000 Umdrehungen pro Minute gedreht und ein Zufuhrmechanismus für eine Schleifeinheit (nicht dargestellt) wird angetrieben, um die Schleifsteine 38 der Schleifscheibe 34 in Kontakt mit der hinteren Oberfläche 11b des Wafers 11 zu bringen.
  • Danach wird die hintere Oberfläche 11b des Wafers 11 geschliffen, während die Schleifscheibe 34 in eine Schleifzufuhr um eine vorbestimmte Menge nach unten mit einer vorbestimmten Schleifzufuhrgeschwindigkeit versetzt wird. Während eine Dicke des Wafers 11 durch ein Messmittel für eine Dicke eines Kontakttyps oder eines nicht-Kontakttyps gemessen wird, wird der Wafer 11 auf eine vorbestimmte Dicke zum Beispiel 100 µm geschliffen, um die zweiten geschnittenen Nuten 25 freizulegen, wodurch der Wafer 11 in einzelne Bauelementchips 27 geteilt wird, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen mit dem Versiegelungsmaterial 20 umgeben aufweist, wie in 6B dargestellt.
  • Der Bauelementchip 27, der in dieser Weise hergestellt wurde, kann an einer Hauptplatine durch Flip-Chip-Verbinden befestigt werden, indem der Bauelementchip von oben nach unten umgedreht wird und die Erhöhungen jeweils mit leitenden Pads der Hauptplatine verbunden werden.
  • Die vorliegende Erfindung ist nicht auf die Details der oben beschriebenen bevorzugten Ausführungsformen beschränkt. Der Umfang der Erfindung ist durch die angehängten Ansprüche definiert und alle Änderungen und Modifikationen, die in das Äquivalente des Umfangs der Ansprüche fallen, werden darum durch die Erfindung umfasst.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2013074021 [0004]
    • JP 2016015438 [0004]

Claims (2)

  1. Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers, in dem jedes Bauelement, das mehrere Erhöhungen aufweist, in jedem der Bereiche einer vorderen Oberfläche ausgebildet ist, die durch mehrere sich kreuzende Teilungslinien aufgeteilt ist, die in einer sich kreuzenden Weise ausgebildet sind, wobei das Bearbeitungsverfahren für einen Wafer umfasst: einen Ausbildungsschritt für eine erste geschnittene Nut zum Ausbilden erster geschnittener Nuten, die jeweils eine Tiefe entsprechend einer fertigen Dicke eines jeden der Bauelementchips aufweisen, durch eine erste Schneidklinge, die eine erste Dicke aufweist, entlang der Teilungslinien von einer vorderen Oberflächenseite des Wafers; einen Versiegelungsschritt zum Versiegeln der vorderen Oberfläche des Wafers inklusive der ersten geschnittenen Nuten mit einem Versiegelungsmaterial, nachdem der Ausbildungsschritt für eine erste geschnittene Nut durchgeführt wurde; einen Ausrichtungsschritt zum Aufnehmen der vorderen Oberflächenseite des Wafers durch das Versiegelungsmaterial durch ein Aufnahmemittel für infrarotes Licht von der vorderen Oberflächenseite des Wafers, Detektieren einer Ausrichtungsmarkierung und Detektieren der Teilungslinie, die geschnitten werden soll, basierend auf der Ausrichtungsmarkierung, nachdem der Versiegelungsschritt durchgeführt wurde; einen Ausbildungsschritt für eine zweite geschnittene Nut zum Ausbilden zweiter geschnittener Nuten, die eine Tiefe entsprechend der fertigen Dicke eines jeden der Bauelementchips aufweisen, in dem Versiegelungsmaterial in den ersten geschnittenen Nuten durch eine zweite Schneidklinge, die eine zweite Dicke kleiner als die erste Dicke der ersten Schneidklinge aufweist, entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers, nachdem der Ausrichtungsschritt durchgeführt wurde; einen Anbringungsschritt für ein Schutzelement zum Anbringen eines Schutzelements an der vorderen Oberfläche des Wafers, nachdem der Ausbildungsschritt für eine zweite geschnittene Nut durchgeführt wurde; und einen Teilungsschritt zum Schleifen des Wafers von einer hinteren Oberflächenseite des Wafers auf die fertige Dicke eines jeden der Bauelementchips, um die zweiten geschnittenen Nuten freizulegen, wodurch der Wafer in einzelne Bauelementchips geteilt wird, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweist, nachdem der Anbringungsschritt für ein Schutzelement durchgeführt wurde, wobei in dem Versiegelungsschritt die vordere Oberfläche des Wafers mit einem Versiegelungsmaterial versiegelt wird, das eine solche Transmissionseigenschaft aufweist, dass Infrarotstrahlen, die durch das Aufnahmemittel für Infrarotlicht aufgenommen werden sollen, durch das Versiegelungsmaterial laufen.
  2. Bearbeitungsverfahren für einen Wafer nach Anspruch 1, wobei das Aufnahmemittel für Infrarotlicht, das in dem Ausrichtungsschritt verwendet wird, ein InGaAs-Aufnahmeelement beinhaltet.
DE102018215248.9A 2017-09-08 2018-09-07 Bearbeitungsverfahren für einen Wafer Pending DE102018215248A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-173187 2017-09-08
JP2017173187A JP6987443B2 (ja) 2017-09-08 2017-09-08 ウェーハの加工方法

Publications (1)

Publication Number Publication Date
DE102018215248A1 true DE102018215248A1 (de) 2019-03-14

Family

ID=65441925

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018215248.9A Pending DE102018215248A1 (de) 2017-09-08 2018-09-07 Bearbeitungsverfahren für einen Wafer

Country Status (6)

Country Link
JP (1) JP6987443B2 (de)
KR (1) KR102631711B1 (de)
CN (1) CN109473392B (de)
DE (1) DE102018215248A1 (de)
SG (1) SG10201807749RA (de)
TW (1) TWI772512B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403315A (zh) * 2020-03-03 2020-07-10 上海华力集成电路制造有限公司 晶圆切边装置和方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020152474A (ja) 2019-03-18 2020-09-24 株式会社リコー 接触部材、乾燥装置、及び印刷装置
JP2020181876A (ja) * 2019-04-24 2020-11-05 株式会社ディスコ デバイスパッケージの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074021A (ja) 2011-09-27 2013-04-22 Disco Abrasive Syst Ltd アライメント方法
JP2016015438A (ja) 2014-07-03 2016-01-28 株式会社ディスコ アライメント方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3595232B2 (ja) * 1999-03-11 2004-12-02 沖電気工業株式会社 半導体装置の製造方法
JP3423245B2 (ja) * 1999-04-09 2003-07-07 沖電気工業株式会社 半導体装置及びその実装方法
JP3415069B2 (ja) * 1999-05-14 2003-06-09 株式会社東京精密 ダイシング装置
JP4471632B2 (ja) * 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
US7494900B2 (en) * 2006-05-25 2009-02-24 Electro Scientific Industries, Inc. Back side wafer dicing
US20080083980A1 (en) * 2006-10-06 2008-04-10 Advanced Chip Engineering Technology Inc. Cmos image sensor chip scale package with die receiving through-hole and method of the same
JP2015023078A (ja) * 2013-07-17 2015-02-02 株式会社ディスコ ウエーハの加工方法
JP2017005056A (ja) * 2015-06-08 2017-01-05 株式会社ディスコ ウエーハの加工方法
JP2017028160A (ja) * 2015-07-24 2017-02-02 株式会社ディスコ ウエーハの加工方法
JP2017084932A (ja) * 2015-10-27 2017-05-18 株式会社ディスコ ウエーハの加工方法
JP2017092125A (ja) 2015-11-05 2017-05-25 株式会社ディスコ ウエーハの加工方法
JP2017108089A (ja) * 2015-12-04 2017-06-15 株式会社東京精密 レーザ加工装置及びレーザ加工方法
JP6608694B2 (ja) * 2015-12-25 2019-11-20 株式会社ディスコ ウエーハの加工方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074021A (ja) 2011-09-27 2013-04-22 Disco Abrasive Syst Ltd アライメント方法
JP2016015438A (ja) 2014-07-03 2016-01-28 株式会社ディスコ アライメント方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403315A (zh) * 2020-03-03 2020-07-10 上海华力集成电路制造有限公司 晶圆切边装置和方法
CN111403315B (zh) * 2020-03-03 2022-03-18 上海华力集成电路制造有限公司 晶圆切边装置和方法

Also Published As

Publication number Publication date
KR102631711B1 (ko) 2024-01-30
SG10201807749RA (en) 2019-04-29
TW201913782A (zh) 2019-04-01
JP2019050260A (ja) 2019-03-28
TWI772512B (zh) 2022-08-01
CN109473392B (zh) 2023-07-07
CN109473392A (zh) 2019-03-15
KR20190028321A (ko) 2019-03-18
JP6987443B2 (ja) 2022-01-05

Similar Documents

Publication Publication Date Title
DE102018215249A1 (de) Bearbeitungsverfahren für einen Wafer
DE102017206400B4 (de) Bearbeitungsverfahren für einen wafer
DE102016208307A1 (de) Waferbearbeitungsverfahren
DE102018215248A1 (de) Bearbeitungsverfahren für einen Wafer
DE102016104277B4 (de) Leckagesensor zur seitlichen Detektion
DE102018210393B4 (de) Bearbeitungsverfahren für ein Substrat
DE102018201084A1 (de) Laserbearbeitungsvorrichtung
DE102017223555A1 (de) Herstellungsverfahren für eine Halbleiterpackung
DE102017210694A1 (de) Detektionsverfahren für einen inneren Riss und Detektionsvorrichtung für einen inneren Riss
DE102016226180A1 (de) Waferbearbeitungsverfahren
DE102009004567A1 (de) Wafertrennverfahren
DE102018215247A1 (de) Bearbeitungsverfahren für einen Wafer
DE102014206527A1 (de) Aufteilungsverfahren für scheibenförmiges Werkstück
DE102017214521B4 (de) Bearbeitungsverfahren für einen Verbundwafer
DE102018215271A1 (de) Bearbeitungsverfahren für einen wafer
DE102018215246A1 (de) Bearbeitungsverfahren für einen Wafer
DE102013111540B4 (de) Höckergehäuse und Verfahren zu seiner Herstellung
DE102018215251A1 (de) Bearbeitungsverfahren für einen Wafer
DE102018215245A1 (de) Bearbeitungsverfahren für einen Wafer
DE102018215252A1 (de) Bearbeitungsverfahren für einen Wafer
DE102018215244A1 (de) Bearbeitungsverfahren für einen Wafer
DE102014219908B4 (de) Herstellungsverfahren für eine Fotomaske
DE112017007411T5 (de) Halbleiter-Herstellungsverfahren
DE102018215269A1 (de) Bearbeitungsverfahren für einen wafer
DE102015116092B4 (de) Verfahren zum Herstellen eines optoelektronischen Bauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication