DE112017007411T5 - Halbleiter-Herstellungsverfahren - Google Patents

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Abstract

Eine rückwärtige Oberfläche (W1b) eines Wafers (W1) wird mit einem ringförmigen vorstehenden Teilbereich (X1) ausgebildet. Der Wafer (W1) wird mit einer Klinge (BL1) von einer Seite einer vorderen Oberfläche (W1a) des Wafers (W1) aus in einem Zustand geschnitten, in dem der vorstehende Teilbereich (X1) des Wafers (W1) mit einer nach oben gewandten rückwärtigen Oberfläche (W1b) abgestützt ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf ein Halbleiter-Herstellungsverfahren, das einen Wafer verwendet, der mit einem ringförmigen vorstehenden Teilbereich ausgebildet ist.
  • Allgemeiner Stand der Technik
  • Das Abdünnen eines Wafers, der bei einer Herstellung eines zur elektrischen Leistungsansteuerung verwendeten Leistungs-Halbleiters verwendet wird, wird vorangetrieben. Im Allgemeinen tritt, je dünner der Wafer ist, umso leichter eine Verwerfung des Wafers auf. Falls im Wafer eine etwaige Verwerfung vorhanden ist, besteht eine Möglichkeit, dass eine Prozessierung des Wafers nicht normal ausgeführt werden kann
  • Patentdokument 1 offenbart eine Konfiguration zum Reduzieren einer Verwerfung eines Wafers (worauf im Folgenden auch als „verwandte Konfiguration A“ verwiesen wird. In der verwandten Konfiguration A wird nur ein einem Vorrichtungsbereich entsprechender Bereich in einer rückwärtigen Oberfläche des Wafers geschliffen. Dadurch wird in der rückwärtigen Oberfläche des Wafers ein vertiefter Teilbereich ausgebildet und wird ein ringförmiger Verstärkungsteilbereich auf der rückwärtigen Oberfläche des Wafers geschaffen. Man beachte, dass es notwendig ist, dass der ringförmige Verstärkungsteilbereich vom Wafer abgetrennt wird, bevor am Wafer eine Prozessierung zum Zerteilen ausgeführt wird.
  • Dokument nach dem Stand der Technik
  • Patentdokument
  • Patentdokument 1: japanische Patentanmeldung Nr. 5390740
  • Zusammenfassung
  • Durch die Erfindung zu lösendes Problem
  • Um den Wafer von dem ringförmigen vorstehenden Teilbereich (Verstärkungsteilbereich) abzutrennen, wird im Allgemeinen der Wafer mit einer Klinge von einer Seite der vorderen Oberfläche aus in einem Zustand geschnitten, in dem eine vordere Oberfläche des Wafers nach oben gewandt ist. Auf der vorderen Oberfläche des Wafers ist eine Vorrichtung wie etwa eine Halbleitervorrichtung oder dergleichen ausgebildet. Daher besteht in dem oben beschriebenen Schneidverfahren ein Problem, dass sich während des Schneidens des Wafers erzeugte scharfe Splitter (engl. cutting chips) auf der vorderen Oberfläche des Wafers verstreuen und an der Vorrichtung wie etwa der Halbleitervorrichtung oder dergleichen leicht anhaften.
  • Folglich ist es erforderlich, dass eine Verstreuung der scharfen Splitter auf der vorderen Oberfläche des Wafers eingeschränkt wird. Man beachte, dass in der verwandten Konfiguration A diese Anforderung nicht erfüllt werden kann.
  • Die vorliegende Erfindung wird geschaffen, um das oben beschriebene Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, ein Halbleiter-Herstellungsverfahren vorzusehen, das imstande ist, ein Verstreuen von scharfen Splittern auf einer vorderen Oberfläche eines Wafers zu unterdrücken.
  • Mittel zur Lösung des Problems
  • Um die oben beschriebene Aufgabe zu lösen, ist ein Halbleiter-Herstellungsverfahren gemäß einem Aspekt der vorliegenden Erfindung ein Herstellungsverfahren, das einen Wafer verwendet, der mit einem ringförmigen vorstehenden Teilbereich auf einer rückwärtigen Oberfläche des Wafers ausgebildet ist. Das Halbleiter-Herstellungsverfahren beinhaltet einen Halteschritt zum Halten des Wafers, indem der vorstehende Teilbereich des Wafers abgestützt wird, wobei die rückwärtige Oberfläche nach oben gewandt ist, und einen Schneidschritt zum Schneiden des Wafers mit einer Klinge von einer Seite einer vorderen Oberfläche des Wafers aus, so dass der vorstehende Teilbereich vom Wafer abgetrennt wird.
  • Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung wird der Wafer mit der Klinge von der Seite der vorderen Oberfläche des Wafers aus in dem Zustand geschnitten, in dem der vorstehende Teilbereich des Wafers mit der nach oben gewandten rückwärtigen Oberfläche abgestützt ist. Das heißt, der Wafer wird in einem Zustand geschnitten, in dem die vordere Oberfläche des Wafers nach unten gewandt ist.
  • Dadurch fallen während des Schneidens des Wafers erzeugte scharfe Splitter nach unten. Dementsprechend kann ein Verstreuen der scharfen Splitter auf der vorderen Oberfläche des Wafers unterdrückt werden.
  • Die Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung und den beiliegenden Zeichnungen ersichtlicher werden.
  • Figurenliste
    • 1 stellt Ansichten dar, die eine Konfiguration eines Wafers zeigen, der in einer ersten Ausführungsform der vorliegenden Erfindung verwendet wird.
    • 2 ist eine Ansicht, um ein Halbleiter-Herstellungsverfahren Pr gemäß der ersten Ausführungsform der vorliegenden Erfindung zu beschreiben.
    • 3 ist ein Flussdiagramm des Halbleiter-Herstellungsverfahrens Pr gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 4 ist eine Ansicht, um ein Halbleiter-Herstellungsverfahren Pra gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zu beschreiben.
    • 5 ist ein Flussdiagramm des Halbleiter-Herstellungsverfahrens Pra gemäß der zweiten Ausführungsform der vorliegenden Erfindung.
    • 6 ist eine Ansicht, um ein Halbleiter-Herstellungsverfahren Prb gemäß einer dritten Ausführungsform der vorliegenden Erfindung zu beschreiben.
    • 7 ist ein Flussdiagramm des Halbleiter-Herstellungsverfahrens Prb gemäß der dritten Ausführungsform der vorliegenden Erfindung.
    • 8 ist eine Ansicht, um ein Halbleiter-Herstellungsverfahren Prn als ein Vergleichsbeispiel zu beschreiben.
  • Beschreibung von Ausführungsformen
  • Im Folgenden werden unter Bezugnahme auf die Zeichnungen Ausführungsformen der vorliegenden Erfindung beschrieben. In den folgenden Zeichnungen sind die gleichen Komponenten mit den gleichen Bezugszeichen bezeichnet. Namen und Funktionen der Komponenten, die mit den gleichen Bezugszeichen bezeichnet sind, sind die gleichen. Dementsprechend müssen detaillierte Beschreibungen eines Teils der mit den gleichen Bezugszeichen bezeichneten Komponenten nicht wiederholt werden.
  • Es sollte besonders erwähnt werden, dass Abmessungen, ein Material, eine Form, eine relative Anordnung von jeder der Komponenten und dergleichen, die in den Ausführungsformen beispielhaft dargestellt sind, gemäß einer Konfiguration einer Vorrichtung, für die die vorliegende Erfindung verwendet wird, verschiedenen Bedingungen und dergleichen geeignet geändert werden können.
  • <Erste Ausführungsform>
  • 1 stellt Ansichten dar, die eine Konfiguration eines Wafers W1 zeigen, der in einer ersten Ausführungsform der vorliegenden Erfindung verwendet wird. 1(a) ist eine perspektivische Ansicht des Wafers W1. 1(b) ist eine Querschnittsansicht des Wafers W1 entlang einer Linie A1-A2 in 1(a).
  • Bezug nehmend auf 1(a) und 1(b) umfasst der Wafer W1 eine vordere Oberfläche W1a und eine rückwärtige Oberfläche W1b. Die vordere Oberfläche W1a ist mit einer Vielzahl von Halbleitervorrichtungen Dv1 ausgebildet. Zerteilungsstraßen S1 sind zwischen der Vielzahl von Halbleitervorrichtungen Dv1 ausgebildet. In der folgenden Beschreibung wird auf einen Bereich, wo die Vielzahl von Halbleitervorrichtungen Dv1 im Wafer W1 ausgebildet ist, auch als „Vorrichtungsbereich RgD“ verwiesen. Der Vorrichtungsbereich RgD entspricht einem zentralen Teilbereich des Wafers W1.
  • Die rückwärtige Oberfläche W1b ist eine Oberfläche des Wafers W1 auf einer entgegengesetzten Seite der vorderen Oberfläche W1a. In der rückwärtigen Oberfläche W1b ist ein vorstehender Teilbereich X1 ausgebildet. Eine Form des vorstehenden Teilbereichs X1 ist eine Ringform (Form einer geschlossenen Schleife).
  • Eine Form des Wafers W1 ist in einer Draufsicht kreisförmig. In der folgenden Beschreibung wird auf einen Kranzteilbereich des Wafers W1 in einer Draufsicht auch als „Kranzteilbereich Wp“ verwiesen. Eine Form des Kranzteilbereichs Wp in Draufsicht ist eine Ringform. Der vorstehende Teilbereich X1 ist im Kranzteilbereich Wp des Wafers W1 ausgebildet. Daher weist der Wafer W1 einen scheibenförmigen vertieften Teilbereich V1 auf. Der vertiefte Teilbereich V1 ist ein Teilbereich innerhalb des ringförmigen vorstehenden Teilbereichs X1 in der rückwärtigen Oberfläche W1b des Wafers W1. In der folgenden Beschreibung wird auf eine Bodenfläche des vertieften Teilbereichs W1 auch als „Bodenfläche V1b“ verwiesen. Die Bodenfläche V1b ist ein Teil der rückwärtigen Oberfläche W1b. Außerdem wird in der folgenden Beschreibung auf eine Tiefe des vertieften Teilbereichs V1 auch als „Tiefe d1“ verwiesen.
  • Man beachte, dass in 1(a) eine Schneidlinie CL1 dargestellt ist. Die Schneidlinie CL1 ist eine Linie, die zum Abtrennen des vorstehenden Teilbereichs X1 vom Wafer W1 genutzt wird. Konkret ist die Schneidlinie CL1 eine Linie, die eine Position angibt, an der der Wafer W1 mit einer Klinge BL1, die später beschrieben wird, geschnitten wird. Eine Form der Schneidlinie CL1 ist kreisförmig. Man beachte, dass ein von der Schneidlinie CL1 im Wafer W1 umgebener Bereich der Vorrichtungsbereich RgD ist.
  • In der folgenden Beschreibung wird auf einen Schritt zum Entfernen des vorstehenden Teilbereichs X1 vom Wafer W1 auch als „Halbleiter-Herstellungsverfahren Pr“ verwiesen.
  • Als Nächstes wird das Halbleiter-Herstellungsverfahren Pr in der vorliegenden Ausführungsform beschrieben. Das Halbleiter-Herstellungsverfahren Pr ist ein Schritt, der in einem Herstellungsverfahren zum Herstellen der Halbleitervorrichtungen Dv1 enthalten ist. Das Halbleiter-Herstellungsverfahren Pr ist ein den Wafer W1 verwendendes Herstellungsverfahren.
  • 2 ist eine Ansicht, um das Halbleiter-Herstellungsverfahren Pr gemäß der ersten Ausführungsform der vorliegenden Erfindung zu beschreiben. Das Halbleiter-Herstellungsverfahren Pr wird mit einer (nicht dargestellten) Schleifvorrichtung ausgeführt. Die Schleifvorrichtung enthält die Klinge BL1, einen Aufspanntisch Tb1 und eine Plattform (engl.: stage) St1, die in 2 dargestellt sind. Die Plattform St1 ist an der Schleifvorrichtung befestigt.
  • Man beachte, dass in 2, um das Verständnis der Position, wo der Wafer W1 geschnitten werden soll, zu vereinfachen, die beiden Klingen BL1 dargestellt sind. Jedoch führt die Schleifvorrichtung einen später beschriebenen Schneidschritt tatsächlich unter Verwendung der einen Klinge BL1 aus. Außerdem hat die Schleifvorrichtung eine Funktion zum Bewegen des Aufspanntisches Tb1.
  • In 2 sind eine X-Richtung, eine Y-Richtung und eine Z-Richtung zueinander orthogonal. Die X-Richtung, die Y-Richtung und die Z-Richtung, die in den nachfolgenden Figuren dargestellt sind, sind ebenfalls zueinander orthogonal. In der folgenden Beschreibung wird auf eine Richtung, die die X-Richtung und eine zu der X-Richtung entgegengesetzte Richtung (-X-Richtung) enthält, auch als „X-Achsenrichtung“ verwiesen. Außerdem wird in der folgenden Beschreibung auf eine Richtung, die die Y-Richtung und eine der Y-Richtung entgegengesetzte Richtung (-Y-Richtung) enthält, ebenfalls als „Y-Achsenrichtung“ verwiesen. In der folgenden Beschreibung wird auf eine Richtung, die die Z-Richtung und eine zu der Z-Richtung entgegengesetzte Richtung (-Z-Richtung) enthält, auch als „Z-Achsenrichtung“ verwiesen.
  • In der folgenden Beschreibung wird auf eine Ebene, die die X-Achsenrichtung und die Y-Achsenrichtung enthält, auch als „XY-Ebene“ verwiesen. Auf eine Ebene, die die X-Achsenrichtung und die Z-Achsenrichtung enthält, wird in der folgenden Beschreibung auch als „XZ-Ebene“ verwiesen. Auf eine Ebene, die die Y-Achsenrichtung und die Z-Achsenrichtung enthält, wird in der folgenden Beschreibung auch als „YZ-Ebene“ verwiesen.
  • Eine Form des Aufspanntisches Tb1 ist säulenartig. Eine Größe des Aufspanntisches Tb1 in einer Draufsicht (XY-Ebene) ist kleiner als eine Größe des vertieften Teilbereichs V1 in einer Draufsicht (XY-Ebene). Die Plattform St1 ist mit einem Durchgangsloch H1 versehen. Eine Form des Durchgangslochs H1 ist säulenartig.
  • In der folgenden Beschreibung wird auf einen Raum, wo das Durchgangsloch H1 vorhanden ist, auch als „Raum Sp1“ verwiesen. Außerdem wird in der folgenden Beschreibung auf einen Teilbereich der Plattform St1 in Kontakt mit dem Raum Sp1 (Durchgangsloch H1) auch als „Kranzteilbereich Stp“ verwiesen. Eine Form des Kranzteilbereichs Stp in einer Draufsicht (XY-Ebene) ist eine Ringform. Außerdem wird in der folgenden Beschreibung auf eine Vorrichtung mit einer Funktion zum Bewegen des Wafers W1 auch als „Wafer bewegende Vorrichtung“ verwiesen. Die Wafer bewegende Vorrichtung hat eine Funktion zum Greifen des Wafers W1 oder dergleichen.
  • Man beachte, dass, bevor das Halbleiter-Herstellungsverfahren Pr ausgeführt wird, vorher ein Zerteilungsband Tp1 an die gesamte rückwärtige Oberfläche W1b des Wafers W1 geklebt wird. Wenn das Halbleiter-Herstellungsverfahren Pr ausgeführt wird, wird das Zerteilungsband Tp1, wie in 2 gezeigt, an die gesamte rückwärtige Oberfläche W1b des Wafers W1 geklebt. Das heißt, das betreffende Zerteilungsband Tp1 wird an die rückwärtige Oberfläche W1b des Wafers W1 so geklebt, dass es den vorstehenden Teilbereich X1 bedeckt. Darüber hinaus wird das Zerteilungsband Tp1 an eine Bodenfläche V1b des vertieften Teilbereichs V1 geklebt.
  • In der folgenden Beschreibung wird auf einen Zustand des betreffenden Wafers W1, in dem das Zerteilungsband Tp1 an die gesamte rückwärtige Oberfläche W1b des Wafers W1 geklebt ist, auch als „Zustand mit dem Band“ verwiesen. Man beachte, dass das Zerteilungsband Tp1 eine Eigenschaft hat, dass eine Haftung des betreffenden Zerteilungsbands Tp1 abnimmt, wenn das betreffende Zerteilungsband Tp1 mit ultravioletten Strahlen bestrahlt wird.
  • 3 ist ein Flussdiagramm des Halbleiter-Herstellungsverfahrens Pr gemäß der ersten Ausführungsform der vorliegenden Erfindung. In dem Halbleiter-Herstellungsverfahren Pr wird zuerst eine Prozessierung in Schritt S110 ausgeführt.
  • In Schritt S110 wird ein Halteschritt ausgeführt. Im Halteschritt wird der Wafer W1 durch die Wafer bewegende Vorrichtung auf dem Kranzteilbereich Stp der Plattform St1 platziert. In der folgenden Beschreibung wird auf einen Zustand des Wafers W1, in dem die rückwärtige Oberfläche W1b nach oben gewandt ist, auch als „Zustand mit nach oben gewandter rückwärtiger Oberfläche“ verwiesen.
  • Konkret platziert im Halteschritt die Wafer bewegende Vorrichtung den Kranzteilbereich Wp (vorstehenden Teilbereich X1) des Wafers W1 auf der Plattform St1 (Kranzteilbereich Stp), so dass der Raum Sp1 (Durchgangsloch H1) unter dem zentralen Teilbereich des Wafers W1 im Zustand mit nach oben gewandter rückwärtiger Oberfläche abgestützt ist. Das heißt, der Halteschritt ist ein Schritt, in dem der betreffende Wafer W1 durch die Plattform St1 (Kranzteilbereich Stp), die den vorstehenden Teilbereich X1 des Wafers W1 abstützt, im Zustand mit nach oben gewandter rückwärtiger Oberfläche gehalten wird.
  • Außerdem setzt im Halteschritt, nachdem der Wafer W1 auf der Plattform St1 platziert ist, die Schleifvorrichtung den Aufspanntisch Tb1 in das Innere des vertieften Teilbereichs V1 des Wafers W1. Dies ermöglicht, dass sich der Aufspanntisch Tb1 im vertieften Teilbereich V1 des Wafers W1 befindet. Der Aufspanntisch Tb1 saugt die Bodenfläche V1b des Wafers W1 über das Zerteilungsband Tp1 an und hält sie. Dementsprechend wird der Wafer W1 durch die Plattform St1 und den Aufspanntisch Tb1 sicher fixiert (gehalten). Als Nächstes wird eine Prozessierung in Schritt S120 ausgeführt.
  • In Schritt S120 wird der Schneidschritt ausgeführt. Der Schneidschritt ist ein Schritt zum Schneiden des Wafers W1 mit der Klinge BL1 der Schleifvorrichtung. Der Schneidschritt wird in einem Zustand ausgeführt, in dem die vordere Oberfläche W1a des Wafers W1, wie in 2 gezeigt, nach unten gewandt ist.
  • Konkret schneidet im Schneidschritt die Schleifvorrichtung den betreffenden Wafer W1 mit der Klinge BL1 von einer Seite der vorderen Oberfläche W1a des Wafers W1, so dass der vorstehende Teilbereich X1 vom Wafer W1 abgetrennt wird. Man beachte, dass die Schleifvorrichtung den Wafer W1 schneidet, indem die Klinge BL1 entlang der vorher erwähnten Schneidlinie CL1 bewegt wird. Damit endet das Halbleiter-Herstellungsverfahren Pr.
  • Wie oben beschrieben wurde, wird gemäß der vorliegenden Ausführungsform der betreffende Wafer W1 mit der Klinge BL1 von der Seite der vorderen Oberfläche W1a des betreffenden Wafers W1 aus in dem Zustand geschnitten, in dem der vorstehende Teilbereich X1 des Wafers W1 mit der nach oben gewandten rückwärtigen Oberfläche W1b abgestützt ist. Das heißt, der Wafer W1 wird in dem Zustand geschnitten, in dem die vordere Oberfläche W1a des Wafers W1 nach unten gewandt ist.
  • Dadurch fallen während des Schneidens des Wafers erzeugte scharfe Splitter nach unten. Dementsprechend kann ein Verstreuen der scharfen Splitter auf der vorderen Oberfläche des Wafers unterdrückt werden.
  • Hier wird ein mit der vorliegenden Ausführungsform zu vergleichendes Vergleichsbeispiel beschrieben. In der folgenden Beschreibung wird auf das Halbleiter-Herstellungsverfahren Pr als das Vergleichsbeispiel auch als „Halbleiter-Herstellungsverfahren Prn“ verwiesen. Das Halbleiter-Herstellungsverfahren Prn ist ein Herstellungsverfahren, das mit dem Halbleiter-Herstellungsverfahren Pr der vorliegenden Ausführungsform verglichen werden soll. 8 ist eine Ansicht, um das Halbleiter-Herstellungsverfahren Prn als das Vergleichsbeispiel zu beschreiben.
  • In dem Halbleiter-Herstellungsverfahren Prn ist, wie in 8 gezeigt, die vordere Oberfläche W1a des Wafers W1 mit dem Band nach oben gewandt, und der betreffende Wafer W1 wird durch den Aufspanntisch Tb1 und ein Abstützelement 10 abgestützt. Konkret stützt der Aufspanntisch Tb1 die Bodenfläche V1b des vertieften Teilbereichs V1 des Wafers W1 über das Zerteilungsband Tp1 ab. Darüber hinaus hält das Abstützelement 10 den betreffenden vorstehenden Teilbereich X1, indem der vorstehende Teilbereich X1 des Wafers W1 über das Zerteilungsband Tp1 abgestützt wird.
  • Eine Dicke des vorstehenden Teilbereichs X1 des Wafers W1 variiert für jeden Wafer W1. Außerdem variiert eine Dicke des Vorrichtungsbereichs RgD des Wafers W1 für jeden Typ der Halbleitervorrichtung Dv1. Daher wird in dem Halbleiter-Herstellungsverfahren Prn ein Abstandshalter 11 verwendet, um eine Höhe einer vorderen Oberfläche des Abstützelements 10, das den vorstehenden Teilbereich X1 abstützt, einzustellen.
  • Der Abstandshalter 11 ist ein Element, das einer Variation der Dicke des vorstehenden Teilbereichs X1 entspricht. Daher wird gemäß der Variation der Dicke des vorstehenden Teilbereichs X1 der Abstandshalter 11 mit einer unterschiedlichen Höhe verwendet. Außerdem ist der Abstandshalter 11 auch ein Element, das einer Stufe entspricht, die einer Differenz zwischen der Dicke des vorstehenden Teilbereichs X1 und der Dicke des Vorrichtungsbereichs RgD im Wafer W1 äquivalent ist. Das heißt, der Abstandshalter 11 ist ein Element, das der Dicke des Vorrichtungsbereichs RgD und der Dicke des vorstehenden Teilbereichs X1 im Wafer W1 entspricht.
  • In dem Halbleiter-Herstellungsverfahren Prn wird ein Schneidschritt N im Zustand von 8 ausgeführt. Im Schneidschritt N schneidet die Schleifvorrichtung den betreffenden Wafer W1 mit der Klinge BL1 von der Seite der vorderen Oberfläche W1a des Wafers W1 aus. Man beachte, dass, falls die Höhe des im Halbleiter-Herstellungsverfahren Prn verwendeten Abstandshalters 11 nicht richtig ist, der vorstehende Teilbereich X1 nicht sicher fixiert ist.
  • Falls der Schneidschritt N in dem Zustand ausgeführt wird, in dem der vorstehende Teilbereich X1 nicht sicher fixiert ist, vibriert der Wafer W1, und im betreffenden Wafer W1 tritt ein Riss auf. In diesem Fall besteht eine Möglichkeit, dass in den Halbleitervorrichtungen Dv1 ein Defekt auftritt. Der betreffende Defekt ist beispielsweise ein Defekt, dass sich elektrische Charakteristiken der Halbleitervorrichtungen D1 verschlechtern.
  • Deshalb besteht in dem Halbleiter-Herstellungsverfahren Prn, da ein Arbeitsgang zum Austauschen des Abstandshalters 11 für jeden Typ der Halbleitervorrichtungen Dv1 im Wafer W1 erforderlich ist, ein Problem, dass die Arbeitseffizienz schlecht ist.
  • In dem Halbleiter-Herstellungsverfahren Prn wird der Schneidschritt N im Zustand von 8 ausgeführt. Daher besteht eine hohe Wahrscheinlichkeit, dass die scharfen Splitter, die erzeugt werden, wenn der Schneidschritt N ausgeführt wird, an den Halbleitervorrichtungen Dv1 haften.
  • Auf der anderen Seite wird in dem Halbleiter-Herstellungsverfahren Pr der vorliegenden Ausführungsform, wie in 2 gezeigt, der Wafer W1 im Zustand mit nach oben gewandter rückwärtiger Oberfläche durch die Plattform St1 und den Aufspanntisch Tb1 sicher fixiert (gehalten). Dies ermöglicht, dass der vorstehende Teilbereich X1 ohne Verwendung des Abstandshalters 11 wie im Halbleiter-Herstellungsverfahren Prn sicher fixiert (gehalten) wird.
  • Außerdem wird in dem Halbleiter-Herstellungsverfahren Pr der vorhergehende Schneidschritt in dem Zustand ausgeführt, in dem der Wafer W1 sicher gehalten wird. Dies kann verhindern, dass der Wafer W1 vibriert, wenn der Schneidschritt ausgeführt wird. Dies kann verhindern, dass ein Riss im Wafer W1 auftritt.
  • Außerdem wird in dem Halbleiter-Herstellungsverfahren Pr der Abstandshalter 11 nicht verwendet, wobei der Abstandshalter 11 der Stufe entspricht, die der Differenz zwischen der Dicke des vorstehenden Teilbereichs X1 und der Dicke des Vorrichtungsbereichs RgD im Wafer W1 entspricht. Daher ist ein Arbeitsgang zum Austauschen des Abstandshalters 11 für jeden Typ der Halbleitervorrichtungen Dv1 im Wafer W1 nicht erforderlich. Dementsprechend kann die Arbeitseffizienz erhöht werden.
  • In dem Halbleiter-Herstellungsverfahren Pr wird der Schneidschritt in dem Zustand von 2 ausgeführt. Daher fallen die scharfen Splitter, die erzeugt werden, wenn der Schneidschritt ausgeführt wird, in Richtung der unteren Seite des Wafers W1. Dies kann ein Anhaften von scharfen Splittern an den Halbleitervorrichtungen Dv1 einschränken. Dementsprechend kann ein Vorkommen eines schlechten Erscheinungsbilds der Halbleitervorrichtungen Dv1 verhindert werden.
  • <Zweite Ausführungsform>
  • Eine Konfiguration der vorliegenden Ausführungsform ist eine Konfiguration, in der in dem vorhergehenden Halbleiter-Herstellungsverfahren Pr ein Schritt, in dem ultraviolette Strahlen verwendet werden, hinzugefügt ist (worauf im Folgenden auch als „Konfiguration CtA“ verwiesen wird). In der folgenden Beschreibung wird auf das Halbleiter-Herstellungsverfahren Pr, für das die Konfiguration CtA verwendet wird, auch als „Halbleiter-Herstellungsverfahren Pra“ verwiesen.
  • 4 ist eine Ansicht, um das Halbleiter-Herstellungsverfahren Pra gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zu beschreiben. 5 ist ein Flussdiagramm des Halbleiter-Herstellungsverfahrens Pra gemäß der zweiten Ausführungsform der vorliegenden Erfindung. In 5 ist eine Prozessierung in der gleichen Schrittnummer wie die Schrittnummer in 3 eine Prozessierung, die der in der ersten Ausführungsform beschriebenen Prozessierung ähnlich ist, und folglich wird eine detaillierte Beschreibung nicht wiederholt. Im Folgenden wird eine Beschreibung gegeben, die sich auf unterschiedliche Punkte gegenüber der ersten Ausführungsform fokussiert.
  • In dem Halbleiter-Herstellungsverfahren Pra wird der Wafer W1 mit dem Band wie in der ersten Ausführungsform verwendet. In dem Halbleiter-Herstellungsverfahren Pra wird wie in der ersten Ausführungsform der Halteschritt in Schritt S110 ausgeführt. Dabei wird der Kranzteilbereich Wp (vorstehende Teilbereich X1) des Wafers W1 auf der Plattform St1 (Kranzteilbereich Stp) platziert, so dass der Raum Sp1 unter dem zentralen Teilbereich des Wafers W1 in dem Zustand mit nach oben gewandter rückwärtiger Oberfläche vorhanden ist.
  • Nach Schritt S110 wird eine Prozessierung in Schritt S200 ausgeführt. Schritt S200 umfasst einen Schritt S120 und einen Schritt S130. In Schritt S120 wird wie in der ersten Ausführungsform der Schneidschritt ausgeführt.
  • In Schritt S130 wird ein Schritt einer Bestrahlung mit Ultraviolettstrahlung bzw. ultravioletten Strahlen ausgeführt. Der Schritt der Bestrahlung mit ultravioletten Strahlen wird parallel zum Schneidschritt (S120) ausgeführt. Konkret werden der Schneidschritt und der Schritt der Bestrahlung mit ultravioletten Strahlen gleichzeitig ausgeführt. „Gleichzeitig“ in der vorliegenden Ausführungsform schließt auch eine Bedeutung von „nahezu gleichzeitig“ ein. In dem Schritt der Bestrahlung mit ultravioletten Strahlen wird eine Vorrichtung 7 zur Bestrahlung mit ultravioletten Strahlen verwendet. Die Vorrichtung 7 zur Bestrahlung mit ultravioletten Strahlen ist eine Vorrichtung, die eine Funktion zum Bestrahlen des gesamten ringförmigen vorstehenden Teilbereichs X1 mit ultravioletten Strahlen aufweist.
  • In dem Schritt der Bestrahlung mit ultravioletten Strahlen bestrahlt, wie in 4 dargestellt, die Vorrichtung 7 zur Bestrahlung mit ultravioletten Strahlen den vorstehenden Teilbereich X1 des Wafers W1 mit dem Band mit den ultravioletten Strahlen. Konkret bestrahlt in dem Schritt der Bestrahlung mit ultravioletten Strahlen die Vorrichtung 7 zur Bestrahlung mit ultravioletten Strahlen den gesamten ringförmigen vorstehenden Teilbereich X1 mit den ultravioletten Strahlen von einer oberen Seite des ringförmigen vorstehenden Teilbereichs X1 aus.
  • Da dies ermöglicht, dass das Zerteilungsband Tp1 mit den ultravioletten Strahlen bestrahlt wird, nimmt eine Haftung des betreffenden Zerteilungsbands Tp1 ab. Dementsprechend wird eine Prozessierung zum Abziehen des Zerteilungsbands Tp1 von dem vorstehenden Teilbereich X1 leicht ausgeführt, und beim vorgenannten Schritt endet das Halbleiter-Herstellungsverfahren Pra.
  • Wie oben beschrieben wurde, werden gemäß der vorliegenden Ausführungsform der Schneidschritt und der Schritt der Bestrahlung mit ultravioletten Strahlen gleichzeitig ausgeführt. Daher kann die Prozessierung zum Abziehen des Zerteilungsbandes Tp1 von dem vorstehenden Teilbereich X1 leicht ausgeführt werden, und der vorstehende Teilbereich X1 wird vom Wafer W1 abgetrennt. Dementsprechend kann eine Zeit, die zum Abschließen der Herstellung der Halbleitervorrichtungen Dv1 erforderlich ist, verkürzt werden. Als Folge kann die Produktivität der Halbleitervorrichtungen Dv1 erhöht werden.
  • <Dritte Ausführungsform>
  • Eine Konfiguration der vorliegenden Ausführungsform ist eine Konfiguration, in der in dem vorhergehenden Halbleiter-Herstellungsverfahren Pr ein Aufspanntisch mit einer größeren Größe verwendet wird (worauf im Folgenden auch als „Konfiguration CtB“ verwiesen wird). In der folgenden Beschreibung wird auf das Halbleiter-Herstellungsverfahren Pr, für das die Konfiguration CtB verwendet wird, auch als „Halbleiter-Herstellungsverfahren Prb“ verwiesen.
  • 6 ist eine Ansicht, um das Halbleiter-Herstellungsverfahren Prb gemäß einer dritten Ausführungsform der vorliegenden Erfindung zu beschrieben. 7 ist ein Flussdiagramm des Halbleiter-Herstellungsverfahrens Prb gemäß der dritten Ausführungsform der vorliegenden Erfindung. In 7 ist eine Prozessierung in der gleichen Schrittnummer wie die Schrittnummer in 3 eine Prozessierung ähnlich der in der ersten Ausführungsform beschriebenen Prozessierung, und folglich wird eine detaillierte Beschreibung nicht wiederholt. Im Folgenden wird eine Beschreibung gegeben, die sich auf unterschiedliche Punkte gegenüber der ersten Ausführungsform fokussiert.
  • In dem Halbleiter-Herstellungsverfahren Prb wird zuerst eine Prozessierung in Schritt S110B ausgeführt. In Schritt S110B wird ein Halteschritt B ausgeführt. In dem Halteschritt B wird ein Aufspanntisch Tb1m verwendet.
  • Eine Form des Aufspanntisches Tb1m ist säulenartig. Eine Größe des Aufspanntisches Tb1m in einer Draufsicht (XY-Ebene) ist kleiner als die Größe des vertieften Teilbereichs V1 in einer Draufsicht (XY-Ebene). Außerdem ist ein Volumen des Aufspanntisches Tb1m größer als ein Volumen des Aufspanntisches Tb1 in 2. Konkret ist ein Durchmesser des Aufspanntisches Tb1m in einer Draufsicht (XY-Ebene) größer als ein Durchmesser des Aufspanntisches Tb1 in einer Draufsicht (XY-Ebene).
  • Im Halteschritt B platziert die Wafer bewegende Vorrichtung den Kranzteilbereich Wp (vorstehenden Teilbereich X1) des Wafers W1 auf der Plattform St1 (Kranzteilbereich Stp), so dass der Raum Sp1 unter dem zentralen Teilbereich des Wafers W1 in dem Zustand mit nach oben gewandter rückwärtiger Oberfläche vorhanden ist.
  • Außerdem setzt im Halteschritt B, nachdem der Wafer W1 auf der Plattform St1 platziert ist, die Schleifvorrichtung den Aufspanntisch Tb1m in das Innere des vertieften Teilbereichs V1 des Wafers W1. Konkret setzt die Schleifvorrichtung den Aufspanntisch Tb1m so in das Innere des vertieften Teilbereichs V1, dass ein Kranzteilbereich des Aufspanntisches Tb1m mit dem Kranzteilbereich Stp der Plattform St1 nur um eine Länge Ln in einer Draufsicht (XY-Ebene) überlappt.
  • Nachdem der Halteschritt B ausgeführt ist, wird wie in der ersten Ausführungsform der Schneidschritt (S120) ausgeführt. Daher ist, wenn der Schneidschritt (S120) ausgeführt wird, der Kranzteilbereich Wp (vorstehende Teilbereich X1) des Wafers W1 auf der Plattform St1 (Kranzteilbereich Stp) so platziert, dass der Raum Sp unter dem zentralen Teilbereich des Wafers W1 im Zustand mit nach oben gewandter rückwärtiger Oberfläche vorhanden ist.
  • Wenn der Schneidschritt ausgeführt wird, ist außerdem der Aufspanntisch Tb1m in dem vertieften Teilbereich V1 des Wafers W1. Wenn der Schneidschritt ausgeführt wird, überlappt darüber hinaus der Kranzteilbereich des Aufspanntisches Tb1m den Kranzteilbereich Stp der Plattform St1 in einer Draufsicht (XY-Ebene). Dies ermöglicht, dass der Wafer W1 durch die Plattform St1 und den Aufspanntisch Tb1m in einem Zustand sicher fixiert wird, in dem die vordere Oberfläche W1a des Wafers W1 zu einer oberen Oberfläche der Plattform St1 parallel ist.
  • Der Schneidschritt (S120) wird in dem Zustand ausgeführt, in dem der Wafer W1 sicher fixiert ist. Dies kann verhindern, dass der Wafer W1 vibriert, wenn der Wafer W1 geschnitten wird. Dementsprechend kann ein Auftreten eines Risses im Wafer W1 verhindert werden.
  • In der vorliegenden Erfindung kann innerhalb des Umfangs der Erfindung jede der Ausführungsformen frei kombiniert werden, oder jede der Ausführungsformen kann geeignet modifiziert oder weggelassen werden.
  • Obgleich die vorliegende Erfindung im Detail beschrieben wurde, ist die obige Beschreibung in allen Aspekten veranschaulichend, und die vorliegende Erfindung ist nicht darauf beschränkt. Es versteht sich, dass unzählige Modifikationen, die nicht veranschaulicht sind, ins Auge gefasst werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
  • Bezugszeichenliste
    • BL1
    Klinge
    Tb1, Tb1m
    Aufspanntisch
    Tp1
    Zerteilungsband
    W1
    Wafer
    X1
    vorstehender Teilbereich
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 5390740 [0004]

Claims (3)

  1. Halbleiter-Herstellungsverfahren, das einen Wafer (W1) verwendet, der mit einem ringförmigen vorstehenden Teilbereich (X1) in einer rückwärtigen Oberfläche (W1b) des Wafers (W1) ausgebildet ist, wobei Verfahren umfasst: einen Halteschritt (S110, S110B) zum Halten des Wafers (W1), indem der vorstehende Teilbereich (X1) des Wafers (W1) mit der nach oben gewandten rückwärtigen Oberfläche (W1b) abgestützt wird; und einen Schneidschritt (S120) zum Schneiden des Wafers (W1) mit einer Klinge (BL1) von einer Seite einer vorderen Oberfläche (W1a) des Wafers (W1) aus, so dass der vorstehende Teilbereich (X1) vom Wafer (W1) abgetrennt wird.
  2. Halbleiter-Herstellungsverfahren nach Anspruch 1, wobei ein Zerteilungsband (Tp1) an die rückwärtige Oberfläche (W1b) des Wafers (W1) so geklebt wird, dass das Zerteilungsband (Tp1) den vorstehenden Teilbereich (X1) bedeckt, das Halbleiter-Herstellungsverfahren ferner umfasst: einen Schritt (S130) einer Bestrahlung mit ultravioletten Strahlen, der parallel zum Schneidschritt (S120) ausgeführt wird, und in dem Schritt einer Bestrahlung mit ultravioletten Strahlen der vorstehende Teilbereich (X1) mit ultravioletten Strahlen bestrahlt wird.
  3. Halbleiter-Herstellungsverfahren nach Anspruch 1, wobei der vorstehende Teilbereich (X1) in einem Kranzteilbereich (Wp) des Wafers (W1) ausgebildet wird, wenn der Schneidschritt (S120) ausgeführt wird, (a1) der Kranzteilbereich (Wp) des Wafers (W1) auf einer Plattform (St1) so platziert wird, dass ein Raum (Sp1) unter einem zentralen Teilbereich des Wafers (W1) mit der nach oben gewandten rückwärtigen Oberfläche (W1b) vorhanden ist, (a2) der Aufspanntisch (Tb1m) in einen inneren Teilbereich des ringförmigen vorstehenden Teilbereichs (X1) in der rückwärtigen Oberfläche (W1b) des Wafers (W1) gesetzt wird, und (a3) ein Kranzteilbereich des Aufspanntisches (Tb1m) einen Teilbereich in Kontakt mit dem Raum (Sp1) der Plattform (St1) in einer Draufsicht überlappt.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019211540A1 (de) * 2019-08-01 2021-02-04 Disco Corporation Verfahren zum bearbeiten eines substrats
JP7464472B2 (ja) * 2020-07-17 2024-04-09 株式会社ディスコ 加工装置
JP7517936B2 (ja) * 2020-10-01 2024-07-17 株式会社ディスコ 加工装置
JP2023025560A (ja) * 2021-08-10 2023-02-22 株式会社ディスコ 加工装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5390740A (en) 1977-01-19 1978-08-09 Murata Manufacturing Co Elastic surface wave device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275712A (ja) * 1993-03-24 1994-09-30 Nec Kansai Ltd ダイシング装置
JP5390740B2 (ja) 2005-04-27 2014-01-15 株式会社ディスコ ウェーハの加工方法
JP2007019379A (ja) * 2005-07-11 2007-01-25 Disco Abrasive Syst Ltd ウェーハの加工方法
JP4741332B2 (ja) * 2005-09-30 2011-08-03 株式会社ディスコ ウエーハの加工方法
JP2010186971A (ja) * 2009-02-13 2010-08-26 Disco Abrasive Syst Ltd ウエーハの加工方法
JP5654810B2 (ja) * 2010-09-10 2015-01-14 株式会社ディスコ ウェーハの加工方法
JP5981154B2 (ja) * 2012-02-02 2016-08-31 三菱電機株式会社 半導体装置の製造方法
JP6417236B2 (ja) * 2015-02-26 2018-10-31 株式会社ディスコ ウエーハの分割方法及びチャックテーブル
JP6479532B2 (ja) * 2015-03-30 2019-03-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5390740A (en) 1977-01-19 1978-08-09 Murata Manufacturing Co Elastic surface wave device

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US10964524B2 (en) 2021-03-30
CN110476224A (zh) 2019-11-19
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