DE102018215246A1 - Bearbeitungsverfahren für einen Wafer - Google Patents
Bearbeitungsverfahren für einen Wafer Download PDFInfo
- Publication number
- DE102018215246A1 DE102018215246A1 DE102018215246.2A DE102018215246A DE102018215246A1 DE 102018215246 A1 DE102018215246 A1 DE 102018215246A1 DE 102018215246 A DE102018215246 A DE 102018215246A DE 102018215246 A1 DE102018215246 A1 DE 102018215246A1
- Authority
- DE
- Germany
- Prior art keywords
- wafer
- sealing material
- front surface
- sealing
- surface side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 title claims abstract description 11
- 239000003566 sealing material Substances 0.000 claims abstract description 69
- 238000007789 sealing Methods 0.000 claims description 14
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 90
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000006229 carbon black Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 3
- 239000004071 soot Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- ADCOVFLJGNWWNZ-UHFFFAOYSA-N antimony trioxide Chemical compound O=[Sb]O[Sb]=O ADCOVFLJGNWWNZ-UHFFFAOYSA-N 0.000 description 2
- 239000004615 ingredient Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 229910000000 metal hydroxide Inorganic materials 0.000 description 1
- 150000004692 metal hydroxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/08—Devices involving relative movement between laser beam and workpiece
- B23K26/0823—Devices involving rotation of the workpiece
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/36—Removing material
- B23K26/362—Laser etching
- B23K26/364—Laser etching for making a groove or trench, e.g. for scribing a break initiation groove
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
- B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
- B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
- B24B7/228—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67092—Apparatus for mechanical treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K2101/00—Articles made by soldering, welding or cutting
- B23K2101/36—Electric or electronic devices
- B23K2101/40—Semiconductor devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K2103/00—Materials to be soldered, welded or cut
- B23K2103/30—Organic material
- B23K2103/42—Plastics
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B28—WORKING CEMENT, CLAY, OR STONE
- B28D—WORKING STONE OR STONE-LIKE MATERIALS
- B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
- B28D5/02—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills
- B28D5/022—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills by cutting with discs or wheels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Optics & Photonics (AREA)
- Mechanical Engineering (AREA)
- Plasma & Fusion (AREA)
- Electromagnetism (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Dicing (AREA)
- Laser Beam Processing (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
Abstract
Ein Bearbeitungsverfahren für einen Wafer beinhaltet: einen Ausrichtungsschritt zum Aufnehmen einer vorderen Seite des Wafers durch das Versiegelungsmaterial durch eine Aufnahmeeinheit für infrarotes Licht von der vorderen Oberflächenseite des Wafers, Detektieren einer Ausrichtungsmarkierung und Detektieren einer Teilungslinie, die laserbearbeitet werden soll, basierend auf der Ausrichtungsmarkierung; einen Ausbildungsschritt für eine modifizierte Schicht zum Emittieren eines Laserstrahls einer solchen Wellenlänge, dass sie durch das Versiegelungsmaterial läuft, entlang der Teilungslinie von der vorderen Oberflächenseite des Wafers, wobei ein Fokuspunkt des Laserstrahls in dem Versiegelungsmaterial in geschnittenen Nuten positioniert ist, um modifizierte Schichten in dem Versiegelungsmaterial auszubilden;; und einen Teilungsschritt zum Aufbringen einer äußeren Kraft auf dem Versiegelungsmaterial in den geschnittenen Nuten und Teilen des Wafers mit den modifizierten Schichten, die als Startpunkte der Teilung dienen, in einzelne Bauelementchips, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweist.
Description
- HINTERGRUND DER ERFINDUNG
- Technisches Gebiet
- Die vorliegende Erfindung betrifft ein Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers um eine 5S-geformte Packung auszubilden.
- Beschreibung des Stands der Technik
- Als ein Aufbau zum Realisieren von Miniaturisierung und einer höheren Dichte verschiedener Bauelemente wie Large-Scale-Integrated-Circuits (LSIs) und Flashspeicher eines NAND-Typs wurde zum Beispiel eine Chip-Größenpackung (chip-size package; CSP), in welcher Bauelementchips in Chipgröße verpackt sind, praktisch verwendet und weit in Mobiltelefonen, Smartphones und dergleichen eingesetzt. Darüber hinaus wurde in den vergangenen Jahren aus dem CSP ein CSP, in dem nicht nur eine vordere Oberfläche, sondern alle Seitenoberflächen eines Chips mit einem Versiegelungsmaterial versiegelt sind, das heißt, dass eine sogenannte 5S-geformte Packung entwickelt und praktisch verwendet wurde.
- Die konventionelle 5S-geformte Packung wird durch die folgenden Schritte hergestellt.
- (1) Ausbilden von Bauelementen (Schaltung) und externen Verbindungsanschlüssen, die Erhöhung genannt werden, an einer vorderen Oberfläche eines Halbleiterwafers (im Folgenden manchmal einfach als Wafer bezeichnet).
- (2) Schneiden des Wafers entlang Teilungslinien von einer vorderen Oberflächenseite des Wafers, um geschnittene Nuten auszubilden, die jeweils eine Tiefe entsprechend den fertigen Dicken von jedem der Bauelementchips aufweisen.
- (3) Versiegeln der vorderen Oberfläche des Wafers mit einem Versiegelungsmaterial, das Ruß enthält.
- (4) Schleifen einer hinteren Oberflächenseite des Wafers auf eine fertige Dicke eines jeden der Bauelementchips, um das Versiegelungsmaterial in den geschnittenen Nuten freizulegen.
- (5) Durchführen einer Ausrichtung, in welcher, da die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial, das Ruß enthält, versiegelt ist, das Versiegelungsmaterial an einem umfänglichen Abschnitt der vorderen Oberfläche des Wafers entfernt wird, um die Ausrichtungsmarkierungen wie Zielmuster freizulegen, und die Teilungslinien, die geschnitten werden sollen, werden basierend auf den Ausrichtungsmarkierungen detektiert.
- (6) Schneiden des Wafers entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers basierend auf der Ausrichtung und Teilen des Wafers in 5S-geformte Packungen, von denen jede die vordere Oberfläche und eine Seitenoberfläche mit dem Versiegelungsmaterial versiegelt aufweist.
- Da die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial, das Ruß enthält, wie oben beschrieben, versiegelt ist, können die Bauelemente und dergleichen, die in der vorderen Oberfläche des Wafers ausgebildet sind, nicht mit dem bloßen Auge erkannt werden. Um eine Ausrichtung durch Lösen dieses Problems zu ermöglichen, hat der vorliegende Erfinder einer Technik entwickelt, in welcher, wie in dem obigen Absatz 5 beschrieben, das Versiegelungsmaterial an dem umfänglichen Abschnitt der vorderen Oberfläche des Wafers entfernt wird, um die Ausrichtungsmarkierungen wie Zielmuster freizulegen, und basierend auf diesen Zielmustern wird die Teilungslinie, die geschnitten werden soll, detektiert, sodass eine Ausrichtung durchgeführt wird (siehe die
japanische Offenlegungsschrift Nr. 2013-074021 japanische Offenlegungsschrift Nr. 2016-015438 - DARSTELLUNG DER ERFINDUNG
- Jedoch entsprechend dem Ausrichtungsverfahren, das in den oben genannten Patentdokumenten beschrieben ist, wird ein Schritt zum Entfernen des Versiegelungsmaterials an dem umfänglichen Abschnitt des Wafers mit einer Schneidklinge einer großen Breite zum Schneiden der Kante, die an einer Spindel befestigt ist, anstelle einer Schneidklinge zum Teilen benötigt und es ist arbeitsaufwendig, die Schneidklinge zu ersetzen und das Versiegelungsmaterial an dem umfänglichen Abschnitt durch Kantenschneiden zu entfernen, wodurch eine geringe Produktivität verursacht wird.
- Es ist darum ein Ziel der vorliegenden Erfindung ein Bearbeitungsverfahren für einen Wafer bereitzustellen, in dem ein Ausrichtungsschritt durch das Versiegelungsmaterial, das Ruß enthält, das aufgebracht ist, um eine vordere Oberfläche des Wafers zu beschichten, durchgeführt werden kann.
- In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers bereitgestellt, in dem jedes der Bauelemente, das mehrere Erhöhungen aufweist, in jedem der Bereiche einer vorderen Oberfläche ausgebildet ist, die durch mehrere sich kreuzende Teilungslinien aufgeteilt ist, die in einer sich kreuzenden Weise ausgebildet sind. Das Bearbeitungsverfahren für einen Wafer beinhaltet: einen Ausbildungsschritt für eine geschnittene Nut zum Ausbilden geschnittener Nuten, die jeweils eine Tiefe aufweisen, die einer Dicke von jedem der Bauelementchips entsprechen, durch eine Schneidklinge entlang der Teilungslinien von einer vorderen Oberflächenseite des Wafers; einen Versiegelungsschritt zum Versiegeln der vorderen Oberfläche des Wafers inklusive der geschnittenen Nuten mit einem Versiegelungsmaterial, nachdem der Ausbildungsschritt für eine geschnittene Nut durchgeführt wurde; einen Schleifschritt zum Schleifen des Wafers von einer hinteren Oberflächenseite des Wafers auf die fertige Dicke von jedem der Bauelementchips, um das Versiegelungsmaterial in den geschnittenen Nuten freizulegen, nachdem der Versiegelungsschritt durchgeführt wurde; einen Ausrichtungsschritt zum Aufnehmen der vorderen Oberflächenseite des Wafers durch das Versiegelungsmaterial durch ein Aufnahmemittel für infrarotes Licht von der vorderen Seite des Wafers, Detektieren einer Ausrichtungsmarkierung und Detektieren der Teilungslinie, die laserbearbeitet werden soll, basierend auf der Ausrichtungsmarkierung, nachdem der Schleifschritt durchgeführt wurde; einen Ausbildungsschritt für eine modifizierte Schicht zum Emittieren eines Laserstrahls einer solchen Wellenlänge, dass sie durch das Versiegelungsmaterial läuft, entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers, wobei ein Fokuspunkt des Laserstrahls in dem Versiegelungsmaterial in der geschnittenen Nut gesetzt ist, um modifizierte Schichten in dem Versiegelungsmaterial auszubilden, nachdem der Ausrichtungsschritt durchgeführt wurde; und einen Teilungsschritt zum Aufbringen einer äußeren Kraft auf dem Versiegelungsmaterial in den geschnittenen Nuten und Teilen des Wafers, wobei die modifizierten Schichten als Teilungsstartpunkte dienen, in einzelne Bauelementchips, die jeweils die vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweisen, nachdem der Ausbildungsschritt für eine modifizierte Schicht durchgeführt wurde. In dem Versiegelungsschritt wird die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial versiegelt, das eine solche Transmissionseigenschaft aufweist, das Infrarotstrahlen, die durch das Aufnahmemittel für infrarotes Licht empfangen werden sollen, durch das Versiegelungsmaterial laufen.
Vorzugsweise beinhaltet das Aufnahmemittel für infrarotes Licht, das in dem Ausrichtungsschritt verwendet wird, ein InGaAs-Aufnahmeelement. - Entsprechend dem Bearbeitungsverfahren für einen Wafer der vorliegenden Erfindung wird die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial versiegelt, durch welches die Infrarotstrahlen, die durch das Aufnahmemittel für infrarotes Licht detektiert werden sollen, laufen, die Ausrichtungsmarkierung, die in dem Wafer ausgebildet ist, durch das Versiegelungsmaterial durch das Aufnahmemittel für infrarotes Licht detektiert und die Ausrichtung kann basierend auf der Ausrichtungsmarkierung durchgeführt werden. Darum kann der Ausrichtungsschritt einfach durchgeführt werden, ohne das Versiegelungsmaterial an dem umfänglichen Abschnitt der vorderen Oberfläche des Wafers zu entfernen, wie im Stand der Technik.
- Entsprechend durch Emittieren des Laserstrahls einer solchen Wellenlänge, dass sie durch das Versiegelungsmaterial von der vorderen Oberflächenseite des Wafers läuft, mit dem Fokuspunkt des Laserstrahls in dem Versiegelungsmaterial in den geschnittenen Nuten positioniert, um die modifizierten Schichten innerhalb des Versiegelungsmaterials in den geschnittenen Nuten auszubilden, ist es möglich, den Wafer in einzelne Bauelementchips zu teilen, wobei die modifizierten Schichten als Startpunkte der Teilung dienen, die jeweils eine vordere Oberfläche und vier Seitenoberflächen aufweisen, die durch das Versiegelungsmaterial umgeben sind.
- Das obige und andere Merkmale, Ziele und Vorteile der vorliegenden Erfindung und die Weise des Realisierens dieser wird klarer und die Erfindung selbst durch ein Studieren der folgenden Beschreibung und beigefügten Ansprüche mit Bezug zu den angehängten Figuren, die eine bevorzugte Ausführungsform der Erfindung zeigen, verstanden.
- Figurenliste
-
-
1 ist eine perspektivische Ansicht eines Halbleiterwafers; -
2 ist eine perspektivische Ansicht, die einen Ausbildungsschritt für eine geschnittene Nut zeigt; -
3 ist eine perspektivische Ansicht, die einen Versiegelungsschritt zeigt; -
4 ist eine partielle, seitliche Schnittansicht, die einen Schleifschritt zeigt; -
5 ist eine Schnittansicht, die einen Ausrichtungsschritt zeigt; -
6A ist eine Schnittansicht, die einen Ausbildungsschritt für eine modifizierte Schicht zeigt; -
6B ist eine vergrößerte Schnittansicht, die den Ausbildungsschritt für eine modifizierte Schicht darstellt; -
7 ist eine perspektivische Ansicht einer Teilungsvorrichtung; -
8A ist eine Schnittansicht, die einen Teilungsschritt zeigt; -
8B ist eine Schnittansicht, die den Teilungsschritt zeigt; und -
9 ist eine partiell vergrößerte Schnittansicht des Wafers, nachdem der Teilungsschritt durchgeführt wurde. - DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
- Eine Ausführungsform der vorliegenden Erfindung wird detailliert im Folgenden mit Bezug zu den Figuren beschrieben. Mit Bezug zu
1 ist eine perspektivische Ansicht einer vorderen Oberflächenseite eines Halbleiterwafers (im Folgenden einfach als Wafer bezeichnet)11 gezeigt, der dazu geeignet ist, durch ein Bearbeitungsverfahren der vorliegenden Erfindung bearbeitet zu werden. In einer vorderen Oberfläche11a des Halbleiterwafers11 sind mehrere Teilungslinien (Straßen)13 in einem Gittermuster ausgebildet und ein Bauelement15 wie eine integrierte Schaltung IC oder ein LSI ist in jedem der Bereiche ausgebildet, die durch die Teilungslinien13 , die sich orthogonal kreuzen, aufgeteilt sind. - Jedes Bauelement
15 weist mehrere Elektrodenerhöhungen (im Folgenden einfach als Erhöhungen bezeichnet)17 an seiner vorderen Oberfläche auf, und der Wafer11 beinhaltet an der an seiner vorderen Oberfläche einen Bauelementbereich19 , in dem mehrere Bauelemente15 , die jeweils mehrere Erhöhungen17 aufweisen, ausgebildet sind, und einen umfänglichen Randbereich21 , der den Bauelementbereich19 umgibt. - In einem Bearbeitungsverfahren für einen Wafer entsprechend einer Ausführungsform der vorliegenden Erfindung wird zuerst ein Ausbildungsschritt für eine geschnittene Nut zum Ausbilden geschnittener Nuten, die jeweils eine Tiefe entsprechend einer fertigen Dicke von jedem Bauelementchip aufweisen, durch eine Schneidklinge entlang der Teilungslinie
13 von der vorderen Oberflächenseite des Wafers11 als ein erster Schritt durchgeführt. Der Ausbildungsschritt für eine geschnittene Nut wird mit Bezug zu2 beschrieben. - Eine Schneideinheit
10 beinhaltet eine Schneidklinge14 , die entfernbar an einem Spitzenabschnitt einer Spindel12 befestigt ist, und eine Ausrichtungseinheit16 , die ein Aufnahmemittel (Aufnahmeeinheit)18 aufweist. Die Aufnahmeeinheit18 weist ein Mikroskop und eine Kamera, die sichtbares Licht aufnimmt, sondern auch ein Aufnahmeelement für infrarotes Licht auf, das ein Infrarotbild aufnimmt. In der vorliegenden Ausführungsform, ist ein InGaAs-Aufnahmeelement als das Infrarotaufnahmeelement angepasst. - Vor dem Durchführen des Ausbildungsschritts für eine geschnittene Nut wird eine Ausrichtung durchgeführt, bei der die vordere Oberfläche des Wafers
11 zuerst mit sichtbaren Licht durch die Aufnahmeeinheit18 aufgenommen wird, Ausrichtungsmarkierungen wie Zielmuster, die in jedem Bauelement15 ausgebildet sind, werden detektiert, und die Teilungslinie13 , die geschnitten werden soll, wird basierend an den Ausrichtungsmarkierungen detektiert. - Nachdem die Ausrichtung durchgeführt wurde, wird ein Ausbildungsschritt für eine Nut durchgeführt, in welchem die Schneidklinge
15 , die mit hoher Geschwindigkeit in einer Richtung eines PfeilsR1 gedreht wird, dazu gebracht wird, in den Wafer11 bis zu einer Tiefe, welche der fertigen Dicke von jedem der Bauelementchips entspricht, entlang der Teilungslinie13 von der vorderen Oberflächenseite11a des Wafers11 zu schneiden, und ein Einspanntisch (nicht dargestellt), an dem der Wafer11 angesaugt gehalten ist, wird für eine Bearbeitung in einer Richtung eines PfeilsX1 zugeführt, wodurch eine geschnittene Nut23 entlang der Teilungslinie13 ausgebildet wird. - Der Ausbildungsschritt für eine geschnittene Nut wird sequenziell entlang den Teilungslinien
13 durchgeführt, die sich in einer ersten Richtung erstrecken, während die Schneideeinheit10 in eine Indexzufuhr in einer Richtung orthogonal zu der RichtungX1 der Zufuhr für eine Bearbeitung um den Abstand der Teilungslinie13 versetzt wird. Als nächstes wird der Einspanntisch (nicht dargestellt) um 90° gedreht und dann wird derselbe Ausbildungsschritt für eine Nut wie oben sequenziell entlang der Teilungslinien13 durchgeführt, die sich in einer zweiten Richtung orthogonal zu der ersten Richtung erstrecken. - Nachdem der Ausbildungsschritt für eine Nut durchgeführt wurde, wird ein Versiegelungsschritt durchgeführt, in dem, wie in
3 dargestellt, ein Versiegelungsmaterial20 an der vorderen Oberfläche11a des Wafers11 aufgebracht wird, um die vordere Oberfläche11a des Wafers11 , der die geschnittenen Nuten23 beinhaltet, mit einem Versiegelungsmaterial zu versiegeln. Da das Versiegelungsmaterial20 flüssig ist, wenn der Versiegelungsschritt durchgeführt wird, werden die geschnittenen Nuten23 mit dem Versiegelungsmaterial20 gefüllt. - Als das Versiegelungsmaterial
20 wird eine Zusammensetzung, die 10,3% Epoxid-Kunststoff oder Epoxid-Kunststoff plus Phenol-Kunststoff, 85,3% Silica-Füllstoff, 0,1% bis 0,2% Ruß und 4,2% bis 4,3% anderer Inhaltsstoffe in Massenprozent enthält. Beispiele der anderen Inhaltsstoffe beinhalten Metallhydroxide, Antimontrioxid, Siliziumdioxid und dergleichen. - Wenn die vordere Oberfläche
11a des Wafers11 mit dem Versiegelungsmaterial20 bedeckt und versiegelt wird und das eine solche Zusammensetzung aufweist, verursacht der Ruß, der in einer extrem kleinen Menge in dem Versiegelungsmaterial20 enthalten ist, dass das Versiegelungsmaterial20 schwarz ist, und entsprechend ist es normalerweise schwierig, die vordere Seite11a des Wafers11 durch das Versiegelungsmaterial20 zu sehen. - Hier ist der Ruß in das Versiegelungsmaterial
20 hauptsächlich zum Verhindern eines elektrostatischen Zerstörens der Bauelemente15 gemischt und vorliegend wird kein Versiegelungsmaterial, das keinen Ruß enthält, kommerziell verwendet. Das Verfahren zum Aufbringen des Versiegelungsmaterials20 ist nicht besonders beschränkt; jedoch ist es gewünscht, das Versiegelungsmaterial20 bis zu einer Höhe von jeder der Erhöhungen17 aufzubringen, und danach wird das Versiegelungsmaterial20 einem Ätzen ausgesetzt, um die Endabschnitte der Erhöhungen17 freizulegen. - Nachdem der Versiegelungsschritt durchgeführt wurde, wird ein Schleifschritt durchgeführt, in dem der Wafer
11 von der hinteren Oberflächenseite11b des Wafers11 auf eine fertige Dicke eines jeden der Bauelementchips geschliffen wird, um das Versiegelungsmaterial20 in der geschnittenen Nut23 freizulegen. Dieser Schleifschritt wird mit Bezug zu4 beschrieben. Ein Oberflächenschutzband22 ist an der vorderen Oberfläche11a des Wafers11 angebracht und der Wafer11 wird durch einen Einspanntisch24 in einer Schleifvorrichtung durch das Oberflächenschutzband22 angesaugt und gehalten. - Eine Schleifeinheit
26 beinhaltet eine Spindel30 , die drehbar in einem Spindelgehäuse28 aufgenommen ist, und drehend durch einen Motor, der nicht dargestellt ist, angetrieben wird, eine Scheibenbefestigung32 , die an einer Spitze der Spindel30 fixiert ist, und eine Schleifscheibe34 , die entfernbar an der Scheibenbefestigung32 befestigt ist. Die Schleifscheibe34 ist aus einer ringförmigen Scheibenbasis36 und mehreren Schleifsteinen38 ausgebildet, die an einem äußeren Umfang eines unteren Endes der Scheibenbasis36 gesichert sind. - In dem Schleifschritt, während der Einspanntisch
24 in einer Richtung eines Pfeils a mit zum Beispiel 300 Umdrehungen pro Minute gedreht wird, wird die Schleifscheibe34 in einer Richtung eines Pfeils b zum Beispiel mit 6000 Umdrehungen pro Minute gedreht und ein Zufuhrmechanismus für eine Schleifeinheit (nicht dargestellt) wird angetrieben, um die Schleifsteine38 der Schleifscheibe34 in Kontakt mit der hinteren Oberfläche11b des Wafers11 zu bringen. - Danach wird die hintere Oberfläche
11b des Wafers11 geschliffen, während die Schleifscheibe34 in eine Schleifzufuhr um eine vorbestimmte Menge nach unten mit einer vorbestimmten Schleifzufuhrgeschwindigkeit versetzt wird. Während eine Dicke des Wafers11 durch ein Messmittel für eine Dicke eines Kontakttyps oder eines nicht-Kontakttyps gemessen wird, wird der Wafer11 auf eine vorbestimmte Dicke zum Beispiel 100 µm geschliffen, wodurch das Versiegelungsmaterial20 , das in die geschnittenen Nuten23 gefüllt ist, freigelegt wird. - Nachdem der Schleifschritt durchgeführt wurde, wird ein Ausrichtungsschritt durchgeführt, in dem die vordere Oberfläche
11a des Wafers11 durch das Versiegelungsmaterial20 durch das Ausnahmemittel für infrarotes Licht von der vorderen Oberfläche11a des Wafers11 aufgenommen wird, mindestens zwei Ausrichtungsmarkierungen wie Zielmuster, die in der vorderen Oberfläche11a des Wafers11 ausgebildet sind, werden detektiert und die Teilungslinie13 , die laserbearbeitet werden soll, wird basierend auf diesen Ausrichtungsmarkierungen detektiert. - Der Ausrichtungsschritt wird detailliert mit Bezug zu
5 beschrieben. Vor dem Durchführen des Ausrichtungsschritts wird die hintere Oberflächenseite11b des Wafers11 an einem TeilungsbandT angebracht, dessen äußerer umfänglicher Abschnitt an einem ringförmigen Rahmen F angebracht ist. In dem Ausrichtungsschritt, wie in5 dargestellt, wird der Wafer11 durch den Einspanntisch40 einer Laserbearbeitungsvorrichtung durch das TeilungsbandT angesaugt und gehalten und das Versiegelungsmaterial20 , das die vordere Oberfläche11a des Wafers11 versiegelt, liegt nach oben frei. Danach wird der ringförmige Rahmen F durch Klemmen mit Klemmen42 fixiert. - In dem Ausrichtungsschritt wird die vordere Oberfläche
11a des Wafers11 durch ein Infrarot-Aufnahmeelement einer Aufnahmeeinheit18A einer Laserbearbeitungsvorrichtung ähnlich zu der Aufnahmeeinheit18 der Schneidvorrichtung aufgenommen, wie in2 dargestellt. Da das Versiegelungsmaterial aus einem Versiegelungsmaterial20 , durch welches Infrarotstrahlen, die durch das Infrarot-Aufnahmeelement der Aufnahmeeinheit18A empfangen werden sollen, laufen können, ausgebildet ist, können mindestens zwei Ausrichtungsmarkierungen wie Zielmuster, die in der vorderen Oberfläche11a des Wafers11 ausgebildet sind, durch das Infrarot-Aufnahmeelement detektiert werden Vorzugsweise ist ein InGaAs-Aufnahmeelement, das eine hohe Empfindlichkeit aufweist, als das Aufnahmeelement für Infrarotlicht angepasst. Vorzugsweise beinhaltet die Aufnahmeeinheit18A eine Belichtungssteuerung, durch welche die Belichtungszeit oder dergleichen angepasst werden kann. - Als nächstes wird der Einspanntisch
40 um θ gedreht, sodass eine gerade Linie, die diese Ausrichtungsmarkierungen verbindet, parallel zu der RichtungX1 einer Zufuhr für eine Bearbeitung ist, und ferner wird der Einspanntisch40 in der Richtung orthogonal zu der RichtungX1 für eine Zufuhr für ein Bearbeiten um einen Abstand zwischen der Ausrichtungsmarkierung und dem Zentrum der Teilungslinien13 bewegt (siehe6A) , wodurch die Teilungslinie13 , die laserbearbeitet werden soll, detektiert wird. - Nachdem der Ausrichtungsschritt durchgeführt wurde, wird ein Ausbildungsschritt für eine modifizierte Schicht durchgeführt, indem, wie in
6A dargestellt, ein LaserstrahlLB einer solchen Wellenlänge (zum Beispiel 1064 nm), dass er durch das Versiegelungsmaterial20 läuft, von einem Laserkopf (Lichtkollektor)46 der Laserbearbeitungsvorrichtung entlang der Teilungslinie13 von der vorderen Oberflächenseite11a des Wafers11 aufgebracht wird, wobei ein Fokuspunkt des LaserstrahlsLB in dem Versiegelungsmaterial20 in der geschnittenen Nut23 positioniert ist und der Einspanntisch40 für eine Bearbeitung in der Richtung des PfeilsX1 zugeführt wird, um eine modifizierte Schicht25 , die in6B dargestellt ist, in dem Versiegelungsmaterial20 in der geschnittenen Nut23 auszubilden. - Dieser Ausbildungsschritt für eine modifizierte Schicht wird sequenziell entlang der Teilungslinien
13 durchgeführt, die sich in einer ersten Richtung erstrecken, worauf der Einspanntisch40 um 90° gedreht wird, und der Ausbildungsschritt für eine modifizierte Schicht wird dann sequenziell entlang der Teilungslinien13 durchgeführt, die sich in der zweiten Richtung orthogonal zu der ersten Richtung erstrecken. - Nachdem der Ausbildungsschritt für eine modifizierte Schicht durchgeführt wurde, wird ein Teilungsschritt durchgeführt, in dem eine äußere Kraft auf den Wafer
11 unter Verwendung einer Teilungsvorrichtung50 , die in7 dargestellt ist, aufgebracht wird, um den Wafer11 in einzelne Bauelementchips27 zu teilen. Die Teilungsvorrichtung50 , die in7 dargestellt ist, beinhaltet ein Rahmenhaltemittel52 , das den ringförmigen RahmenF hält und ein Bandausdehnungsmittel54 , dass das TeilungsbandT , das an dem ringförmigen RahmenF angebracht ist, der durch das Rahmenhaltemittel52 gehalten ist, ausdehnt. - Das Rahmenhaltemittel
52 beinhaltet ein ringförmiges Rahmenhaltelement56 und mehrere Klemmen58 als ein Fixierungsmittel, die an einer äußeren Umgebung des Rahmenhalteelements56 angeordnet sind. Eine obere Oberfläche des Rahmenhalteelements56 bildet eine Befestigungsoberfläche56a aus, an welcher der ringförmige RahmenF befestigt werden soll, und der ringförmige Rahmen F ist an der Befestigungsoberfläche56a befestigt. - Dann wird der ringförmige Rahmen
F , der an der Befestigungsoberfläche56a befestigt ist, an dem Rahmenhaltemittel56 durch die Klemmen58 fixiert. Das Rahmenhaltemittel52 , das in dieser Weise ausgestaltet ist, ist so getragen, dass es in einer vertikalen Richtung durch das Ausdehnungsmittel54 beweglich ist. - Das Ausdehnungsmittel
54 für ein Band weist eine Ausdehnungstrommel60 auf, die in dem Inneren des ringförmigen Rahmenhalteelements56 angeordnet ist. Ein oberes Ende der Ausdehnungstrommel60 ist mit einem Verschluss62 geschlossen. Die Ausdehnungstrommel60 weist einen Inneren Durchmesser auf, der kleiner als ein innerer Durchmesser des ringförmigen RahmensF und größer als ein äußerer Durchmesser des Wafers11 ist, der an dem TeilungsbandT angebracht ist, das an dem ringförmigen RahmenF angebracht ist. - Die Ausdehnungstrommel
60 weist einen Trägerflansch64 auf, der integral an einem unteren Ende ausgebildet ist. Das Ausdehnungsmittel54 für ein Band weist ferner ein Antriebsmittel66 auf, welches das ringförmige Rahmenhalteelement56 in der vertikalen Richtung bewegt. Das Antriebsmittel66 ist aus mehreren Luftzylindern68 ausgebildet, die an dem Trägerflansch64 angeordnet sind, und Kolbenstangen davon sind mit einer unteren Oberfläche des Rahmenhalteelements56 verbunden. - Das Antriebsmittel
66 , das aus mehreren Luftzylindern68 ausgebildet ist, bewegt das ringförmige Rahmenhalteelement56 in der vertikalen Richtung zwischen einer Bezugsposition, in welcher die Befestigungsoberfläche56a im Wesentlichen dieselbe Höhe wie eine vordere Oberfläche des Verschlusses62 aufweist, der als das obere Ende der Ausdehnungstrommel60 dient, und einer Ausdehnungsposition, die um eine vorbestimmte Menge tiefer als das obere Ende der Ausdehnungstrommel60 ist. - Der Teilungsschritt für den Wafer
11 , der unter Verwendung der Teilungsvorrichtung50 durchgeführt wird, die wie oben beschrieben ausgestaltet ist, wird mit Bezug zu8A und8B beschrieben. Wie in8A dargestellt, ist der ringförmige RahmenF , der den Wafer11 durch das TeilungsbandT trägt, an der Befestigungsoberfläche56a des Rahmenhalteelements56 befestigt und von dem Rahmenhalteelement56 durch die Klemmen58 fixiert. In diesem Fall ist das Rahmenhalteelement56 in der Bezugsposition positioniert, in der die Befestigungsoberfläche56a davon im Wesentlichen die gleiche Höhe wie das obere Ende der Ausdehnungstrommel60 aufweist. - Als nächstes werden die Luftzylinder
68 angetrieben, um das Rahmenhalteelement56 zu der Ausdehnungsposition abzusenken, wie in8B dargestellt. Entsprechend wird der ringförmige RahmenF , der an der Befestigungsoberfläche56a des Rahmenhalteelements56 fixiert ist, abgesenkt und als ein Ergebnis liegt das TeilungsbandT , das an dem ringförmigen RahmenF angebracht ist, an einer oberen Endkante der Ausdehnungstrommel60 an und ist im Wesentlichen in einer radialen Richtung ausgedehnt. - Als ein Ergebnis werden Zugkräfte radial auf dem Wafer
11 , der an dem TeilungsbandT angebracht ist, aufgebracht. Wenn die Zugkräfte folglich radial an dem Wafer11 aufgebracht werden, wird der Wafer11 entlang der modifizierten Schichten24 , die in dem Versiegelungsmaterial20 entlang der Teilungslinien13 ausgebildet sind, geteilt, wobei die modifizierten Schichten25 als Startpunkte der Teilung dienen, wie in der vergrößerten Ansicht von9 dargestellt, wobei der Wafer11 in einzelne Bauelementchips27 geteilt wird, von denen jeder seine vordere Oberfläche und vier seitliche Oberflächen durch das Versiegelungsmaterial20 umgeben aufweist. - Die vorliegende Erfindung ist nicht auf die Details der oben beschriebenen bevorzugten Ausführungsformen beschränkt. Der Umfang der Erfindung ist durch die angehängten Ansprüche definiert und alle Änderungen und Modifikationen, die in das Äquivalente des Umfangs der Ansprüche fallen, werden darum durch die Erfindung umfasst.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- JP 2013074021 [0004]
- JP 2016015438 [0004]
Claims (2)
- Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers, in dem jedes Bauelement, das mehrere Erhöhungen aufweist, in jedem der Bereiche einer vorderen Oberfläche ausgebildet ist, die durch mehrere sich kreuzende Teilungslinien aufgeteilt ist, die in einer sich kreuzenden Weise ausgebildet sind, wobei das Bearbeitungsverfahren für einen Wafer umfasst: einen Ausbildungsschritt für eine geschnittene Nut zum Ausbilden geschnittener Nuten, die jeweils eine Tiefe entsprechend einer fertigen Dicke eines jeden der Bauelementchips aufweisen, durch eine Schneidklinge entlang der Teilungslinien von einer vorderen Oberflächenseite des Wafers; einen Versiegelungsschritt zum Versiegeln der vorderen Oberfläche des Wafers inklusive der geschnittenen Nuten mit einem Versiegelungsmaterial, nachdem der Ausbildungsschritt für eine geschnittene Nut durchgeführt wurde; einen Schleifschritt zum Schleifen des Wafers von einer hinteren Oberflächenseite des Wafers auf die fertige Dicke von jedem der Bauelementchips, um das Versiegelungsmaterial in den geschnittenen Nuten freizulegen, nachdem der Versiegelungsschritt durchgeführt wurde; einen Ausrichtungsschritt zum Aufnehmen der vorderen Oberflächenseite des Wafers durch das Versiegelungsmaterial durch ein Aufnahmemittel für infrarotes Licht von der vorderen Oberflächenseite des Wafers, Detektieren einer Ausrichtungsmarkierung und Detektieren der Teilungslinie, die laserbearbeitet werden soll, basierend auf der Ausrichtungsmarkierung, nachdem der Schleifschritt durchgeführt wurde; einen Ausbildungsschritt für eine modifizierte Schicht zum Emittieren eines Laserstrahls einer solchen Wellenlänge, dass sie durch das Versiegelungsmaterial läuft, entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers, wobei ein Fokuspunkt des Laserstrahls in dem Versiegelungsmaterial in den geschnittenen Nuten positioniert wird, um modifizierte Schichten in dem Versiegelungsmaterial auszubilden, nachdem der Ausrichtungsschritt durchgeführt wurde; und einen Teilungsschritt zum Aufbringen einer äußeren Kraft auf dem Versiegelungsmaterial in den geschnittenen Nuten und Teilen des Wafers, wobei die modifizierten Schichten als Startpunkte der Teilung dienen, in einzelne Bauelementchips, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweist, nachdem der Ausbildungsschritt für eine modifizierte Schicht durchgeführt wurde, wobei in dem Versiegelungsschritt die vordere Oberfläche des Wafers mit einem Versiegelungsmaterial versiegelt wird, das eine solche Transmissionseigenschaft aufweist, dass Infrarotstrahlen, die durch das Aufnahmemittel für sichtbares Licht aufgenommen werden sollen, durch das Versiegelungsmaterial laufen.
- Bearbeitungsverfahren für einen Wafer nach
Anspruch 1 , wobei das Aufnahmemittel für Infrarotlicht, das in dem Ausrichtungsschritt verwendet wird, ein InGaAs-Aufnahmeelement beinhaltet.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017172836A JP7009027B2 (ja) | 2017-09-08 | 2017-09-08 | ウェーハの加工方法 |
JP2017-172836 | 2017-09-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102018215246A1 true DE102018215246A1 (de) | 2019-03-14 |
Family
ID=65441979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018215246.2A Pending DE102018215246A1 (de) | 2017-09-08 | 2018-09-07 | Bearbeitungsverfahren für einen Wafer |
Country Status (6)
Country | Link |
---|---|
JP (1) | JP7009027B2 (de) |
KR (1) | KR102581129B1 (de) |
CN (1) | CN109473349B (de) |
DE (1) | DE102018215246A1 (de) |
SG (1) | SG10201807743WA (de) |
TW (1) | TWI797156B (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102019204457B4 (de) | 2019-03-29 | 2024-01-25 | Disco Corporation | Substratbearbeitungsverfahren |
CN114309978B (zh) * | 2021-12-27 | 2024-05-03 | 欣强电子(清远)有限公司 | 一种定深槽高速光模块产品加工方法及其加工装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013074021A (ja) | 2011-09-27 | 2013-04-22 | Disco Abrasive Syst Ltd | アライメント方法 |
JP2016015438A (ja) | 2014-07-03 | 2016-01-28 | 株式会社ディスコ | アライメント方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003165893A (ja) * | 2001-11-30 | 2003-06-10 | Shin Etsu Chem Co Ltd | 半導体封止用エポキシ樹脂組成物及び半導体装置 |
JP2003321594A (ja) * | 2002-04-26 | 2003-11-14 | Hitachi Chem Co Ltd | 封止用エポキシ樹脂成形材料及び電子部品装置 |
JP2003327666A (ja) | 2002-05-16 | 2003-11-19 | Kyocera Chemical Corp | エポキシ樹脂組成物および半導体封止装置 |
JP4471632B2 (ja) * | 2003-11-18 | 2010-06-02 | 株式会社ディスコ | ウエーハの加工方法 |
JP2006052279A (ja) | 2004-08-11 | 2006-02-23 | Tokai Carbon Co Ltd | 半導体封止材用カーボンブラック着色剤およびその製造方法 |
JP2007190596A (ja) * | 2006-01-20 | 2007-08-02 | Seiko Epson Corp | 基体の製造方法、フレキシブル回路基板、電気光学装置、電子機器 |
US7494900B2 (en) * | 2006-05-25 | 2009-02-24 | Electro Scientific Industries, Inc. | Back side wafer dicing |
JP6272301B2 (ja) * | 2013-03-27 | 2018-01-31 | 浜松ホトニクス株式会社 | レーザ加工装置及びレーザ加工方法 |
JP2015023078A (ja) * | 2013-07-17 | 2015-02-02 | 株式会社ディスコ | ウエーハの加工方法 |
JP6377514B2 (ja) * | 2014-12-17 | 2018-08-22 | 株式会社ディスコ | パッケージ基板の加工方法 |
JP2016166120A (ja) * | 2015-03-06 | 2016-09-15 | 三星ダイヤモンド工業株式会社 | 積層基板の加工方法及びレーザ光による積層基板の加工装置 |
JP2017054888A (ja) * | 2015-09-08 | 2017-03-16 | 株式会社ディスコ | ウエーハの加工方法 |
JP2017108089A (ja) * | 2015-12-04 | 2017-06-15 | 株式会社東京精密 | レーザ加工装置及びレーザ加工方法 |
JP2017112269A (ja) * | 2015-12-17 | 2017-06-22 | 株式会社ディスコ | ウエーハの加工方法 |
-
2017
- 2017-09-08 JP JP2017172836A patent/JP7009027B2/ja active Active
-
2018
- 2018-08-31 KR KR1020180103486A patent/KR102581129B1/ko active IP Right Grant
- 2018-09-06 CN CN201811035733.3A patent/CN109473349B/zh active Active
- 2018-09-07 TW TW107131418A patent/TWI797156B/zh active
- 2018-09-07 DE DE102018215246.2A patent/DE102018215246A1/de active Pending
- 2018-09-07 SG SG10201807743WA patent/SG10201807743WA/en unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013074021A (ja) | 2011-09-27 | 2013-04-22 | Disco Abrasive Syst Ltd | アライメント方法 |
JP2016015438A (ja) | 2014-07-03 | 2016-01-28 | 株式会社ディスコ | アライメント方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI797156B (zh) | 2023-04-01 |
KR102581129B1 (ko) | 2023-09-20 |
TW201913778A (zh) | 2019-04-01 |
CN109473349A (zh) | 2019-03-15 |
JP7009027B2 (ja) | 2022-01-25 |
SG10201807743WA (en) | 2019-04-29 |
CN109473349B (zh) | 2023-10-31 |
KR20190028302A (ko) | 2019-03-18 |
JP2019050249A (ja) | 2019-03-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102017206400B4 (de) | Bearbeitungsverfahren für einen wafer | |
DE102016208307A1 (de) | Waferbearbeitungsverfahren | |
DE102018215249A1 (de) | Bearbeitungsverfahren für einen Wafer | |
DE102015214136B4 (de) | Waferbearbeitungsverfahren | |
DE102015201833B4 (de) | Haltetisch und Verwendung des Haltetischs | |
DE202014011497U1 (de) | Laserbearbeitungsvorrichtung | |
DE102014215392A1 (de) | Optikbauelementwafer-Bearbeitungsverfahren | |
DE102016213249A1 (de) | Verfahren zum dünnen Ausgestalten eines Wafers | |
DE102008045716A1 (de) | Höhenpositionsdetektor für ein auf einem Einspanntisch gehaltenes Werkstück | |
DE102018201084A1 (de) | Laserbearbeitungsvorrichtung | |
DE102018215247A1 (de) | Bearbeitungsverfahren für einen Wafer | |
DE102018210393B4 (de) | Bearbeitungsverfahren für ein Substrat | |
DE102017223555A1 (de) | Herstellungsverfahren für eine Halbleiterpackung | |
DE102018215248A1 (de) | Bearbeitungsverfahren für einen Wafer | |
DE102017210694A1 (de) | Detektionsverfahren für einen inneren Riss und Detektionsvorrichtung für einen inneren Riss | |
DE102009004567A1 (de) | Wafertrennverfahren | |
DE102016226180A1 (de) | Waferbearbeitungsverfahren | |
DE102015207193A1 (de) | Einkristallsubstrat-Bearbeitungsverfahren | |
DE102014218759A1 (de) | Bearbeitungsverfahren für ein Werkstück | |
DE102018215246A1 (de) | Bearbeitungsverfahren für einen Wafer | |
DE102017214521B4 (de) | Bearbeitungsverfahren für einen Verbundwafer | |
DE102018215271A1 (de) | Bearbeitungsverfahren für einen wafer | |
DE102010039798A1 (de) | Waferbearbeitungsverfahren | |
DE102010030339A1 (de) | Bearbeitungsverfahren für Halbleiterwafer | |
DE102014226050A1 (de) | Bauelementwafer-Bearbeitungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication |