DE102015220924A1 - Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe - Google Patents

Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe Download PDF

Info

Publication number
DE102015220924A1
DE102015220924A1 DE102015220924.5A DE102015220924A DE102015220924A1 DE 102015220924 A1 DE102015220924 A1 DE 102015220924A1 DE 102015220924 A DE102015220924 A DE 102015220924A DE 102015220924 A1 DE102015220924 A1 DE 102015220924A1
Authority
DE
Germany
Prior art keywords
semiconductor wafer
depositing
orientation notch
susceptor
outer boundary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102015220924.5A
Other languages
English (en)
Other versions
DE102015220924B4 (de
Inventor
Reinhard Schauer
Christian Hager
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Priority to DE102015220924.5A priority Critical patent/DE102015220924B4/de
Priority to US15/260,629 priority patent/US9991208B2/en
Priority to SG10201608588SA priority patent/SG10201608588SA/en
Priority to TW105133134A priority patent/TWI588934B/zh
Priority to CN201910061284.8A priority patent/CN109881183B/zh
Priority to CN201610899163.7A priority patent/CN107034449B/zh
Priority to JP2016205141A priority patent/JP6333338B2/ja
Priority to KR1020160139966A priority patent/KR101945025B1/ko
Publication of DE102015220924A1 publication Critical patent/DE102015220924A1/de
Priority to US15/928,534 priority patent/US11380621B2/en
Application granted granted Critical
Publication of DE102015220924B4 publication Critical patent/DE102015220924B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4585—Devices at or outside the perimeter of the substrate support, e.g. clamping rings, shrouds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/12—Substrate holders or susceptors
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68785—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by the mechanical construction of the susceptor, stage or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe; eine Ablagefläche zum Ablegen der Halbleiterscheibe im Randbereich einer Rückseite der Halbleiterscheibe; eine stufenförmige äußere Begrenzung der Ablagefläche; und eine Einbuchtung der äußeren Begrenzung der Ablagefläche zum Ablegen desjenigen Teilbereichs des Randbereichs der Rückseite der Halbleiterscheibe, in dem sich die Orientierungskerbe befindet, auf demjenigen Teilbereich der Ablagefläche, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird. Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe mit Orientierungskerbe, bei dem der Suszeptor eingesetzt wird, und Halbleiterscheibe aus einkristallinem Silizium.

Description

  • Gegenstand der Erfindung ist ein Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe (notch) während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe. Der Suszeptor weist eine Ablagefläche zum Ablegen der Halbleiterscheibe im Randbereich einer Rückseite der Halbleiterscheibe auf sowie eine stufenförmige äußere Begrenzung der Ablagefläche. Gegenstand der Erfindung ist auch ein Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe mit Orientierungskerbe, bei dem ein solcher Suszeptor eingesetzt wird, sowie eine Halbleiterscheibe aus einkristallinem Silizium.
  • Suszeptoren der genannten Art sind in verschiedenen Ausführungsformen bekannt. In DE 198 47 101 C1 ist eine Ausführungsform beschrieben, bei der die Ablagefläche Bestandteil eines Rings ist, der den Suszeptor bildet. In der Ausführungsform gemäß EP 1 460 679 A1 hat der Suszeptor zusätzlich einen Boden und dadurch die Form eines Tellers. Die Ablagefläche wird von einem Vorsprung am Tellerrand gebildet. In DE 10 2006 055 038 A1 wird eine Ausführungsform gezeigt, bei der die Halbleiterscheibe in der Vertiefung eines Rings liegt, und der Ring auf einer Bodenplatte.
  • Beim Abscheiden einer Schicht auf der Vorderseite einer Halbleiterscheibe ist man unter anderem bestrebt, eine Schicht mit einheitlicher Schichtdicke zu erzeugen und die verwertbare Fläche der Schicht möglichst nahe an den Rand der Halbleiterscheibe heranreichen zu lassen. Beim Versuch, diese Vorgabe umzusetzen, wird man mit dem Problem konfrontiert, dass im Bereich einer Orientierungskerbe der Halbleiterscheibe Ebenheitsprobleme auftreten, deren Ursache eine größere Schichtdicke und Materialabscheidungen auf der Rückseite der Halbleiterscheibe sind. Um diesem Problem zu begegnen, wird in US 2012/0270407 A1 und JP 2013-51290 vorgeschlagen, die Ablagefläche des Suszeptors an einer Stelle nach innen zu vergrößern und die Halbleiterscheibe derart auf den Suszeptor zu legen, dass die Orientierungskerbe an dieser Stelle auf der Ablagefläche zu liegen kommt.
  • US 2013/0264690 A1 beschäftigt sich mit der Verbesserung der Ebenheit einer Halbleiterscheibe mit epitaktischer Schicht, insbesondere im Randbereich der Halbleiterscheibe. Die lokale Geometrie im Randbereich der Vorderseite beträgt, ausgedrückt durch ESFQRmean und unter Berücksichtigung eines Randausschlusses von 1 mm, nicht mehr als 100 nm.
  • Ungeachtet des genannten Stands der Technik besteht weiterhin das Bedürfnis, die lokale Ebenheit einer beschichteten Halbleiterscheibe im Bereich der Orientierungskerbe zu verbessern.
  • Es ist Aufgabe der vorliegenden Erfindung eine Lösung vorzuschlagen, die eine Überhöhung der Schichtdicke im Bereich der Orientierungskerbe und Materialabscheidungen auf der Rückseite der Halbleiterscheibe im Bereich der Orientierungskerbe stärker reduziert.
  • Gelöst wird die Aufgabe durch einen Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe;
    eine Ablagefläche zum Ablegen der Halbleiterscheibe im Randbereich einer Rückseite der Halbleiterscheibe;
    eine stufenförmige äußere Begrenzung der Ablagefläche; und
    eine Einbuchtung der äußeren Begrenzung der Ablagefläche zum Ablegen desjenigen Teilbereichs des Randbereichs der Rückseite der Halbleiterscheibe, in dem sich die Orientierungskerbe befindet, auf demjenigen Teilbereich der Ablagefläche, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird.
  • Die Einbuchtung der äußeren Begrenzung der Ablagefläche ist nach innen gerichtet und hat vorzugsweise eine Form, die komplementär zur Form der Orientierungskerbe der Halbleiterscheibe ist, die auf dem Suszeptor abgelegt wird. Das Vorhandensein der Einbuchtung der äußeren Begrenzung der Ablagefläche bewirkt, dass ein einheitlicher Abstand zwischen einem äußeren Rand der Halbleiterscheibe und der äußeren Begrenzung der Ablagefläche gewährleistet ist. Dieser Abstand ist im Bereich der Orientierungskerbe und im Bereich außerhalb der Orientierungskerbe im Wesentlichen gleich. Das hat Wirkung auf das Strömungsverhalten eines Abscheidegases. Das Strömungsbild ist im Bereich der Orientierungskerbe und im Bereich außerhalb der Orientierungskerbe ebenfalls im Wesentlichen gleich.
  • Dementsprechend ist die Materialabscheidung im Randbereich der Halbleiterscheibe im Wesentlichen einheitlich.
  • Die Ablagefläche und die stufenförmige äußere Begrenzung der Ablagefläche bilden eine nahezu kreisförmige Tasche (pocket) mit nahezu einheitlichem Durchmesser zur Aufnahme einer Halbleiterscheibe mit Orientierungskerbe. Wegen der Einbuchtung der äußeren Begrenzung der Ablagefläche ist der Durchmesser der äußeren Begrenzung der Ablagefläche an dieser Stelle kleiner als an den übrigen Stellen.
  • Die radiale Breite der Ablagefläche ist der Abstand zwischen der äußeren Begrenzung der Ablagefläche und einem inneren Rand der Ablagefläche. Die radiale Breite der Ablagefläche ist viel kleiner als der Durchmesser, den die äußere Begrenzung der Ablagefläche außerhalb der Einbuchtung hat. Sie beträgt vorzugsweise nicht mehr als 10 % dieses Durchmessers. Die Ablagefläche ist andererseits ausreichend breit, um eine darauf abgelegte Halbeiterscheibe im Bereich von deren Orientierungskerbe vollständig zu unterlegen, das heißt, im Bereich der Einbuchtung der äußeren Begrenzung der Ablagefläche hat die Ablagefläche eine radiale Breite, aufgrund derer sich die Ablagefläche mindestens so weit nach innen erstreckt, wie eine in diesem Bereich auf der Ablagefläche liegende Orientierungskerbe einer Halbleiterscheibe. Dadurch ist der Zutritt von Abscheidegas durch die Orientierungskerbe zur Rückseite der Halbleiterscheibe erschwert.
  • Die radiale Breite der Ablagefläche ist vorzugsweise einheitlich, also im Bereich der Einbuchtung der äußeren Begrenzung der Ablagefläche im Wesentlichen dieselbe wie außerhalb dieses Bereichs. In diesem Fall ist im Bereich der Ablagefläche, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird, eine nach innen gerichtete Einbuchtung der Ablagefläche vorhanden. Ungeachtet dessen ist es auch möglich vorzusehen, dass die Ablagefläche im Bereich der Einbuchtung der äußeren Begrenzung der Ablagefläche eine kleinere radiale Breite hat, als außerhalb dieses Bereichs.
  • Die Ablagefläche ist horizontal angeordnet oder etwas nach innen abfallend geneigt. Der Neigungswinkel beträgt vorzugsweise nicht mehr als 3°. Der Verlauf der Neigung kann linear oder gekrümmt sein.
  • Der Suszeptor kann als Ring ausgebildet sein, umfassend die Ablagefläche und die äußere Begrenzung der Ablagefläche. Des Weiteren kann der Suszeptor als Teller ausgebildet sein, zusätzlich umfassend einen scheibenförmigen Tellerboden, der sich an den inneren Rand der Ablagefläche anschließt und tiefer liegt, als die Ablagefläche. Darüber hinaus kann der Suszeptor auch zweiteilig ausgebildet sein, der eine Teil als Ring, umfassend die Ablagefläche und die äußere Begrenzung der Ablagefläche, der andere Teil als separate Bodenplatte, die den Ring trägt. Der Tellerboden oder die Bodenplatte können gasundurchlässig sein. Sie können aber auch perforiert ausgebildet sein, um einen Gastransport durch Löcher zu gewährleisten. Bevorzugt sind ein Tellerboden oder eine Bodenplatte, die für einen solchen Gastransport Mikroporen an Stelle von Löchern aufweisen. Die Mikroporen können beispielsweise erzeugt werden, indem Fasern und/oder Partikel in Form des Tellerbodens oder der Bodenplatte verdichtet werden.
  • Der Suszeptor besteht vorzugsweise aus Siliziumcarbid oder aus einem Material wie beispielsweise Graphit, das mit Siliziumcarbid beschichtet ist.
  • Gegenstand der Erfindung ist auch ein Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe mit Orientierungskerbe, gekennzeichnet durch
    das Ablegen der Halbleiterscheibe auf einem erfindungsgemäßen Suszeptor, wobei derjenige Bereich des Randbereichs der Rückseite der Halbleiterscheibe, in dem sich die Orientierungskerbe befindet, auf denjenigen Bereich der Ablagefläche des Suszeptors abgelegt wird, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird;
    das Zuführen eines Prozessgases zur Vorderseite der Halbleiterscheibe und
    das Abscheiden der Schicht auf der Vorderseite der Halbleiterscheibe.
  • Das Verfahren führt zu einer verbesserten Ebenheit der Halbleiterscheibe mit abgeschiedener Schicht im Bereich der Orientierungskerbe und zu einer einheitlicheren Ebenheit im Randbereich der Halbleiterscheibe mit abgeschiedener Schicht.
  • Nach dem Ablegen der Halbleiterscheibe auf dem Suszeptor hat der Rand der Halbleiterscheibe, auch im Bereich der Orientierungskerbe, im Wesentlichen den gleichen Abstand zur äußeren Begrenzung der Ablagefläche. Fehlte die Einbuchtung der äußeren Begrenzung der Ablagefläche, wäre dieser Abstand im Bereich der Orientierungskerbe größer als außerhalb dieses Bereichs. Wegen des größeren Abstands würde im Bereich der Orientierungskerbe mehr Material abgeschieden, als außerhalb dieses Bereichs, weil wegen des größeren Abstands eine größere Menge an Abscheidegas in den Randbereich der Vorderseite der Halbleiterscheibe gelangt. Ähnlich verhält es sich auch mit Abscheidungen im Randbereich der Rückseite der Halbleiterscheibe. Größere Abstände des Rands der Halbleiterscheibe zur äußeren Begrenzung der Ablagefläche führen zu einer stärkeren Beschichtung der Rückseite der Halbleiterscheibe im Bereich der Orientierungskerbe. Dieser Effekt ist besonders ausgeprägt, wenn die Ablagefläche nach innen abfallend geneigt ist und/oder der Suszeptor aus einem porösen, Material besteht, das für das Abscheidegas durchlässig ist, und/oder der Tellerboden oder die Bodenplatte mit regelmäßig angeordneten Löchern versehen ist, die den Zutritt von Abscheidegas zur Rückseite der Halbleiterscheibe erleichtern.
  • Das Verfahren wird vorzugsweise zum Abscheiden einer epitaktischen Schicht auf einer einkristallinen Halbleiterscheibe eingesetzt, besonders bevorzugt zum Abscheiden einer epitaktischen Schicht aus Silizium auf einer Halbleiterscheibe aus einkristallinem Silizium. Die Halbleiterscheibe aus einkristallinem Silizium hat vorzugsweise einen Durchmesser von nicht weniger als 200 mm, besonders bevorzugt einen Durchmesser von nicht weniger als 300 mm. Die Dicke der epitaktischen Schicht beträgt vorzugsweise nicht weniger als 1,5 µm und nicht mehr als 5 µm.
  • Gegenstand der Erfindung ist auch das Produkt eines solchen Verfahrens, nämlich eine Halbleiterscheibe aus einkristallinem Silizium mit einem Durchmesser, einer Vorderseite, einer Rückseite, einem Randbereich, einer Orientierungskerbe im Randbereich und einer epitaktischen Schicht aus Silizium auf der Vorderseite, wobei die epitaktische Schicht eine Dicke von nicht weniger als 1,5 µm und nicht mehr als 5 µm aufweist, gekennzeichnet durch eine lokale Ebenheit der Vorderseite im Bereich der Orientierungskerbe, ausgedrückt durch ESFQR von nicht weniger als 5 nm und nicht mehr als 20 nm.
  • ESFQR ist ein Parameter, der die lokale Ebenheit von 72 Sektoren im Randbereich der Vorderseite der Halbleiterscheibe beschreibt. Ein Sektor hat eine Breite von 5° und eine radiale Länge von 30 mm. Erfindungsgemäß hat derjenige Sektor, in dem sich die Orientierungskerbe befindet, eine lokale Ebenheit ESFQR von nicht weniger als 5 nm und nicht mehr als 20 nm, wobei ein Randausschluss (EE) von 1 mm und ein rechteckiges Ausschlussfenster um die Orientierungskerbe (notch exclusion window) bei der Bestimmung des ESFQR unberücksichtigt bleiben. Das rechteckige Ausschlussfenster liegt mittig über der Orientierungskerbe und hat eine Breite von 4 mm und eine Höhe von 2,5 mm. Die Höhe erstreckt sich vom Umfang der Halbleiterscheibe entlang der Mitte der Orientierungskerbe.
  • Vorzugsweise beträgt die Dicke einer Materialabscheidung auf der Rückseite der Halbleiterscheibe auf einer, die Orientierungskerbe umgebenden rechteckigen Begutachtungsfläche nicht mehr als 15 nm. Die Begutachtungsfläche liegt mittig über der Orientierungskerbe, hat eine Breite von 8 mm und eine Höhe von 3,5 mm. Die Höhe erstreckt sich entlang der Mitte der Orientierungskerbe und hat einen Abstand von 0,5 mm zum Umfang der Halbleiterscheibe. Der Umfang eines Kreises mit der Mitte der Halbleiterscheibe als Mitte des Kreises und mit dem Durchmesser der Halbleiterscheibe ist der Umfang der Halbleiterscheibe. Die Mitte der Orientierungskerbe erstreckt sich vom Scheitel der Orientierungskerbe radial bis zum Umfang der Halbleiterscheibe. Der Scheitel der Orientierungskerbe befindet sich am Ort der Orientierungskerbe mit dem geringsten Abstand zur Mitte der Halbleiterscheibe.
  • Die Erfindung wird nachfolgend an Hand von Zeichnungen und eines Beispiels näher beschrieben.
  • 1 zeigt typische Merkmale eines Reaktors, der in einem Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe eingesetzt wird.
  • 2 zeigt einen erfindungsgemäß ausgebildeten Suszeptor in Draufsicht.
  • 3 zeigt in vergrößerter Darstellung den Bereich der Ablagefläche des Suszeptors gemäß 2, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird.
  • 4 zeigt den Suszeptor gemäß 2 und zusätzlich eine auf dem Suszeptor abgelegte Halbleiterscheibe mit Orientierungskerbe.
  • 5 zeigt in vergrößerter Darstellung den Bereich der Ablagefläche eines Suszeptors, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird, und zusätzlich eine Einbuchtung der Ablagefläche in diesem Bereich.
  • 6 zeigt eine Materialabscheidung auf der Rückseite einer erfindungsgemäß hergestellten Halbleiterscheibe im Bereich der Orientierungskerbe und das Höhenprofil der Materialabscheidung entlang einer Linie mit geringem Abstand zum Scheitel der Orientierungskerbe.
  • 7 zeigt eine 6 entsprechende Darstellung zu einer Halbleiterscheibe, die nicht erfindungsgemäß hergestellt wurde.
  • Der Reaktor gemäß 1 umfasst eine Kammer mit einem oberen Deckel („upper dome“) 1, einem unteren Deckel („lower dome“) 2 und einer Seitenwand 3. Der obere und untere Deckel 1, 2 sind durchlässig für Wärmestrahlung, die von einer über und unter der Kammer angeordneten Strahlungsheizung abgestrahlt wird. Die Schicht wird aus der Gasphase auf der Vorderseite der Halbleiterscheibe 4 abgeschieden, indem Abscheidegas über die Vorderseite der erhitzten Halbleiterscheibe geleitet wird und dabei mit der Oberfläche der exponierten Vorderseite unter Ausbilden der Schicht reagiert. Als Vorderseite wird die Seitenfläche der Halbleiterscheibe bezeichnet, auf der beabsichtigt wird, die Schicht abzuscheiden. Üblicherweise handelt es sich dabei um eine polierte Seitenfläche der Halbleiterscheibe. Das Abscheidegas wird durch einen Gaseinlass in der Seitenwand der Kammer zugeführt und das nach der Reaktion verbleibende Abgas durch einen Gasauslass in der Seitenwand der Kammer abgeführt. Es sind Ausführungsformen der Kammer bekannt, die einen weiteren Gaseinlass und einen weiteren Gasauslass haben. Solche Ausführungsformen werden beispielsweise verwendet, um ein Spülgas in das unter der Halbleiterscheibe vorhandene Volumen der Kammer ein- und auszuleiten.
  • Während des Abscheidens einer Schicht wird die Halbleiterscheibe von einem Suszeptor 5 gehalten und zusammen mit dem Suszeptor um ihr Zentrum gedreht.
  • 2 zeigt einen erfindungsgemäßen Suszeptor in Draufsicht. Der Suszeptor 5 umfasst eine Ablagefläche 6 zum Ablegen einer Halbleiterscheibe im Randbereich einer Rückseite der Halbleiterscheibe und eine stufenförmige äußere Begrenzung 7 der Ablagefläche. Die Ablagefläche erstreckt sich von der stufenförmigen äußeren Begrenzung 7 bis zu einem inneren Rand 9 der Ablagefläche. Der Suszeptor 5 hat die Form eines Tellers mit einem Boden 8. Der Boden 8 ist tiefer angeordnet als die Ablagefläche 6. Die stufenförmige äußere Begrenzung 7 weist eine nach innen gerichtete Einbuchtung 10 auf. Die Einbuchtung 10 ist annähernd V-förmig und damit komplementär zur Form der Orientierungskerbe einer Halbleiterscheibe geformt. Der Durchmesser d der äußeren Begrenzung 7 der Ablagefläche außerhalb des Bereichs der Einbuchtung 10 ist größer als der Durchmesser einer abzulegenden Halbleiterscheibe.
  • An der vergrößerten Darstellung gemäß 3 ist zu erkennen, dass die Ablagefläche der dargestellten Ausführungsform im Bereich der Einbuchtung 10 weniger breit ist, als außerhalb dieses Bereichs.
  • 4 zeigt den Suszeptor 5 gemäß 2 mit einer darauf abgelegten Halbleiterscheibe 11 mit Orientierungskerbe 12. Die Halbleiterscheibe 11 liegt im Randbereich von deren Rückseite auf der Ablagefläche 6 und zwar so, dass derjenige Bereich des Randbereichs der Rückseite der Halbleiterscheibe, in dem sich die Orientierungskerbe 12 befindet, auf demjenigen Bereich der Ablagefläche 6 abgelegt ist, der von der Einbuchtung 10 der äußeren Begrenzung begrenzt wird.
  • 5 zeigt in vergrößerter Darstellung den Bereich der Einbuchtung 10 der äußeren Begrenzung der Ablagefläche eines Suszeptors, dessen Ausgestaltung besonders bevorzugt ist. Die Ablagefläche 6 ist im Bereich der Einbuchtung 10 ebenso breit, wie außerhalb dieses Bereichs. Aufgrund dessen ist in diesem Bereich auch eine nach innen gerichtete Einbuchtung 13 der Ablagefläche 6 vorhanden.
  • Beispiel und Vergleichsbeispiel:
  • Halbleiterscheiben aus einkristallinem Silizium mit einem Durchmesser von 300 mm wurden in einem Reaktor gemäß 1 mit einer 2,5 µm dicken epitaktischen Schicht aus Silizium beschichtet. Anschließend wurden die lokale Ebenheit ESFQR des Sektors mit der Orientierungskerbe mittels eines Messgeräts vom Typ WaferSight des Herstellers KLA-Tencor Corporation bestimmt und die Topographie der Rückseite im Bereich der Orientierungskerbe mittels eines Konfokal-Mikroskops untersucht.
  • Während des Abscheidens der epitaktischen Schicht lagen die Halbleiterscheiben gemäß Beispiel im Randbereich von deren Rückseite auf einem erfindungsgemäßen Suszeptor mit den in 5 gezeigten Merkmalen im Bereich der Einbuchtung der äußeren Begrenzung der Ablagefläche. Die Einbuchtung der äußeren Begrenzung und die Orientierungskerbe der Halbleiterscheibe waren, wie in 4 dargestellt, relativ zueinander angeordnet.
  • Demgegenüber lagen Halbleiterscheiben gemäß Vergleichsbeispiel während des Abscheidens der epitaktischen Schicht auf einem Suszeptor mit den in US 2012/0270407 A1 beschriebenen Merkmalen. Die Orientierungskerbe war von dem dort gezeigten Vorsprung der Ablagefläche unterlegt.
  • Der ESFQR im Sektor mit der Orientierungskerbe war bei den Halbleiterscheiben gemäß Beispiel nicht größer als 20 nm, bestenfalls nicht größer als 10 nm, bei einem Randausschluss von 1 mm.
  • Demgegenüber war bei den Halbleiterscheiben gemäß Vergleichsbeispiel der ESFQR im Sektor mit der Orientierungskerbe nicht kleiner als 40 nm.
  • 6 und 7 zeigen die Topographie und das Höhenprofil von Materialabscheidungen auf der Rückseite im Bereich der Orientierungskerbe einer Halbleiterscheibe mit epitaktischer Beschichtung gemäß Beispiel (6) und Vergleichsbeispiel (7).
  • Die optische Begutachtung im Konfokal-Mikroskop zeigt im Fall der Halbleiterscheibe gemäß Beispiel nahezu keinen Schatten im Bereich der Orientierungskerbe (6), wohingegen im Fall der Halbleiterscheibe gemäß Vergleichsbeispiel ein Schatten, der auf eine Materialabscheidung in diesem Bereich hinweist, deutlich erkennbar ist (7).
  • In beiden Fällen wurde das zugehörige Höhenprofil der Materialabscheidung entlang einer Linie 14 bestimmt, die einen Abstand von 1 mm zum Scheitel 15 der Orientierungskerbe der jeweiligen Halbleiterscheibe hatte. Die Linie wurde ausgewählt, weil die Begutachtung im Konfokal-Mikroskop erwarten ließ, dass die Materialabscheidung dort die größte Dicke innerhalb der Begutachtungsfläche haben wird.
  • Die größte Dicke der Materialabscheidung betrug im Fall der Halbleiterscheibe gemäß Beispiel kaum mehr als 10 nm (6), im Fall der Halbleiterscheibe gemäß Vergleichsbeispiel jedoch mehr als 700 nm (7).
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 19847101 C1 [0002]
    • EP 1460679 A1 [0002]
    • DE 102006055038 A1 [0002]
    • US 2012/0270407 A1 [0003, 0039]
    • JP 2013-51290 [0003]
    • US 2013/0264690 A1 [0004]

Claims (11)

  1. Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe; eine Ablagefläche zum Ablegen der Halbleiterscheibe im Randbereich einer Rückseite der Halbleiterscheibe; eine stufenförmige äußere Begrenzung der Ablagefläche; und eine Einbuchtung der äußeren Begrenzung der Ablagefläche zum Ablegen desjenigen Teilbereichs des Randbereichs der Rückseite der Halbleiterscheibe, in dem sich die Orientierungskerbe befindet, auf demjenigen Teilbereich der Ablagefläche, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird.
  2. Suszeptor nach Anspruch 1, gekennzeichnet durch eine Einbuchtung der Ablagefläche zum Ablegen desjenigen Teilbereichs des Randbereichs der Rückseite der Halbleiterscheibe, in dem sich die Orientierungskerbe befindet.
  3. Suszeptor nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Ablagefläche horizontal angeordnet ist.
  4. Suszeptor nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Ablagefläche nach innen abfallend angeordnet ist, wobei ein Neigungswinkel nicht mehr als 3° beträgt.
  5. Suszeptor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass sich die Ablagefläche in demjenigen Bereich der Ablagefläche, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird, mindestens so weit nach innen erstreckt, wie die Orientierungskerbe nach dem Ablegen der Halbleiterscheibe.
  6. Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe mit Orientierungskerbe, gekennzeichnet durch das Ablegen der Halbleiterscheibe auf einem Suszeptor gemäß einem der Ansprüche 1 bis 5, wobei derjenige Bereich des Randbereichs der Rückseite der Halbleiterscheibe, in dem sich die Orientierungskerbe befindet, auf denjenigen Bereich der Ablagefläche des Suszeptors abgelegt wird, der von der Einbuchtung der äußeren Begrenzung der Ablagefläche begrenzt wird; das Zuführen eines Prozessgases zur Vorderseite der Halbleiterscheibe und das Abscheiden der Schicht auf der Vorderseite der Halbleiterscheibe.
  7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass eine epitaktische Schicht auf der Vorderseite der Halbleiterscheibe abgeschieden wird.
  8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass eine epitaktische Schicht aus Silizium auf einer einkristallinen Halbleiterscheibe aus Silizium mit einer Dicke der epitaktischen Schicht von nicht weniger als 1,5 µm und nicht mehr als 5 µm abgeschieden wird.
  9. Halbleiterscheibe aus einkristallinem Silizium mit einem Durchmesser, einer Vorderseite, einer Rückseite, einem Randbereich, einer Orientierungskerbe im Randbereich und einer epitaktischen Schicht aus Silizium auf der Vorderseite, wobei die epitaktische Schicht eine Dicke von nicht weniger als 1,5 µm und nicht mehr als 5 µm aufweist, gekennzeichnet durch eine lokale Ebenheit der Vorderseite im Bereich der Orientierungskerbe, ausgedrückt durch ESFQR von nicht weniger als 5 nm und nicht mehr als 20 nm.
  10. Halbleiterscheibe nach Anspruch 9, gekennzeichnet durch einen Durchmesser von nicht weniger als 200 mm.
  11. Halbleiterscheibe nach Anspruch 9 oder Anspruch 10, gekennzeichnet durch eine Materialabscheidung auf der Rückseite der Halbleiterscheibe auf einer die Orientierungskerbe umgebenden, rechteckigen Begutachtungsfläche, wobei die Dicke der Materialabscheidung nicht mehr als 15 nm beträgt.
DE102015220924.5A 2015-10-27 2015-10-27 Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe Active DE102015220924B4 (de)

Priority Applications (9)

Application Number Priority Date Filing Date Title
DE102015220924.5A DE102015220924B4 (de) 2015-10-27 2015-10-27 Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
US15/260,629 US9991208B2 (en) 2015-10-27 2016-09-09 Susceptor for holding a semiconductor wafer having an orientation notch, a method for depositing a layer on a semiconductor wafer, and semiconductor wafer
SG10201608588SA SG10201608588SA (en) 2015-10-27 2016-10-13 Susceptor For Holding A Semiconductor Wafer Having Orientation Notch, A Method For Depositing A Layer On A Semiconductor Wafer, And Semiconductor Wafer
CN201910061284.8A CN109881183B (zh) 2015-10-27 2016-10-14 半导体晶片
TW105133134A TWI588934B (zh) 2015-10-27 2016-10-14 用於固持具有定向缺口的半導體晶圓的基座、用於在半導體晶圓上沉積層的方法、以及半導體晶圓
CN201610899163.7A CN107034449B (zh) 2015-10-27 2016-10-14 半导体晶片、用于保持其的基座和在其上沉积层的方法
JP2016205141A JP6333338B2 (ja) 2015-10-27 2016-10-19 配向ノッチを有する半導体ウエハーを保持するためのサセプタ、半導体ウエハー上に層を堆積するための方法、および半導体ウエハー
KR1020160139966A KR101945025B1 (ko) 2015-10-27 2016-10-26 배향 노치를 갖는 반도체 웨이퍼를 유지하기 위한 서셉터, 반도체 웨이퍼 상에 층을 퇴적시키기 위한 방법, 및 반도체 웨이퍼
US15/928,534 US11380621B2 (en) 2015-10-27 2018-03-22 Susceptor for holding a semiconductor wafer having an orientation notch, a method for depositing a layer on a semiconductor wafer, and semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102015220924.5A DE102015220924B4 (de) 2015-10-27 2015-10-27 Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe

Publications (2)

Publication Number Publication Date
DE102015220924A1 true DE102015220924A1 (de) 2017-04-27
DE102015220924B4 DE102015220924B4 (de) 2018-09-27

Family

ID=58490439

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015220924.5A Active DE102015220924B4 (de) 2015-10-27 2015-10-27 Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe

Country Status (7)

Country Link
US (2) US9991208B2 (de)
JP (1) JP6333338B2 (de)
KR (1) KR101945025B1 (de)
CN (2) CN109881183B (de)
DE (1) DE102015220924B4 (de)
SG (1) SG10201608588SA (de)
TW (1) TWI588934B (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015220924B4 (de) * 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
DE102015224933A1 (de) * 2015-12-11 2017-06-14 Siltronic Ag Monokristalline Halbleiterscheibe und Verfahren zur Herstellung einer Halbleiterscheibe
DE102017206671A1 (de) * 2017-04-20 2018-10-25 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe und Verfahren zum Abscheiden der Schicht unter Verwendung des Suszeptors
CN108950680A (zh) * 2018-08-09 2018-12-07 上海新昇半导体科技有限公司 外延基座及外延设备
DE102019207772A1 (de) * 2019-05-28 2020-12-03 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
EP3957776A1 (de) * 2020-08-17 2022-02-23 Siltronic AG Verfahren zum abscheiden einer epitaktischen schicht auf einer substratscheibe
EP3996130B1 (de) * 2020-11-09 2023-03-08 Siltronic AG Verfahren zum abscheiden einer epitaktischen schicht auf einer substratscheibe

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529230A (ja) 1991-07-22 1993-02-05 Toshiba Corp 気相成長装置
US6368450B2 (en) 1997-05-20 2002-04-09 Tokyo Electron Limited Processing apparatus
US20120270407A1 (en) 2011-04-19 2012-10-25 Siltronic Ag Susceptor for supporting a semiconductor wafer and method for depositing a layer on a front side of a semiconductor wafer

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244613A (ja) * 1987-03-30 1988-10-12 Kyushu Denshi Kinzoku Kk 気相成長用支持台
JPH05275355A (ja) * 1992-03-27 1993-10-22 Toshiba Corp 気相成長装置
US5444217A (en) * 1993-01-21 1995-08-22 Moore Epitaxial Inc. Rapid thermal processing apparatus for processing semiconductor wafers
DE19847101C1 (de) 1998-10-13 2000-05-18 Wacker Siltronic Halbleitermat CVD-Reaktor und Verfahren zur Herstellung einer mit einer epitaktischen Schicht versehenen Halbleiterscheibe
US6163015A (en) * 1999-07-21 2000-12-19 Moore Epitaxial, Inc. Substrate support element
JP2001110765A (ja) * 1999-10-05 2001-04-20 Sumitomo Metal Ind Ltd 高精度ウェーハとその製造方法
WO2002035593A1 (fr) * 2000-10-26 2002-05-02 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes, appareil de polissage et plaquette
EP1460679A1 (de) 2001-11-30 2004-09-22 Shin-Etsu Handotai Co., Ltd Suszeptor, gasphasenwachstumseinrichtung, einrichtung und verfahren zur herstellung eines epitaxialwafers und epitaxialwafer
JP4093793B2 (ja) * 2002-04-30 2008-06-04 信越半導体株式会社 半導体ウエーハの製造方法及びウエーハ
JP3769262B2 (ja) * 2002-12-20 2006-04-19 株式会社東芝 ウェーハ平坦度評価方法、その評価方法を実行するウェーハ平坦度評価装置、その評価方法を用いたウェーハの製造方法、その評価方法を用いたウェーハ品質保証方法、その評価方法を用いた半導体デバイスの製造方法、およびその評価方法によって評価されたウェーハを用いた半導体デバイスの製造方法
JP4304720B2 (ja) * 2004-07-30 2009-07-29 信越半導体株式会社 サセプタ、気相成長装置、エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP2006186105A (ja) * 2004-12-27 2006-07-13 Steady Design Ltd エピタキシャル成長装置およびそれに用いるサセプター
DE102005045339B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045338B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045337B4 (de) * 2005-09-22 2008-08-21 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
TWI354320B (en) * 2006-02-21 2011-12-11 Nuflare Technology Inc Vopor phase deposition apparatus and support table
DE102006055038B4 (de) 2006-11-22 2012-12-27 Siltronic Ag Epitaxierte Halbleiterscheibe sowie Vorrichtung und Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
TWI430348B (zh) * 2008-03-31 2014-03-11 Memc Electronic Materials 蝕刻矽晶圓邊緣的方法
CN101572229A (zh) * 2008-04-28 2009-11-04 北大方正集团有限公司 多晶硅表面平坦化的方法
JP5584959B2 (ja) * 2008-05-07 2014-09-10 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP5098873B2 (ja) 2008-07-30 2012-12-12 株式会社Ｓｕｍｃｏ 気相成長装置用のサセプタ及び気相成長装置
JP5092975B2 (ja) * 2008-07-31 2012-12-05 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
WO2010025334A2 (en) * 2008-08-28 2010-03-04 Kla-Tencor Corporation Localized substrate geometry characterization
DE102009030296B4 (de) * 2009-06-24 2013-05-08 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Siliciumscheibe
US8952496B2 (en) * 2009-12-24 2015-02-10 Sumco Corporation Semiconductor wafer and method of producing same
JP5423384B2 (ja) * 2009-12-24 2014-02-19 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
JP2011171450A (ja) * 2010-02-17 2011-09-01 Nuflare Technology Inc 成膜装置および成膜方法
US8324098B2 (en) * 2010-07-08 2012-12-04 National Semiconductor Corporation Via and method of forming the via with a substantially planar top surface that is suitable for carbon nanotube applications
JP5644401B2 (ja) * 2010-11-15 2014-12-24 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
KR20120123207A (ko) * 2011-04-19 2012-11-08 실트로닉 아게 반도체 웨이퍼를 지지하는 서셉터 및 반도체 웨이퍼의 전면 상에 층을 증착하는 방법
JP5621702B2 (ja) * 2011-04-26 2014-11-12 信越半導体株式会社 半導体ウェーハ及びその製造方法
JP5834632B2 (ja) 2011-08-30 2015-12-24 株式会社Sumco サセプタ、該サセプタを用いた気相成長装置およびエピタキシャルウェーハの製造方法
JP5741497B2 (ja) * 2012-02-15 2015-07-01 信越半導体株式会社 ウェーハの両面研磨方法
US20130263779A1 (en) * 2012-04-10 2013-10-10 Memc Electronic Materials, Inc. Susceptor For Improved Epitaxial Wafer Flatness
JP6312976B2 (ja) * 2012-06-12 2018-04-18 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハの製造方法
JP6035982B2 (ja) * 2012-08-09 2016-11-30 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
DE102013218880A1 (de) * 2012-11-20 2014-05-22 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe, umfassend das gleichzeitige Polieren einer Vorderseite und einer Rückseite einer Substratscheibe
JP6013155B2 (ja) * 2012-11-28 2016-10-25 大陽日酸株式会社 気相成長装置
CN103854965B (zh) * 2012-11-30 2017-03-01 中国科学院微电子研究所 平坦化处理方法
WO2015019706A1 (ja) * 2013-08-09 2015-02-12 株式会社フジミインコーポレーテッド 研磨済研磨対象物の製造方法および研磨用組成物キット
DE102015220924B4 (de) * 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
JP6838992B2 (ja) * 2017-02-21 2021-03-03 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置および熱処理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529230A (ja) 1991-07-22 1993-02-05 Toshiba Corp 気相成長装置
US6368450B2 (en) 1997-05-20 2002-04-09 Tokyo Electron Limited Processing apparatus
US20120270407A1 (en) 2011-04-19 2012-10-25 Siltronic Ag Susceptor for supporting a semiconductor wafer and method for depositing a layer on a front side of a semiconductor wafer

Also Published As

Publication number Publication date
CN109881183B (zh) 2021-03-30
US20180211923A1 (en) 2018-07-26
US9991208B2 (en) 2018-06-05
KR101945025B1 (ko) 2019-02-01
TWI588934B (zh) 2017-06-21
CN107034449A (zh) 2017-08-11
DE102015220924B4 (de) 2018-09-27
JP2017085094A (ja) 2017-05-18
TW201715641A (zh) 2017-05-01
CN107034449B (zh) 2019-09-10
JP6333338B2 (ja) 2018-05-30
SG10201608588SA (en) 2017-05-30
CN109881183A (zh) 2019-06-14
US20170117228A1 (en) 2017-04-27
US11380621B2 (en) 2022-07-05
KR20170049418A (ko) 2017-05-10

Similar Documents

Publication Publication Date Title
DE102015220924B4 (de) Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
DE102011007682A1 (de) Suszeptor zum Abstützen einer Halbleiterscheibe und Verfahren zum Abscheiden einer Schicht auf einer Vorderseite einer Halbleiterscheibe
DE102011007632B3 (de) Verfahren und Vorrichtung zum Abscheiden einer von Prozessgas stammenden Materialschicht auf einer Substratscheibe
DE69927003T2 (de) Vakuumbehandlungsvorrichtung
DE112008003535T5 (de) Suszeptor für das epitaxiale Wachstum
DE102017207935A1 (de) Neuer Partikelreaktor für Verfahren zur Atomlagenabscheidung (ALD) und chemischen Dampfphasenabscheidung (CVD)
DE102012108986A1 (de) Substrathalter einer CVD-Vorrichtung
DE102008034260A1 (de) Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe mittels CVD und Kammer zur Durchführung des Verfahrens
DE102012106796A1 (de) Thermische Behandlungsvorrichtung mit einem auf einem Substratträgersockel aufsetzbaren Substratträgerring
DE102005045081A1 (de) Suszeptor
DE102015118215A1 (de) Substrathaltevorrichtung mit vereinzelten Tragvorsprüngen zur Auflage des Substrates
DE112017004347T5 (de) SiC-Epitaxiewafer, Herstellungsverfahren dafür, Verfahren zur Detektion von Large-Pit Defekten und Verfahren zur Identifizierung von Defekten
DE112012000726T5 (de) Suszeptor und Verfahren zum Herstellen eines Epitaxialwafers unter Verwendung desselben
EP3469624B1 (de) Suszeptor zum halten einer halbleiterscheibe, halbleiterscheibe und herstellungsverfahren
DE102017222279A1 (de) Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
EP3613072B1 (de) Suszeptor zum halten einer halbleiterscheibe mit orientierungskerbe sowie abscheideverfahren
DE102014109327A1 (de) Beschichtetes flaches scheibenförmiges Bauteil in einem CVD-Reaktor
DE102016103530A1 (de) Substrathaltevorrichtung mit aus einer Ringnut entspringenden Tragvorsprüngen
DE102016211614A1 (de) Verfahren und Vorrichtung zur Herstellung von beschichteten Halbleiterscheiben
EP3976853A1 (de) Verfahren zum abscheiden einer epitaktischen schicht auf einer vorderseite einer halbleiterscheibe und vorrichtung zur durchführung des verfahrens
DE102009009497A1 (de) Läuferscheibe zum Halten von Halbleiterscheiben während einer beidseitigen Politur der Halbleiterscheiben
DE112020003093T5 (de) Epitaxiewachstumseinrichtung und verfahren zur herstellung eines epitaxiewafers
DE102016225137A1 (de) Vorrichtung und Verfahren zum Abscheiden einer von Prozessgas stammenden Materialschicht auf einer Substratscheibe
EP3996130B1 (de) Verfahren zum abscheiden einer epitaktischen schicht auf einer substratscheibe
DE10250915B4 (de) Verfahren zur Abscheidung eines Materials auf einem Substratwafer

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final