DE102013104236B4 - Halbleitervorrichtung, verfahren zur herstellung derselben und verfahren zum betreiben derseleben - Google Patents
Halbleitervorrichtung, verfahren zur herstellung derselben und verfahren zum betreiben derseleben Download PDFInfo
- Publication number
- DE102013104236B4 DE102013104236B4 DE102013104236.8A DE102013104236A DE102013104236B4 DE 102013104236 B4 DE102013104236 B4 DE 102013104236B4 DE 102013104236 A DE102013104236 A DE 102013104236A DE 102013104236 B4 DE102013104236 B4 DE 102013104236B4
- Authority
- DE
- Germany
- Prior art keywords
- gate
- contact plug
- band
- protrusion
- ild
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000010410 layer Substances 0.000 claims abstract description 25
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000543 intermediate Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Vorrichtung, die Folgendes umfasst: einen aktiven Bereich in einem Halbleitersubstrat; ein Gate-Band, das über dem aktiven Bereich liegt und diesen quert und einen Band-Abschnitt und einen Vorsprung aufweist, wobei der Vorsprung über dem aktiven Bereich liegt und mit dem Band-Abschnitt verbunden ist, um mit diesem einen zusammenhängenden Bereich zu bilden, wobei der Vorsprung auf einer ersten Seite des Gate-Bandes liegt; einen ersten Kontaktstöpsel auf derselben Ebene wie das Gate-Band, wobei der erste Kontaktstöpsel auf der ersten Seite des Gate-Bandes liegt; und einen zweiten Kontaktstöpsel über dem Vorsprung und dem ersten Kontaktstöpsel, wobei der zweite Kontaktstöpsel den ersten Kontaktstöpsel und den Vorsprung elektrisch verbindet, wobei der zweite Kontaktstöpsel eine untere Fläche aufweist, die Folgendes umfasst: einen ersten Abschnitt, der mit einer oberen Fläche eines Abschnitts des ersten Kontaktstöpsels in Kontakt ist; einen zweiten Abschnitt, der mit einer oberen Fläche einer dielektrischen Zwischenschicht in Kontakt ist; und einen dritten Abschnitt, der mit einer oberen Fläche des Vorsprungs in Kontakt ist,dadurch gekennzeichnet, dass der Band-Abschnitt und und der Vorsprung den zusammenhängenden Bereich bilden, ohne dass dazwischen eine Grenzschicht liegt.
Description
- HINTERGRUND
- Um einen aktiven Bereich einer Metalloxid-Halbleiter(Metal-Oxide-Semiconductor, MOS)-Vorrichtung mit einem Gate-Elektrodenband elektrisch kurzzuschließen, kann ein stumpfer Kontaktstöpsel ausgebildet werden, um den aktiven Bereich und das Gate-Elektrodenband zu verbinden. Herkömmlicherweise wurden der aktive Bereich und das Gate-Elektrodenband mit der elektrischen Erde zum Zweck der Isolierung verbunden.
- In den herkömmlichen Strukturen wurde das Gate-Elektrodenband, das für die Isolierung der Vorrichtung verwendet wurde, über einem Flacher-Graben-Isolier(Shallow Trench Isolation, STI)-Bereich ausgebildet. Der STI-Bereich erfordert mehr Chipfläche als das Gate-Elektrodenband. Dies führt zu einer nachteiligen Verringerung in der Bauteildichte.
- Eine Halbleitervorrichtung gemäß dem Oberbegriff des Anspruchs 1 ist aus
US 2006/0097294 A1 JP 2006/120952 A US 2012/0001271 A1 - KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Für ein kompletteres Verständnis der Ausführungen und ihrer Vorteile wird nun auf die folgende Beschreibung in Verbindung mit den beigefügten Figuren Zeichnungen Bezug genommen, in denen:
-
1A bis6 Draufsichten und Querschnitte von Zwischenstufen in der Herstellung von Metalloxid-Halbleiter(MOS)-Vorrichtungen und einer Vorrichtungs-Isolierstruktur sind, in Übereinstimmung mit manchen beispielhaften Ausführungen. - DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGEN
- Metalloxid-Halbleiter-(MOS)-Vorrichtungen und Isolierstrukturen und das Verfahren zum Ausbilden derselben werden in Übereinstimmung mit verschiedenen beispielhaften Ausführungen angegeben. Die Zwischenstufen zum Ausbilden der MOS-Vorrichtungen und der Isolierstrukturen werden dargestellt. Die Varianten der Ausführungen werden behandelt. Überall in den verschiedenen Ansichten und beispielhaften Ausführungen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
- Die
1A stellt Gate-Bänder22 ,122 und222 dar, die über einem aktiven Bereich20 ausgebildet sind. In manchen Ausführungen ist der aktive Bereich20 ein zusammenhängender aktiver Bereich, der aus einem Halbleitermaterial ausgebildet ist. Der aktive Bereich20 ist definiert durch, beispielsweise umrandet von, Isolierbereichen28 . Die Gate-Bänder22 ,122 und222 haben Längsrichtungen, die parallel zu einander liegen. Jedes der Gate-Bänder22 ,122 und222 kann einen Abschnitt aufweisen, der den aktiven Bereich20 überlappt, und Abschnitte aufweisen, die die Isolierbereiche28 überlappen, die beispielsweise Flacher-Graben-Isolier-(STI)-Bereiche sein können. - Die Gate-Bänder
122 und222 können einheitliche Breiten W2 bzw. W3 aufweisen. Das Gate-Band22 umfasst einen Band-Abschnitt22A und einen Vorsprung22B („Jog”), der mit dem Band-Abschnitt22A verbunden ist. Der Band-Abschnitt22A kann eine Breite W1 aufweisen, die gleich den Breiten W2 und W3 ist. Darüber hinaus können der Band-Abschnitt22A und die Gate-Bänder122 und222 in gleichem Abstand vorgesehen sein, obwohl die Abstände dazwischen auch unterschiedlich sein können. Der Vorsprung22B und der Band-Abschnitt22A sind durchgehend verbunden, ohne dass eine Grenzfläche dazwischen ausgebildet ist. Der Vorsprung22B weist eine Breite W4 auf, wobei das Verhältnis W4/W1 größer als etwa 0,13 sein kann und zwischen 0,13 und etwa 0,55 liegen kann. In manchen beispielhaften Ausführungen liegt die Breite W4 zwischen etwa 2,5 nm und etwa 10 nm, und die Breiten W1, W2 und W3 können zwischen etwa 18 nm und etwa 20 nm liegen. Man beachte jedoch, dass die Werte, die in der gesamten Beschreibung angegeben sind, nur Beispiele sind und auf abweichende Werte geändert werden können. Eine Gesamtheit des Vorsprungs22B kann an dem aktiven Bereich20 ausgerichtet sein und diesen überlappen, obwohl ein Abschnitt des Vorsprungs22B sich so erstrecken kann, dass er den STI-Bereich28 überlappt, wobei gestrichelte Linien die jeweiligen Ränder des Vorsprungs22B anzeigen. - Das Gate-Band
22 umfasst ein Gate-Dielektrikum32 und eine Gate-Elektrode34 . Das Gate-Band122 umfasst ein Gate-Dielektrikum132 und eine Gate-Elektrode134 . Das Gate-Band222 umfasst ein Gate-Dielektrikum232 und eine Gate-Elektrode234 . In manchen Ausführungen sind die Gate-Bänder22 ,122 und222 Ersatz-Gates, die mittels eines Gate-Zuletzt-Ansatzes ausgebildet sind. Demnach umfasst das Gate-Dielektrikum32 einen unteren Abschnitt (1B ), der durch die Gate-Elektrode34 überlappt ist, und Seitenwand-Abschnitte auf den Seitenwänden der Gate-Elektrode34 . Ähnlich umfasst das Gate-Dielektrikum132 einen unteren Abschnitt (1B ), der durch die Gate-Elektrode134 überlappt ist, und Seitenwand-Abschnitte auf den Seitenwänden der Gate-Elektrode134 , und das Gate-Dielektrikum232 umfasst einen unteren Abschnitt, der durch die Gate-Elektrode234 überlappt ist, und Seitenwand-Abschnitte auf den Seitenwänden der Gate-Elektrode234 . In alternativen Ausführungen sind die Gate-Bänder22 ,122 und222 mittels eines Gate-Zuerst-Ansatzes ausgebildet. Demnach umfassen die Gate-Dielektrika32 ,132 und232 nicht Abschnitte der Seitenwände der Gate-Elektroden34 ,134 bzw.234 . Die gesamten Gate-Elektroden34 ,134 und234 sind aus einem gleichen Material ausgebildet und sind gleichzeitig ausgebildet. Die gesamten Gate-Dielektrika32 ,132 und232 sind aus einem gleichen Material ausgebildet und sind gleichzeitig ausgebildet. - Die
1B stellt einen Querschnitt der Struktur in1A dar, wobei der Querschnitt entlang der die Ebene kreuzenden Linie 1B-1B in1A erhalten wird. Wie in der1B gezeigt ist, sind die Gate-Bänder22 ,122 und222 über dem aktiven Bereich20 ausgebildet, der ein Teil eines Substrats21 ist. Das Substrat21 ist ein Halbleitersubstrat und kann ein Silizium-Substrat, ein Silizium-Germanium-Substrat, ein III–V-Material-Halbleitersubstrat etc. sein. Da der Vorsprungs22B nicht in der dargestellten Ebene liegt, ist ein Rand des Vorsprungs22B mittels einer gestrichelten Linie dargestellt. Source- und Drain-Bereiche40 und42 sind in dem aktiven Bereich20 ausgebildet. Die Source- und Drain-Bereiche40 und42 werden in der gesamten Beschreibung als Source-/Drain-Bereiche40 und42 bezeichnet, um anzuzeigen, dass jeder von ihnen ein Source-Bereich oder ein Drain-Bereich sein kann. - Die Gate-Bänder
22 ,122 und222 sind in der dielektrischen Zwischenschicht (Inter-Layer Dielectric, ILD, im Folgenden als ILDO bezeichnet)23 ausgebildet, wobei die ILD23 aus einem Oxid, wie etwa Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), Tetraethyl-Orthosilikat (TEOS) oder Ähnlichem, ausgebildet sein kann. Das Ausbilden der Gate-Bänder22 ,122 und222 kann das Ausbilden von Gate-Hilfselektroden oder Dummyelektroden (wie etwa Polysilizium-Hilfsbändern, nicht gezeigt) über dem aktiven Bereich20 und dem STI28 , das Ausbilden der ILD23 , das Entfernen der Gate-Hilfselektroden, um Öffnungen in der ILD23 auszubilden, das Füllen einer dielektrischen Gate-Schicht und eines leitenden Materials in den ILD23 und das Ausführen eines chemisch-mechanischen Polierverfahrens (CMP), um überschüssige Abschnitte des leitenden Materials und der dielektrischen Gate-Schicht über der ILD23 zu entfernen, umfassen. - Die
2A stellt das Ausbilden von Kontaktstöpseln (manchmal als M0_OD1 bezeichnet)36 und38 dar. Der M0_OD136 umfasst einen Abschnitt36A , der den aktiven Bereich20 überlappt. In manchen Ausführungen umfasst der M0_OD136 weiter einen Abschnitt36B , der einen Teil des STI-Bereichs28 überlappt. In alternativen Ausführungen fehlt der Abschnitt36B , und eine Gesamtheit des M0_OD136 überlappt den aktiven Bereich20 . In manchen Ausführungen ist der M0_OD136 gegenüber dem Vorsprung22B verschoben. Der Rand36' von M0_OD136 und die Erweiterungslinie des Randes22B' des Vorsprung22B weisen beispielsweise einen Abstand von S1 auf, der gleich oder größer als 0 nm ist und größer als etwa 2 nm sein kann. Darüber hinaus liegt, in der Draufsicht von etwa der2A , M0_OD136 näher an dem Rand20B des aktiven Bereichs20 als eine Gesamtheit des Vorsprungs22B , und der Vorsprungs22B liegt näher an dem Rand20A des aktiven Bereichs20 als der Abschnitt des M0_OD136 , der den aktiven Bereich20 überlappt. Gesamtheiten der M0_OD1s38 können den aktiven Bereich20 überlappen. Demnach kann das M0_OD136 auch gegenüber den M0_OD1s38 verschoben sein. - Die
2B stellt einen Querschnitt der Struktur von2A dar, wobei der Querschnitt entlang der die Ebene kreuzenden Linie 2B-2B in2A erhalten wird. Der M0_OD136 liegt über dem Source/Drain-Bereich40 und ist mit ihm elektrisch verbunden, wobei der Source/Drain-Bereich der gemeinsame Source/Drain-Bereich ist, der von den Gate-Bändern22 und122 gemeinsam genutzt wird. Ein Silizidbereich (nicht gezeigt) kann zwischen dem M0_OD136 und dem darunter liegenden Source/Drain-Bereich40 ausgebildet sein und mit diesen in Kontakt stehen. Die M0_OD1s38 liegen über den entsprechenden darunter liegenden Source/Drain-Bereichen42 und sind mit diesen elektrisch verbunden. Silizidbereiche (nicht gezeigt) können zwischen M0_OD138 und dem darunter liegenden Source/Drain-Bereich42 ausgebildet sein und mit diesen in Kontakt stehen. Die M0_OD1s36 und38 werden in der ILD23 ausgebildet, indem Öffnungen in der ILD23 ausgebildet werden und ein leitendes Material in die ILD23 gefüllt wird, gefolgt von einem CMP. - Die
3A bis5C stellen das Ausbilden von Kontaktstöpseln58 ,60 und62 (5A ) dar. Mit Bezug auf die3B , die ein Querschnitt ist, werden eine Ätzstopp-Schicht (Etch Stop Layer, ESL)50 und eine ILD52 über der ILD23 und den M0_OD136 und38 ausgebildet. Die Ätzstopp-Schicht50 kann Silizium-Kohlenstoff, Siliziumnitrid, Siliziumoxinitrid oder Ähnliches umfassen. Die ILD52 kann aus einem dielektrischen Material aus denselben Kandidatenmaterialien zum Ausbilden der ILD23 ausgebildet sein. Die Kontaktstöpsel-Öffnungen46 und48 sind in der ESL50 und der ILD52 ausgebildet, so dass die M0_OD1s36 und38 freigelegt sind. Die Kontaktstöpsel-Öffnungen46 und48 können ausgebildet werden, indem die ILD52 mittels der ESL50 als einer Ätzstopp-Schicht geätzt wird und dann die ESL50 geätzt wird. - Die
3A stellt eine Draufsicht der Struktur in3B dar, wobei der Querschnitt in der3B entlang der die Ebene kreuzenden Linie 3B-3B in3A erhalten wird. In manchen Ausführungen sind die Kontaktstöpsel-Öffnungen48 an den zugehörigen darunter liegenden M0_OD1s38 ausgerichtet. Zur besseren Deutlichkeit sind die Kontaktstöpsel-Öffnungen48 so gezeigt, dass sie in Draufsicht Größen aufweisen, die etwas größer als die zugehörigen darunter liegenden M0_OD1s38 sind. Die Kontaktstöpsel-Öffnungen48 können in Draufsicht auch Größen und Formen aufweisen, die gleich groß oder kleiner als die der M0_OD1s38 sind. - Die Kontaktstöpsel-Öffnung
46 umfasst einen ersten Abschnitt46A , der gegenüber dem M0_OD136 versetzt ist, und einen zweiten Abschnitt46B , der an einem Abschnitt von M0_OD136 ausgerichtet ist. Der M0_OD136 ist also durch die Kontaktstöpsel-Öffnung46 freiliegend. Darüber hinaus ist ein Abschnitt der Kontaktstöpsel-Öffnung46 an einem Abschnitt des Vorsprungs22B ausgerichtet, was bedeutet, dass der Abschnitt der Kontaktstöpsel-Öffnung46 und der Abschnitt des Vorsprungs22B gleiche Abstände zu den Rändern20A und20B des aktiven Bereichs20 aufweisen. - Die
4A stellt eine Draufsicht dar, die das Ausbilden von Öffnungen54 und56 zeigt, die gleichzeitig in demselben Ätzschritt ausgebildet werden. Die Öffnungen54 und56 werden auch als die M0_Poly-Öffnungen54 und56 bezeichnet, da die Kontaktstöpsel, die darin gefüllt sind, Abschnitte umfassen, die direkt über den Gate-Bändern22 ,122 und222 liegen (die in manchen Ausführungen Polysilizium umfassen können, daher der Name „Poly”) und mit diesen verbunden sind. Die Öffnung54 umfasst einen Abschnitt, der einen Abschnitt der Öffnung46 überlappt. Im Ergebnis bilden die Öffnungen46 und54 zusammen eine integrierte und zusammenhängende Öffnung, die im Folgenden als Öffnung46 /54 bezeichnet wird. Die Öffnung54 überlappt weiter den Vorsprung22B und somit ist der Vorsprung22B durch die Öffnung54 freigelegt. Darüber hinaus kann der Gate-Band-Abschnitt22A einen Abschnitt, der durch die Öffnung54 freigelegt ist, umfassen oder auch nicht. - Die
4B stellt einen Querschnitt der Struktur in4A dar, wobei der Querschnitt entlang der die Ebene kreuzenden Linie 4B-4B in4A erhalten wird. Der M0_OD136 liegt nicht in der dargestellten Ebene und ist daher mittels gestrichelter Linien dargestellt. Um ein genügend großes Prozessfenster zu ermöglichen, kann der Rand54A der Öffnung54 so gestaltet sein, dass er an einer Mittellinie des Gate-Band-Abschnitts22A ausgerichtet ist, so dass, selbst wenn der Rand54A sich auf Grund von Verfahrensabweichungen nach rechts verschiebt, der Rand54A immer noch den Gate-Band-Abschnitt22A überlappt und sich nicht auf die rechte Seite des rechten Randes des Gate-Band-Abschnitts22A verschiebt. - Bezieht man sich als nächstes auf die
5A , so werden die Öffnungen54 und56 (4A und4B ) gefüllt, um Kontaktstöpsel58 bzw.60 auszubilden. Zur gleichen Zeit, in der die Kontaktstöpsel58 und60 ausgebildet werden, werden die Kontaktöffnungen48 (4A und4B ) auch gefüllt, um Kontaktstöpsel62 auszubilden, die auch im Folgenden als M0_OD2 bezeichnet werden. Das Ausbildungsverfahren kann das Füllen der Öffnungen46 ,48 ,54 und56 mit einer leitenden Haft-/Sperrschicht (die beispielsweise Titan oder Tantal umfasst) und einem metallischen Material, wie etwa Wolfram oder Kupfer, und das Ausführen eines CMP umfassen. Der Kontaktstöpsel58 liegt über dem M0_OD136 und der Gate-Elektrode34 und verbindet diese elektrisch. Mit Bezug auf die5A umfasst der Kontaktstöpsel58 einen ersten Abschnitt58A , der in einem Abstand von dem Gate-Band22 liegt, und einen zweiten Abschnitt58B , der mit dem ersten Abschnitt58A verbunden ist. Die Abschnitte58A und58B können in manchen Ausführungen eine L-Form bilden. Das Ausbilden des Vorsprungs22B vergrößert den Anschlussbereich („Landing Area”) des Kontaktstöpsels58 . Im Ergebnis wird das Prozessfenster zum elektrischen Verbinden des Gate-Bandes22A und des Kontaktstöpsels36 vergrößert, weil es ermöglicht wird, dass der Kontaktstöpsel58 nach links wandert und immer noch auf den Vorsprungs22B trifft. Der Kontaktwiderstand zwischen dem Kontaktstöpsel58 und dem Gate-Band22A wird verringert. Kontaktstöpsel60 sind über den entsprechenden darunter liegenden Gate-Elektroden134 bzw.234 ausgebildet und mit ihnen verbunden. - Die
5B stellt einen Querschnitt der Struktur in5A dar, wobei der Querschnitt entlang der die Ebene kreuzenden Linie 5B-5B in5A erhalten wird. Die5B stellt dar, dass jede der Gate-Elektroden34 ,134 und234 und die M0_OD136 und38 elektrisch mit den darüber liegenden entsprechenden Kontaktstöpseln58 ,60 und62 verbunden sind. - Die
5C stellt einen Querschnitt der Struktur in5A dar, wobei der Querschnitt entlang der die Ebene kreuzenden Linie 5C-5C in5A erhalten wird. Die5C zeigt, dass der Kontaktstöpsel58 einen Abschnitt umfasst, den einen Abschnitt des M0_OD136 überlappt und mit ihm verbunden ist, und einen anderen Abschnitt umfasst, der die ILD23 überlappt und mit ihr verbunden ist. Kombiniert man die5B und5C , so zeigt sich, dass der Kontaktstöpsel58 eine untere Fläche aufweist, die einen ersten Abschnitt, der mit einer oberen Fläche eines Abschnitts des M0_OD136 (5B und5C ) in Kontakt ist, einen zweiten Abschnitt, der über einer oberen Fläche der ILD23 (5C ) liegt und mit dieser in Kontakt ist, und einen dritten Abschnitt, der über dem Vorsprung22B und möglicherweise dem Gate-Band-Abschnitt22A (5B ) liegt und mit diesen in Kontakt ist, umfasst. - In nachfolgenden Verfahren sind, wie in der
6 gezeigt ist, eine ESL63 , M0-Vias66 (auch als Durchkontaktierungen bezeichnet) und Metallleitungen68 in einer unteren Metallschicht M1 ausgebildet. Die M0-Vias66 und die Metallleitungen68 sind in einer dielektrischen Schicht64 ausgebildet, wobei die dielektrische Schicht64 aus einem low-k-Dielektrikum ausgebildet sein kann, das einen k-Wert aufweist, der niedriger als etwa 3,0 oder beispielsweise niedriger als etwa 2,5 ist. In manchen Ausführungen werden die M0-Vias66 und die Metallleitungen68 mittels eines dualen Damaszierverfahrens (Dual Damascene Process) ausgebildet und daher werden keine erkennbaren Grenzflächen zwischen den M0-Kontaktlöchern66 und den entsprechenden darüber liegenden Metallleitungen68 ausgebildet. - In alternativen Ausführungen können die M0-Vias
66 mittels eines einzelnen Damaszierverfahrens (Single Damascene Process) ausgebildet sein und auch die Metallleitungen können mittels eines einzelnen Damaszierverfahrens ausgebildet sein. In einem nachfolgenden Verfahren können mehr Metallschichten (nicht gezeigt) über der Metallschicht M1 ausgebildet werden. Die M0-Vias66 und die Metallleitungen68 können eine Diffusions-Sperrschicht und ein Kupfer enthaltendes Material über der Diffusions-Sperrschicht umfassen. - Das Gate-Band
22 , der M0_OD136 und der Kontaktstöpsel58 können eine Isolierstruktur bilden, indem der MOS-Transistor100 , der die Gate-Elektrode34 als das Gate aufweist, ausgeschaltet wird. In diesen Ausführungen kann eine Spannung Vbias, die an die Gate-Elektrode34 angelegt wird, mit VSS verbunden werden, was die elektrische Erde sein kann, wenn der entsprechende Transistor100 ein NMOS-Transistor ist. Die Spannung Vbias kann durch eine Spannungsquelle70 bereitgestellt sein, die konfiguriert ist, die konstante Spannung Vbias bereitzustellen, um den MOS-Transistor100 auszuschalten. In anderen Ausführungen kann die Spannung Vbias eine positive Spannung sein, die niedriger als die Schwellenspannung des MOS-Transistors ist. Alternativ kann die Spannung Vbias, die an die Gate-Elektrode34 angelegt wird, mit der VDD verbunden sein, wenn der entsprechende Transistor ein PMOS-Transistor ist. Auf der anderen Seite können die Gate-Elektroden134 und234 und die Source/Drain-Bereiche42 funktionale MOS-Transistoren200 und300 bilden, die an- und ausgeschaltet werden können, abhängig von der Spannung, die daran angelegt wird. Der MOS-Transistor100 wirkt also als die Isolierstruktur für die MOS-Transistoren200 und300 . - In den Ausführungen kann, indem der Vorsprung
22B ausgebildet wird, der rechte Rand des Kontaktstöpsels58 so gestaltet sein, dass er nach links verschoben wird (6 ), ohne dass die Sorge besteht, dass der Kontaktstöpsel58 nicht elektrisch mit der Gate-Elektrode34 verbunden ist. Das Prozessfenster wird somit vergrößert. Somit wird, wenn der Kontaktstöpsel58 schon nach links verschoben ist, selbst wenn Verfahrensabweichungen auftreten und der Kontaktstöpsel58 unerwünscht nach rechts verschoben wird, der Kontaktstöpsel58 nicht nachteilig auf die rechte Seite des rechten Randes des Gate-Bandes22A verschoben. Dies vermeidet das Problem, dass dann, wenn der Kontaktstöpsel58 unerwünscht auf die rechte Seite des rechten Randes des Gate-Bandes22A verschoben wird, bei dem Ausbilden der Öffnung zum Füllen des Kontaktstöpsels58 die ILD23 durchgeätzt werden kann und der Kontaktstöpsel58 mit dem Source-/Drain-Bereich42 , der auf der rechten Seite der Gate-Elektrode34 liegt, kurzgeschlossen werden kann. - Die Erfindung löst die Aufgabe durch eine Vorrichtung gemäß Anspruch 1, ein Verfahren nach Anspruch 14 oder 18. Besondere Ausgestaltungen ergeben sich aus den Unteransprüchen.
Claims (18)
- Vorrichtung, die Folgendes umfasst: einen aktiven Bereich in einem Halbleitersubstrat; ein Gate-Band, das über dem aktiven Bereich liegt und diesen quert und einen Band-Abschnitt und einen Vorsprung aufweist, wobei der Vorsprung über dem aktiven Bereich liegt und mit dem Band-Abschnitt verbunden ist, um mit diesem einen zusammenhängenden Bereich zu bilden, wobei der Vorsprung auf einer ersten Seite des Gate-Bandes liegt; einen ersten Kontaktstöpsel auf derselben Ebene wie das Gate-Band, wobei der erste Kontaktstöpsel auf der ersten Seite des Gate-Bandes liegt; und einen zweiten Kontaktstöpsel über dem Vorsprung und dem ersten Kontaktstöpsel, wobei der zweite Kontaktstöpsel den ersten Kontaktstöpsel und den Vorsprung elektrisch verbindet, wobei der zweite Kontaktstöpsel eine untere Fläche aufweist, die Folgendes umfasst: einen ersten Abschnitt, der mit einer oberen Fläche eines Abschnitts des ersten Kontaktstöpsels in Kontakt ist; einen zweiten Abschnitt, der mit einer oberen Fläche einer dielektrischen Zwischenschicht in Kontakt ist; und einen dritten Abschnitt, der mit einer oberen Fläche des Vorsprungs in Kontakt ist, dadurch gekennzeichnet, dass der Band-Abschnitt und und der Vorsprung den zusammenhängenden Bereich bilden, ohne dass dazwischen eine Grenzschicht liegt.
- Vorrichtung nach Anspruch 1, die Folgendes umfasst: die dielektrische Zwischenschicht als eine erste dielektrische Zwischenschicht, ILD, wobei der Band-Abschnitt und der Vorsprung in der ersten ILD angeordnet sind; eine Ätzstopp-Schicht über der ersten ILD, dem Gate-Band und dem ersten Kontaktstöpsel; und eine zweite ILD über der Ätzstopp-Schicht, wobei ein oberer Abschnitt des zweiten Kontaktstöpsels in der zweiten ILD angeordnet ist.
- Vorrichtung nach Anspruch 1 oder 2, wobei der zweite Kontaktstöpsel eine L-Form aufweist, die einen ersten Schenkel und einen zweiten Schenkel, der mit dem ersten Schenkel verbunden ist, aufweist, wobei der erste Schenkel mit dem ersten Kontaktstöpsel in Kontakt ist und der zweite Schenkel mit dem Vorsprung in Kontakt ist.
- Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Gesamtheit des Vorsprungs den aktiven Bereich überlappt und wobei das Gate-Band Folgendes umfasst: einen ersten Abschnitt, der den aktiven Bereich überlappt; und zweite Abschnitte, die Isolierbereiche auf entgegengesetzten Seiten des aktiven Bereichs überlappen.
- Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Vorsprung und der Band-Abschnitt zusammen Folgendes bilden: eine Gate-Elektrode, die einen ersten Abschnitt in dem Vorsprung und einen zweiten Abschnitt in dem Band-Abschnitt aufweist, wobei der erste und der zweite Abschnitt aus dem gleichen Material ausgebildet sind, ohne dass dazwischen eine Grenzschicht liegt; und ein Gate-Dielektrikum, das Folgendes umfasst: einen unteren Abschnitt, der unter dem Vorsprung und dem Band-Abschnitt liegt; und Seitenwand-Abschnitte auf Seitenwänden der Gate-Elektrode.
- Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Vorsprung eine erste Breite aufweist, der Band-Abschnitt eine zweite Breite aufweist und wobei ein Verhältnis der ersten Breite zu der zweiten Breite größer als etwa 0,13 ist.
- Vorrichtung nach einem der vorhergehenden Ansprüche, die weiter zwei zusätzliche Gate-Bänder auf entgegengesetzten Seiten des Gate-Bandes umfasst, die über dem aktiven Bereich liegen und diesen queren.
- Vorrichtung nach Anspruch 1, die Folgendes umfasst: ein erstes Gate-Band, das Gate-Band als ein zweites Gate-Band und ein drittes Gate-Band, die parallel zu einander sind und über dem aktiven Bereich liegen und diesen queren, wobei das zweite Gate-Band zwischen dem ersten Gate-Band und dem dritten Gate-Band liegt, wobei der Vorsprung zwischen dem ersten Gate-Band und dem zweiten Gate-Band liegt und wobei der Vorsprung und der Band-Abschnitt zusammen Folgendesbilden eine zusammenhängende Gate-Elektrode; und ein zusammenhängendes Gate-Dielektrikum, das einen ersten Abschnitt umfasst, der durch die zusammenhängende Gate-Elektrode überlappt ist, und einen zweiten Abschnitt auf einer Seitenwand der zusammenhängenden Gate-Elektrode; einen Source/Drain-Bereich in dem aktiven Bereich und zwischen dem ersten Gate-Band und dem zweiten Gate-Band; den ersten Kontaktstöpsel auf derselben Ebene wie das erste Gate-Band, wobei der erste Kontaktstöpsel über dem Source-/Drain-Bereich liegt und mit diesem verbunden ist; und den zweiten Kontaktstöpsel, der über dem ersten Kontaktstöpsel und dem Vorsprung liegt und diese verbindet.
- Vorrichtung nach Anspruch 8, wobei das zweite Gate-Band einen ersten und einen zweiten Rand des aktiven Bereichs überlappt, wobei der erste und der zweite Rand entgegengesetzte Ränder des aktiven Bereichs sind und wobei in einer Draufsicht der Vorrichtung eine Gesamtheit des Vorsprungs näher an dem ersten Rand liegt als eine Gesamtheit des Kontaktstöpsels und wobei eine Gesamtheit von Abschnitten des ersten Kontaktstöpsels, die den aktiven Bereich überlappen, näher an dem zweiten Rand liegen als eine Gesamtheit des Vorsprungs.
- Vorrichtung nach einem der vorhergehenden Ansprüche 8 bis 9, die weiter Folgendes umfasst: die dielektrische Zwischenschicht als eine erste dielektrische Zwischenschicht, ILD, wobei der Band-Abschnitt und der Vorsprung in der ersten ILD angeordnet sind; eine Ätzstopp-Schicht über der ersten ILD, den Gate-Bändern und dem ersten Kontaktstöpsel; und eine zweite ILD über der Ätzstopp-Schicht, wobei der zweite Kontaktstöpsel in der zweiten ILD angeordnet ist.
- Vorrichtung nach einem der vorhergehenden Ansprüche 8 bis 10, wobei der Vorsprung eine erste Breite aufweist, der Band-Abschnitt eine zweite Breite aufweist und wobei die erste Breite und die zweite Breite senkrecht zu einer Längsrichtung des zweiten Gate-Bandes gemessen sind und wobei ein Verhältnis der ersten Breite zu der zweiten Breite größer als etwa 0,13 ist.
- Vorrichtung nach einem der vorhergehenden Ansprüche 8 bis 11, wobei der zweite Kontaktstöpsel eine L-Form aufweist, die einen ersten Schenkel und einen zweiten Schenkel, der mit dem ersten Schenkel verbunden ist, umfasst, wobei der erste Schenkel in Kontakt mit dem ersten Kontaktstöpsel ist und der zweite Schenkel in Kontakt mit dem Vorsprung ist.
- Vorrichtung nach einem der vorhergehenden Ansprüche 8 bis 12, wobei eine Gesamtheit des Vorsprungs den aktiven Bereich überlappt und wobei das zweite Gate-Band Abschnitte umfasst, die Isolierbereiche auf entgegengesetzten Seiten des aktiven Bereichs überlappen.
- Verfahren, das Folgendes umfasst: Ausbilden eines Gate-Bandes einer MOS-Vorrichtung, wobei die MOS-Vorrichtung einen Band-Abschnitt und einen Vorsprung über einem aktiven Bereich umfasst, wobei der Band-Abschnitt und der Vorsprung zusammen Folgendes bilden: eine zusammenhängende Gate-Elektrode, die einen ersten Abschnitt in dem Band-Abschnitt und einen zweiten Abschnitt in dem Vorsprung ohne eine Grenzschicht dazwischen aufweist; und ein zusammenhängendes Gate-Dielektrikum, das einen ersten Abschnitt in dem Band-Abschnitt und einen zweiten Abschnitt in dem Vorsprung aufweist; Ausbilden einer ersten dielektrischen Zwischenschicht ILD, wobei das Gate-Band in der ersten ILD liegt; Ausbilden eines ersten Kontaktstöpsels in der ersten ILD, der mit einem Source/Drain-Bereich der MOS-Vorrichtung verbunden ist; Ausbilden einer zweiten ILD über der ersten ILD; Ausbilden einer Öffnung in der zweiten ILD, wobei ein Abschnitt des ersten Kontaktstöpsels, ein Abschnitt des Vorsprungs und ein Abschnitt der ersten ILD zwischen dem Vorsprung und dem ersten Kontaktstöpsel durch die Öffnung freigelegt werden; und Füllen der Öffnung, um einen zweiten Kontaktstöpsel auszubilden.
- Verfahren nach Anspruch 14, wobei der Schritt des Ausbildens der Öffnung Folgendes umfasst: Ausführen eines ersten Ätzschrittes auf der zweiten ILD, um eine erste Öffnung in der zweiten ILD auszubilden, wobei der Abschnitt des ersten Kontaktstöpsels durch die erste Öffnung freigelegt wird; und Ausführen eines zweiten Ätzschrittes auf der zweiten ILD, um den Abschnitt des Vorsprungs freizulegen, wobei der Abschnitt des Vorsprungs durch die zweite Öffnung freigelegt wird und wobei die erste Öffnung und die zweite Öffnung mit einander verbunden werden, um die Öffnung zu bilden.
- Verfahren nach Anspruch 14, wobei der Band-Abschnitt und der Vorsprung gleichzeitig in gleichen Verfahrensschritten ausgebildet werden.
- Verfahren nach Anspruch 14, wobei das Gate-Band einen ersten Rand und einen zweiten Rand des aktiven Bereichs überlappt, wobei der erste und der zweite Rand entgegengesetzte Ränder des aktiven Bereichs sind und wobei in einer Draufsicht der MOS-Vorrichtung eine Gesamtheit des Vorsprungs den aktiven Bereich überlappt.
- Verfahren zum Betreiben der nach Anspruch 14 hergestellten Vorrichtung, das weiter das Anschließen der zusammenhängenden Gate-Elektrode an eine konstante Spannung umfasst, um die MOS-Vorrichtung auszuschalten.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/679,238 | 2012-11-16 | ||
US13/679,238 US8901627B2 (en) | 2012-11-16 | 2012-11-16 | Jog design in integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102013104236A1 DE102013104236A1 (de) | 2014-05-22 |
DE102013104236B4 true DE102013104236B4 (de) | 2017-03-02 |
Family
ID=50625692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102013104236.8A Active DE102013104236B4 (de) | 2012-11-16 | 2013-04-26 | Halbleitervorrichtung, verfahren zur herstellung derselben und verfahren zum betreiben derseleben |
Country Status (3)
Country | Link |
---|---|
US (3) | US8901627B2 (de) |
DE (1) | DE102013104236B4 (de) |
TW (1) | TWI523234B (de) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8901627B2 (en) * | 2012-11-16 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Jog design in integrated circuits |
US9076845B2 (en) * | 2013-10-03 | 2015-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a high density dielectric etch-stop layer |
US10998228B2 (en) | 2014-06-12 | 2021-05-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned interconnect with protection layer |
US9640444B2 (en) | 2014-07-23 | 2017-05-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
US10361195B2 (en) * | 2014-09-04 | 2019-07-23 | Samsung Electronics Co., Ltd. | Semiconductor device with an isolation gate and method of forming |
US20160079167A1 (en) * | 2014-09-12 | 2016-03-17 | Qualcomm Incorporated | Tie-off structures for middle-of-line (mol) manufactured integrated circuits, and related methods |
US9620454B2 (en) * | 2014-09-12 | 2017-04-11 | Qualcomm Incorporated | Middle-of-line (MOL) manufactured integrated circuits (ICs) employing local interconnects of metal lines using an elongated via, and related methods |
US9761526B2 (en) * | 2016-02-03 | 2017-09-12 | Globalfoundries Inc. | Interconnect structure having tungsten contact copper wiring |
US10157827B2 (en) * | 2016-06-29 | 2018-12-18 | International Business Machines Corporation | Semiconductor contact |
CN107799524B (zh) * | 2016-09-06 | 2020-10-09 | 中芯国际集成电路制造(北京)有限公司 | 半导体装置、存储器件以及制造方法 |
US10777671B2 (en) | 2016-09-30 | 2020-09-15 | Intel Corporation | Layered spacer formation for ultrashort channel lengths and staggered field plates |
US10388644B2 (en) | 2016-11-29 | 2019-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing conductors and semiconductor device which includes conductors |
US10510598B2 (en) | 2016-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned spacers and method forming same |
US10510851B2 (en) * | 2016-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low resistance contact method and structure |
US10692808B2 (en) | 2017-09-18 | 2020-06-23 | Qualcomm Incorporated | High performance cell design in a technology with high density metal routing |
CN110233131B (zh) * | 2018-03-02 | 2022-07-19 | 中芯国际集成电路制造(上海)有限公司 | 金属插塞以及金属插塞的形成方法 |
CN111916391A (zh) * | 2019-05-09 | 2020-11-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN113809073B (zh) * | 2020-08-31 | 2024-03-22 | 台湾积体电路制造股份有限公司 | 具有有源区域凹凸部的集成电路 |
US11658215B2 (en) * | 2021-02-19 | 2023-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming contact structures |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060097294A1 (en) * | 2004-11-10 | 2006-05-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
JP2006120952A (ja) * | 2004-10-22 | 2006-05-11 | Fuji Electric Holdings Co Ltd | Mis型半導体装置 |
US7724046B2 (en) * | 2006-05-22 | 2010-05-25 | Texas Instrumentsdeutschland Gmbh | High side/low side driver device for switching electrical loads |
US20120001271A1 (en) * | 2010-06-30 | 2012-01-05 | Samsung Electronics Co., Ltd. | Gate electrode and gate contact plug layouts for integrated circuit field effect transistors |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8466490B2 (en) * | 2005-07-01 | 2013-06-18 | Synopsys, Inc. | Enhanced segmented channel MOS transistor with multi layer regions |
US8258057B2 (en) * | 2006-03-30 | 2012-09-04 | Intel Corporation | Copper-filled trench contact for transistor performance improvement |
US20110316117A1 (en) * | 2007-08-14 | 2011-12-29 | Agency For Science, Technology And Research | Die package and a method for manufacturing the die package |
JP5434360B2 (ja) * | 2009-08-20 | 2014-03-05 | ソニー株式会社 | 半導体装置及びその製造方法 |
US8217469B2 (en) * | 2009-12-11 | 2012-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact implement structure for high density design |
US8367508B2 (en) * | 2010-04-09 | 2013-02-05 | International Business Machines Corporation | Self-aligned contacts for field effect transistor devices |
KR20120124788A (ko) * | 2011-05-04 | 2012-11-14 | 삼성전자주식회사 | 반도체 소자 |
US8455932B2 (en) * | 2011-05-06 | 2013-06-04 | International Business Machines Corporation | Local interconnect structure self-aligned to gate structure |
US8803292B2 (en) * | 2012-04-27 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-substrate vias and methods for forming the same |
US20130307032A1 (en) * | 2012-05-16 | 2013-11-21 | Globalfoundries Inc. | Methods of forming conductive contacts for a semiconductor device |
US8901627B2 (en) * | 2012-11-16 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Jog design in integrated circuits |
-
2012
- 2012-11-16 US US13/679,238 patent/US8901627B2/en active Active
-
2013
- 2013-04-26 DE DE102013104236.8A patent/DE102013104236B4/de active Active
- 2013-11-07 TW TW102140430A patent/TWI523234B/zh active
-
2014
- 2014-12-01 US US14/556,921 patent/US9355912B2/en active Active
-
2016
- 2016-05-27 US US15/166,528 patent/US9691721B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006120952A (ja) * | 2004-10-22 | 2006-05-11 | Fuji Electric Holdings Co Ltd | Mis型半導体装置 |
US20060097294A1 (en) * | 2004-11-10 | 2006-05-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
US7724046B2 (en) * | 2006-05-22 | 2010-05-25 | Texas Instrumentsdeutschland Gmbh | High side/low side driver device for switching electrical loads |
US20120001271A1 (en) * | 2010-06-30 | 2012-01-05 | Samsung Electronics Co., Ltd. | Gate electrode and gate contact plug layouts for integrated circuit field effect transistors |
Also Published As
Publication number | Publication date |
---|---|
US20150087143A1 (en) | 2015-03-26 |
TWI523234B (zh) | 2016-02-21 |
US9691721B2 (en) | 2017-06-27 |
TW201421692A (zh) | 2014-06-01 |
DE102013104236A1 (de) | 2014-05-22 |
US9355912B2 (en) | 2016-05-31 |
US20140138750A1 (en) | 2014-05-22 |
US8901627B2 (en) | 2014-12-02 |
US20160276297A1 (en) | 2016-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102013104236B4 (de) | Halbleitervorrichtung, verfahren zur herstellung derselben und verfahren zum betreiben derseleben | |
DE102014108872B4 (de) | Selbstausgerichtete Verbindung mit Schutzschicht | |
DE102016117054B4 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE102017207777B4 (de) | Luftspalt über Transistorgate und entsprechender RFSOI-Schalter | |
DE102018101652B4 (de) | Integrierte Schaltungsvorrichtung und Verfahren zum Herstellen derselben | |
DE102017123958B4 (de) | Halbleitervorrichtung | |
DE102014019360B4 (de) | Halbleiterstruktur und ihr herstellungsverfahren | |
DE102005027234B4 (de) | Verfahren zum Bilden einer Verbindungsstruktur für eine Halbleitervorrichtung | |
DE102015106411B4 (de) | Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren | |
DE102012219376B4 (de) | Halbleitervorrichtung mit lokalen Transistorverbindungsleitungen | |
DE102017112820A1 (de) | Steckkontakte und Verfahren zu deren Bildung | |
DE102013108147B4 (de) | Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen | |
DE102015120483A1 (de) | Selbstausgerichteter bottom-up-gate-kontakt und top-down-source-drain-kontaktstruktur in der vormetallisierungs-dielektrikumsschicht oder zwischenlevel-dielektrikumsschicht einer integrierten schaltung | |
DE102016115991A1 (de) | Halbleiter-bauelement und verfahren zu dessen herstellung | |
DE10236682A1 (de) | Halbleitervorrichtung | |
DE10162979A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE112007002971T5 (de) | Aufbau und Verfahren zum Ausbilden eines planaren Schottky-Kontakts | |
DE102018111376B4 (de) | Integrierte Schaltungsvorrichtungen | |
DE102019210597B4 (de) | Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung und integriertes Schaltungsprodukt | |
DE102016114923B4 (de) | Halbleiter-Bauelement und ein Verfahren zu dessen Herstellung | |
DE102021134457A1 (de) | Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung | |
DE102019205807B4 (de) | Aktivgate-Kontakte und Verfahren zur Herstellung davon | |
DE102020116563A1 (de) | Halbleitervorrichtung und verfahren zur herstellung derselben | |
DE102018206438B4 (de) | Verfahren zur Herstellung von Kontaktstrukturen | |
DE10347458B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung und nach dem Verfahren hergestellte Halbleitervorrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |