TW201421692A - 半導體裝置及其製造方法 - Google Patents

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Tung-Heng Hsieh
Jiun-Ming Kuo
Min-Hsiung Chiang
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Taiwan Semiconductor Mfg
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Abstract

本發明揭露一種半導體裝置，包括一主動區，位於一半導體基板內。一帶狀閘極橫跨主動區上方。一階差結構(jog)位於主動區上且連接至帶狀閘極，以形成一連續區域，其中階差結構位於帶狀閘極的一側上。一第一接觸插塞與帶狀閘極位於一相同層位，其中第一接觸插塞，位於帶狀閘極的該側上。一第二接觸插塞位於階差結構及第一接觸插塞上，其中第二接觸插塞電性內連接至第一接觸插塞及階差結構。

Description

半導體裝置及其製造方法
本發明係有關於一種積體電路技術，特別為有關於一種半導體裝置的積體電路中的階差設計。
為了使一金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置的一主動區與一帶狀閘極電極(gate electrode strip)電性短路，可形成對接接觸插塞，以內連接主動區及帶狀閘極電極。傳統上，為了裝置隔離的目的，主動區及帶狀閘極電極電性接地。
在傳統的結構中，用以裝置隔離的帶狀閘極電極形成於一淺溝槽隔離(shallow trench isolation，STI)區域上。然而，相較於帶狀閘極電極，淺溝槽隔離溝槽區域需要較多的晶片區域，因而造成裝置密度的降低。
本發明係提供一種半導體裝置，包括一主動區，位於一半導體基板內。一帶狀閘極橫跨主動區上方。一階差結構位於主動區上且連接至帶狀閘極，以形成一連續區域，其中階差結構位於帶狀閘極的一第一側上。一第一接觸插塞與帶狀閘極位於一相同層位，其中第一接觸插塞，位於帶狀閘極的第一側上。一第二接觸插塞位於階差結構及第一接觸插塞上，其 中第二接觸插塞內連接至第一接觸插塞及階差結構。
本發明係提供另一種半導體裝置，包括一主動區，位於一半導體基板內。一第一帶狀閘極、一第二帶狀閘極及一第三帶狀閘極彼此互相平行，且橫跨主動區上方，其中第二帶狀閘極位於第一帶狀閘極及第三帶狀閘極之間。一階差結構位於主動區上且連接至第二帶狀閘極，其中階差結構位於第一帶狀閘極及第二帶狀閘極之間，且其中階差結構及第二帶狀閘極的組合包括：一連續閘極電極以及一連續閘極介電層，連續閘極介電層包括一第一部份與連續閘極電極重疊，及一第二部份位於連續閘極電極的一側壁上。一源極/汲極區位於第一帶狀閘極及第二帶狀閘極之間的主動區內。一第一接觸插塞與第一帶狀閘極位於一相同層位，其中第一接觸插塞位於源極/汲極區上且連接至源極/汲極區。一第二接觸插塞位於第一接觸插塞及階差結構上，且內連接至第一接觸插塞及階差結構。
本發明係提供一種半導體裝置的製造方法，包括形成一金屬氧化物半導體裝置的一帶狀閘極，其中金屬氧化物半導體裝置包括位於一主動區上的一帶狀部份及一階差結構，且其中帶狀部份及階差結構的組合包括：一連續閘極電極，包括一第一部份位於帶狀部份內及一第二部份位於階差結構內，以及一連續閘極介電層包括，一第一部份位於帶狀部份內及一第二部份位於階差結構內。形成一第一內層介電層，其中帶狀閘極位於第一內層介電層內。在第一內層介電層內形成一第一接觸插塞，第一接觸插塞連接金屬氧化物半導體裝置的一源極/汲極區。在第一內層介電層上形成一第二內層介電 層。在第二內層介電層內形成一開口，其中透過開口，暴露出位於階差結構與第一接觸插塞之間的第一接觸插塞的一部份、階差結構的一部份及第一內層介電層的一部份。填充開口，以形成一第二接觸插塞。
20‧‧‧主動區
20A、20B、22B’、36’、54A‧‧‧邊緣
21‧‧‧基板
22、122、222‧‧‧帶狀閘極
22A‧‧‧(閘極)帶狀部份
22B‧‧‧階差結構
23、52‧‧‧內層介電層
28‧‧‧(淺溝槽)隔離區
32、132、232‧‧‧閘極介電層
34、134、234‧‧‧閘極電極
36、38、58、60、62‧‧‧接觸插塞
36A、36B‧‧‧部份
40、42‧‧‧源極/汲極區
46、48‧‧‧(接觸插塞)開口
46/54‧‧‧開口
46A、58A‧‧‧第一部份
46B、58B‧‧‧第二部份
50、63‧‧‧蝕刻終止層
54、56‧‧‧(多晶矽)開口
64‧‧‧介電層
66‧‧‧介層窗
68‧‧‧金屬線
70‧‧‧電壓源
100‧‧‧(金屬氧化物半導體)電晶體
200、300‧‧‧(功能性)金屬氧化物半導體電晶體
M1‧‧‧(底部)金屬化層
S1‧‧‧距離
Vbias‧‧‧電壓
W1、W2、W3、W4‧‧‧寬度
第1A、2A、3A、4A及5A圖係繪示出本發明實施例之金屬氧化物半導體裝置及裝置隔離結構的製造中間階段的平面示意圖。
第1B、2B、3B、4B、5B、5C及6圖係繪示出本發明實施例之金屬氧化物半導體裝置及裝置隔離結構的製造中間階段的剖面示意圖。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
配合本發明各種實施例，提供了金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置及隔離結構及其製造方法。以下將詳細說明形成金屬氧化物半導體裝置及隔離結構的製造中間階段，並討論各種實施例。在各種圖式及實施例中，相同標號代表相同部件。
第1A圖係繪示出帶狀閘極22、122及222形成於主動區20上。在某些實施例中，主動區20為一連續主動區，由一 半導體材料所形成。例如，透過隔離區28的圍繞而定義出主動區20。帶狀閘極22、122及222互相縱向平行。每一帶狀閘極22、122及222可包括一部份與主動區20重疊，及複數部份與隔離區28(例如，可為淺溝槽隔離(shallow trench isolation，STI)區)重疊。
帶狀閘極122及222可分別具有相同的寬度W2及W3。帶狀閘極22可包括帶狀部份22A及與其連接的階差結構22B。帶狀部份22A具有寬度W1，相同於寬度W2及W3。再者，可以相同的間隔設置帶狀部份22A及帶狀閘極122及222，然而其間的間隔也可不同。階差結構22B及帶狀部份22A連續連接而二者之間無界面。階差結構22B具有寬度W4，其中寬度W4與寬度W1的比例(W4/W1)可大約大於0.13，且可大約為0.13至0.55的範圍。在某些實施例中，寬度W4大約為2.5nm至10nm的範圍，且寬度W1、W2及W3可大約為18nm至20nm的範圍。然而，可以理解的是實施例中記載的數值僅為範例，且可改變為不同數值。階差結構22B的整體可與主動區20對準且重疊，但一部份的階差結構22B可延伸而與淺溝槽隔離區28重疊，其中虛線標示出階差結構22B的各個邊緣。
帶狀閘極22包括閘極介電層32及閘極電極34。帶狀閘極122包括閘極介電層132及閘極電極134。帶狀閘極222包括閘極介電層232及閘極電極234。在某些實施例中，帶狀閘極22、122及222為透過後閘極(gate-last)法形成的取代閘極(replacement gates)。因此，閘極介電層32包括一底部，與閘極電極34(如第1B圖所示)重疊，且包括側壁部份，位於閘極電極 34的側壁上。同樣地，閘極介電層132包括一底部，與閘極電極134(如第1B圖所示)重疊，且包括側壁部份，位於閘極電極134的側壁上，且閘極介電層232包括一底部，與閘極電極234重疊，且包括側壁部份，位於閘極電極234的側壁上。在其他實施例中，可透過前閘極(gate-first)法形成帶狀閘極22、122及222。因此，閘極介電層32、132及232不會具有位於對應的閘極電極34、134及234的側壁上的一部份。整個閘極電極34、134及234由相同材料同時形成，且整個閘極介電層32、132及232也由相同材料同時形成。
第1B圖係繪示出第1A圖中的結構沿著第1A圖中1B-1B剖線的剖面示意圖。如第1B圖所示，帶狀閘極22、122及222形成於主動區20上，主動區20為基板21的一部份。在某些實施例中，基板21為一半導體基板，且可為矽基板、矽鍺基板或III-V族化合物半導體基板等等。由於階差結構22B不會繪示於1B-1B剖線的剖面示意圖中，因此以虛線繪示出階差結構22B的邊緣。源極區40及汲極區42形成於主動區20內。在以下敘述中，源極區40及汲極區42稱為源極/汲極區40及42，表示其中之一者可為源極區或汲極區。帶狀閘極22、122及222形成於內層介電層(Inter-Layer Dielectric，ILD)23中，其中內層介電層23可由氧化物(例如，磷矽玻璃(Phosphor-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)、摻硼磷矽玻璃(Boron-Doped Phosphor-Silicate Glass，BPSG)、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)或類似的材料)所構成。帶狀閘極22、122及222的形成可包括在主動區20及淺溝槽隔離區28上 形成虛設閘極電極(例如，虛設帶狀多晶矽，未繪示)、形成內層介電層23、去除虛設閘極電極以在內層介電層23內形成開口、在內層介電層23內填入閘極介電層及導電材料以及進行化學機械研磨(Chemical Mechanical Polish，CMP)製程以去除內層介電層23上多餘的導電材料及閘極介電層。
第2A圖係繪示出接觸插塞(又稱為M0_OD1)36及38。接觸插塞(M0_OD1)36包括部份36A，與主動區20重疊。在某些實施例中，接觸插塞36更包括部份36B，與淺溝槽隔離區28的一部份重疊。在其他實施例中，並未形成部份36B，且整個接觸插塞36與主動區20重疊。在某些實施例中，接觸插塞36未對準於階差結構22B，例如，接觸插塞36的邊緣36’與階差結構22B的邊緣22B’的延伸線互相間隔一距離S1，距離S1等於或大於0nm且可大約大於2nm。再者，在第2A圖的平面示意圖中，相較於整個階差結構22B，接觸插塞36比較接近主動區20的邊緣20B，且相較於接觸插塞36與主動區20的部份36A重疊，階差結構22B比較接近主動區20的邊緣20A。整個接觸插塞38可與主動區20重疊，因此接觸插塞36也可不對準於接觸插塞38。
第2B圖係繪示出第2A圖中的結構沿著第2A圖中2B-2B剖線的剖面示意圖。接觸插塞36位於源極/汲極區40上方且與其電性耦接，源極/汲極區40為常見的源極/汲極區，帶狀閘極22及122共用源極/汲極區40。一矽化物區(未繪示)可形成於接觸插塞36與下方的源極/汲極區40之間且與其接觸。接觸插塞38位於對應的源極/汲極區42上方且與其電性耦接。矽化 物區(未繪示)可形成於接觸插塞38與下方的源極/汲極區42之間且與其接觸。透過在內層介電層23內形成開口並填入導電材料，接著進行化學機械研磨製程，而在內層介電層23內形成接觸插塞36及38。
第3A至5C圖係繪示出接觸插塞58、60及62(繪示於第5A圖)的形成。請參照第3B圖的剖面示意圖，蝕刻終止層(Etch Stop Layer，ESL)50及內層介電層52形成於內層介電層23及接觸插塞36及38上。蝕刻終止層50可包括碳化矽、氮化矽、氮氧化矽或類似的材料。內層介電層52可由介電材料所構成，其選自於形成內層介電層23的相同材料。接觸插塞開口46及48形成於蝕刻終止層50及內層介電層52內，因而暴露出接觸插塞36及38。可透過使用蝕刻終止層50作為蝕刻內層介電層52的一蝕刻終止層，進而形成接觸插塞開口46及48，接著蝕刻蝕刻終止層50。
第3A圖係繪示出第3B圖中的結構的平面示意圖，其中第3B圖係沿著第3A圖中3B-3B剖線的剖面示意圖。在某些實施例中，接觸插塞開口48對準於下方對應的接觸插塞38。為了清楚表示，接觸插塞開口48的上視尺寸稍微大於下方對應的接觸插塞38。然而，接觸插塞開口48的上視尺寸及上視形狀也可相同或小於接觸插塞38的上視尺寸及上視形狀。
接觸插塞開口46包括第一部份46A，未對準於接觸插塞36，以及第二部份46B，對準於接觸插塞36的一部份。如此一來，透過接觸插塞開口46而暴露出接觸插塞36。再者，接觸插塞開口46的一部份對準於階差結構22B的一部份，其表示 接觸插塞開口46的一部份與主動區的邊緣20A及20B的距離相同於階差結構22B的一部份與主動區的邊緣20A及20B的距離。
第4A圖係繪示出在一相同蝕刻步驟中同時形成的開口54及56的剖面示意圖。由於形成於其中的接觸插塞包括部份直接位於帶狀閘極22、122及222上且與其連接，且在某些實施例中，帶狀閘極22、122及222可包括多晶矽，因此開口54及56也稱為M0_多晶矽開口54及56。開口54包括一部份與開口46的一部份重疊。因此，開口46及54的組合形成一整體且連續的開口，以下稱為開口46/54。開口54更與階差結構22B重疊，進而透過開口54暴露出階差結構22B。再者，透過開口54可暴露出或未暴露出閘極帶狀部份22A的一部份。
第4B圖係繪示出第4A圖中的結構沿著第4A圖中4B-4B剖線的剖面示意圖。由於接觸插塞36不會繪示於4B-4B剖線的剖面示意圖中，因此以虛線繪示出接觸插塞36的邊緣。為了允許足夠的製程容許度(process window)，開口54的邊緣54A可設計成對準於閘極帶狀部份22A的一中間線，如此一來，即使邊緣54A由於製程變異而向右移動，邊緣54A仍與閘極帶狀部份22A重疊，而不會從閘極帶狀部份22A的右側邊緣向右移動。
接著，請參照第5A圖，填充開口54及56(繪示於第4A及4B圖)，以分別形成接觸插塞58及60。在形成接觸插塞58及60的同時，也填充接觸插塞開口48(繪示於第4A及4B圖)，以形成接觸插塞62，以下也稱為M0_OD2。上述形成的步驟可包括將導電附著/阻障層(例如，包括鈦或鉭)及金屬材料(例如， 鎢或銅)填入開口46、48、54及56，並進行化學機械研磨製程。接觸插塞58位於接觸插塞36及閘極電極34上且與其電性內連接。請參照第5A圖，接觸插塞58包括第一部份58A，與帶狀閘極22間隔設置，以及連接至第一部份58A的第二部份58B。在某些實施例中，第一部份58A及第二部份58B可形成L型。階差結構22B的形成增加了接觸插塞58的設置區域。因此，可允許接觸插塞58向左移動而仍座落於階差結構22B上，進而增加用來電性連接閘極帶狀部份22A及接觸插塞36的製程容許度。接觸插塞58與閘極帶狀部份22A之間的接觸電阻可降低。接觸插塞60分別形成於下方對應的閘極電極134上且與其連接。
第5B圖係繪示出第5A圖中的結構沿著第5A圖中5B-5B剖線的剖面示意圖。第5B圖繪示出每一閘極電極34、134及234及接觸插塞36及38電性連接至上方對應的接觸插塞58、60及62。
第5C圖係繪示出第5A圖中的結構沿著第5A圖中5C-5C剖線的剖面示意圖。第5C圖繪示出接觸插塞58包括一部份與接觸插塞36的一部份重疊及接觸，且包括另一部份與內層介電層23重疊及接觸。結合第5B及5C圖，可以發現接觸插塞58具有一下表面，包括第一部份接觸接觸插塞36(如第5B及5C圖所示)的一部份的一上表面、第二部份位於內層介電層23(如第5C圖所示)的一上表面上且與其接觸及第三部份位於階差結構22B上且與其接觸，第三部份也可能位於閘極帶狀部份22A(如第5B圖所示)上且與其接觸。
在後續製程中，如第6圖所示，蝕刻終止層63、M0 介層窗66及金屬線68形成於底部金屬化層M1內。介層窗66及金屬線68形成於介電層64內，其中介電層64可由低介電常數(例如，介電常數大約小於3.0或大約小於2.5)的材料所構成。在某些實施例中，透過一雙鑲嵌製程形成介層窗66及金屬線68，使得介層窗66與上方對應的金屬線68之間無明顯的界面。在其他實施例中，透過單一鑲嵌製程形成介層窗66，也可透過單一鑲嵌製程形成金屬線68。在後續製程中，可在金屬化層Ml上形成更多的金屬層(未繪示)。介層窗66及金屬線68可包括一擴散阻障層及位於擴散阻障層上的一含銅材料層。
藉由關閉以閘極電極34作為閘極的金屬氧化物半導體電晶體100，帶狀閘極22、接觸插塞36及接觸插塞58可形成一隔離結構。在本實施例中，當對應的電晶體100為N型金屬氧化物半導體電晶體時，提供給閘極電極34的電壓Vbias可連接至接地電壓(VSS)而可為電性接地。可藉由電壓源70提供電壓Vbias，電壓源70用來提供恆定電壓Vbias，以關閉金屬氧化物半導體電晶體100。在其他實施例中，電壓Vbias可為正電壓，低於金屬氧化物半導體電晶體100的臨界電壓(threshold voltage)。另外，當對應的電晶體100為P型金屬氧化物半導體電晶體時，提供給閘極電極34的電壓Vbias可連接至工作電壓(VDD)。另一方面，閘極電極134及234與源極/汲極區42可形成功能性金屬氧化物半導體電晶體200及金屬氧化物半導體電晶體300，其取決於施加於其上的電壓而可開啟或關閉。因此，金屬氧化物半導體電晶體100可作為金屬氧化物半導體電晶體200及金屬氧化物半導體電晶體300之間的隔離結構。
在本實施例中，藉由形成階差結構22B，接觸插塞58的右側邊緣可向左移動(如第6圖所示)，而不會產生接觸插塞58未電性連接至閘極電極34的問題，因而增加製程容許度。因此，當接觸插塞58已向左移動，即使發生製程變異，使得接觸插塞58向右移動，接觸插塞58不會從閘極帶狀部份22A的右側邊緣向右移動。如此一來，可避免當接觸插塞58從閘極帶狀部份22A的右側邊緣向右移動時，造成在形成用來填入接觸插塞58的開口的步驟中內層介電層32被蝕刻穿透，及接觸插塞58與位於閘極電極34的右側邊緣上的源極/汲極區42發生短路的問題。
配合本發明一實施例之一種半導體裝置，包括一主動區，位於一半導體基板內。一帶狀閘極橫跨主動區上方。一階差結構位於主動區上且連接至帶狀閘極，以形成一連續區域，其中階差結構位於帶狀閘極的一第一側上。一第一接觸插塞與帶狀閘極位於一相同層位，其中第一接觸插塞，位於帶狀閘極的第一側上。一第二接觸插塞位於階差結構及第一接觸插塞上，其中第二接觸插塞電性內連接至第一接觸插塞及階差結構。
配合本發明另一實施例之一種半導體裝置，包括一主動區，位於一半導體基板內。一第一帶狀閘極、一第二帶狀閘極及一第三帶狀閘極彼此互相平行，且橫跨主動區上方，其中第二帶狀閘極位於第一帶狀閘極及第三帶狀閘極之間。一階差結構位於主動區上且連接至第二帶狀閘極，其中階差結構位於第一帶狀閘極及第二帶狀閘極之間，且其中階差結構及第 二帶狀閘極的組合包括：一連續閘極電極以及一連續閘極介電層，連續閘極介電層包括一第一部份與連續閘極電極重疊，及一第二部份位於連續閘極電極的一側壁上。一源極/汲極區位於第一帶狀閘極及第二帶狀閘極之間的主動區內。一第一接觸插塞與第一帶狀閘極位於一相同層位，其中第一接觸插塞位於源極/汲極區上且連接至源極/汲極區。一第二接觸插塞位於第一接觸插塞及階差結構上，且內連接至第一接觸插塞及階差結構。
配合本發明實施例之一種半導體裝置的製造方法，包括形成一金屬氧化物半導體裝置的一帶狀閘極，其中金屬氧化物半導體裝置包括位於一主動區上的一帶狀部份及一階差結構，且其中帶狀部份及階差結構的組合包括：一連續閘極電極包括一第一部份位於帶狀部份內及一第二部份位於階差結構內，以及一連續閘極介電層包括一第一部份位於帶狀部份內及一第二部份位於階差結構內。形成一第一內層介電層，其中帶狀閘極位於第一內層介電層內。在第一內層介電層內形成一第一接觸插塞，第一接觸插塞連接金屬氧化物半導體裝置的一源極/汲極區。在第一內層介電層上形成一第二內層介電層。在第二內層介電層內形成一開口，其中透過開口，暴露出位於階差結構與第一接觸插塞之間的第一接觸插塞的一部份、階差結構的一部份及第一內層介電層的一部份。填充開口，以形成一第二接觸插塞。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不 脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。
20‧‧‧主動區
21‧‧‧基板
22、122‧‧‧帶狀閘極
22A‧‧‧(閘極)帶狀部份
22B‧‧‧階差結構
23、52‧‧‧內層介電層
28‧‧‧(淺溝槽)隔離區
32、132、232‧‧‧閘極介電層
34、134、234‧‧‧閘極電極
36、38、58、60、62‧‧‧接觸插塞
40、42‧‧‧源極/汲極區
50、63‧‧‧蝕刻終止層
64‧‧‧介電層
66‧‧‧介層窗
68‧‧‧金屬線
70‧‧‧電壓源
100‧‧‧(金屬氧化物半導體)電晶體
200、300‧‧‧(功能性)金屬氧化物半導體電晶體
M1‧‧‧(底部)金屬化層
Vbias‧‧‧電壓

Claims (10)

  1. 一種半導體裝置，包括：一主動區，位於一半導體基板內；一帶狀閘極，橫跨該主動區上方；一階差結構，位於該主動區上且連接至該帶狀閘極，以形成一連續區域，其中該階差結構位於該帶狀閘極的一第一側上；一第一接觸插塞，與該帶狀閘極位於一相同層位，其中該第一接觸插塞，位於該帶狀閘極的該第一側上；以及一第二接觸插塞，位於該階差結構及該第一接觸插塞上，其中該第二接觸插塞電性內連接至該第一接觸插塞及該階差結構。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第二接觸插塞包括一第一支臂及連接至該第一支臂的一第二支臂，該第一支臂接觸該第一接觸插塞，該第二支臂接觸該階差結構，且包括一下表面，且其中該下表面包括：一第一部份，接觸該第一接觸插塞的一部份的一上表面；一第二部份，接觸一內層介電層的一上表面；以及一第三部份，接觸該階差結構的一上表面。
  3. 如申請專利範圍第1項所述之半導體裝置，其中整個該階差結構與該主動區重疊，且其中該帶狀閘極包括一第一部份，與該主動區重疊，以及複數第二部份，與位於該主動區的相對側上的複數隔離區重疊，且其中該階差結構及該帶狀閘極的組合包括： 一閘極電極，包括一第一部份位於該階差結構內，及一第二部份位於該帶狀閘極內，其中該第一及該第二部份由一相同材料所構成而二者之間無界面；以及一閘極介電層，包括：一底部，位於該階差結構及該帶狀閘極下方；以及複數側壁部份，位於該閘極電極的側壁上。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該階差結構具有一第一寬度，該帶狀閘極具有一第二寬度，且其中該第一寬度與該第二寬度的一比例大於0.13，且其中該半導體裝置更包括兩個另外的帶狀閘極，位於該帶狀閘極的相對側上，且橫跨該主動區上方。
  5. 一種半導體裝置，包括：一主動區，位於一半導體基板內；一第一帶狀閘極、一第二帶狀閘極及一第三帶狀閘極，彼此互相平行，且橫跨該主動區上方，其中該第二帶狀閘極位於該第一帶狀閘極及該第三帶狀閘極之間；以及一階差結構，位於該主動區上且連接至該第二帶狀閘極，其中該階差結構位於該第一帶狀閘極及該第二帶狀閘極之間，且其中該階差結構及該第二帶狀閘極的組合包括：一連續閘極電極；一連續閘極介電層，包括一第一部份與該連續閘極電極重疊，及一第二部份位於該連續閘極電極的一側壁上；一源極/汲極區，位於該第一帶狀閘極及該第二帶狀閘極之間的該主動區內； 一第一接觸插塞，與該第一帶狀閘極位於一相同層位，其中該第一接觸插塞位於該源極/汲極區上且連接至該源極/汲極區；以及一第二接觸插塞，位於該第一接觸插塞及該階差結構上，且內連接至該第一接觸插塞及該階差結構。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第二帶狀閘極與該主動區的一第一邊緣及一第二邊緣重疊，且該第一邊緣及該第二邊緣為該主動區的相對邊緣，且其中俯視該半導體裝置時，相較於整個該第一接觸插塞，整個該階差結構較接近該第一邊緣，且相較於整個該階差結構，該第一接觸插塞與該主動區重疊的整個部份較接近該第二邊緣，且其中該第二接觸插塞包括一第一部份與該第一接觸插塞的一部份重疊，及一第二部份未對準於該第一接觸插塞，且該第二接觸插塞為L型，包括一第一支臂及連接至該第一支臂的一第二支臂，該第一支臂接觸該第一接觸插塞，該第二支臂接觸該階差結構。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該階差結構具有一第一寬度，該第二帶狀閘極具有一第二寬度，該第一寬度與該第二寬度的測量方向垂直於該第二帶狀閘極的一縱向，且其中該第一寬度與該第二寬度的一比例大於0.13，且其中整個該階差結構與該主動區重疊，且該第二帶狀閘極包括複數部份與位於該主動區的相對側上的複數隔離區重疊。
  8. 一種半導體裝置的製造方法，包括： 形成一金屬氧化物半導體裝置的一帶狀閘極，其中該金屬氧化物半導體裝置包括位於一主動區上的一帶狀部份及一階差結構，且其中該帶狀部份及該階差結構的組合包括：一連續閘極電極，包括一第一部份位於該帶狀部份內及一第二部份位於該階差結構內；一連續閘極介電層，包括一第一部份位於該帶狀部份內及一第二部份位於該階差結構內；形成一第一內層介電層，其中該帶狀閘極位於該第一內層介電層內；在該第一內層介電層內形成一第一接觸插塞，該第一接觸插塞連接該金屬氧化物半導體裝置的一源極/汲極區；在該第一內層介電層上形成一第二內層介電層；在該第二內層介電層內形成一開口，其中透過該開口，暴露出位於該階差結構與該第一接觸插塞之間的該第一接觸插塞的一部份、該階差結構的一部份及該第一內層介電層的一部份；以及填充該開口，以形成一第二接觸插塞。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該帶狀部份及該階差結構透過同一製程步驟同時形成，且其中形成該開口的步驟包括：對該第二內層介電層進行一第一蝕刻步驟，以在該第二內層介電層內形成一第一開口，其中透過該第一開口，暴露出該第一接觸插塞的該部份；以及對該第二內層介電層進行一第二蝕刻步驟，以暴露出該階 差結構的該部份，其中透過一第二開口而暴露出該階差結構的該部份，且其中該第一開口及該第二開口互相連接，以形成該開口。
  10. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包括將該連續閘極電極耦接至一恆定電壓，以關閉該金屬氧化物半導體裝置，且其中該帶狀閘極與該主動區的一第一邊緣及一第二邊緣重疊，且該第一邊緣及該第二邊緣為該主動區的相對邊緣，且其中俯視該金屬氧化物半導體裝置時，整個該階差結構與該主動區重疊。
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