DE102009051342A1 - Mikroelektronisches Gehäuse und Verfahren zum Anordnen in einem Gehäuse - Google Patents

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DE102009051342A1
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Myung Jin Yim
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Micron Technology Inc
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Yim Myung Jin Chandler
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Abstract

Schutzdünnfilmbeschichtung für Vorrichtungspackung. Eine dielektrische Dünnfilmbeschichtung ist über der Platten- und Packungssubstratoberfläche gebildet, bevor eine Formmasse aufgebracht wird. Die Schutzdünnfilmbeschichtung kann die Feuchtigkeitsdurchdringung von der Hauptteilformmasse oder der Schnittstelle zwischen der Formmasse und der Platten- oder Substratoberfläche verringern.

Description

  • Technisches Gebiet
  • Ausführungsbeispiele der Erfindung liegen auf dem Gebiet der mikroelektronischen Fertigung und betreffen, mehr spezifisch, Materialien, die über einem mikroelektronischen Chip gebildet werden, der an einem Packungssubstrat angebracht ist.
  • Hintergrund
  • Eine mikroelektronische Packung kann ein Packungssubstrat verwenden, um Leistung von einer Leistungsversorgung zu liefern und Signale von außerhalb der Packung an einen mikroelektronischen Chip oder Platte (engl.: die) zu liefern. Ein Packungssubstrat kann mit einer mikroelektronischen Platte unter Verwendung eines umgossene Matrix-Array-Packung-(MMAP, engl.: molded matrix array package)-Prozesses verbunden werden.
  • Bei solchen umgossenen Packungen (engl.: molded packages) gibt es Feuchtigkeits-bezogene Sicherheitsbedenken während des Testens der Packungssicherheit. Bei Hochtemperaturbedingungen und bei hoher Luftfeuchtigkeit kann Feuchtigkeit in den mit Kunststoff umgossenen Komponenten und von den Plattenanbringungs-Klebematerialien, die bei umgossenen typischerweise Packungen verwendet werden, absorbiert werden. Als ein Ergebnis können umgossenen Packungen die Bedingungen bei einem Ausrichtungs-HAST (hoch beschleunigter Stresstest, engl.: (biased) Highly Accelerated Stress Test) verfehlen. Derartige Fehler, die sich auf der Packungsebene abspielen, sind extrem teuer.
  • Dieses Problem wird durch den Industrietrend in Richtung gestapelte Platten-Chipskala-Packungen (SCSPs, engl.: stacked-die chip-scale packages) verschärft, um höhere Leistung bei nahezu derselben verbrauchten Anschlussfläche wie bei herkömmlichen Einzelplattenpackungen (engl.: single-die packages) bereitzustellen. Da die SCSPs zwei oder mehrere ICs kombinieren, sind sowohl die Chancen als auch die Kosten eines auf Feuchtigkeit basierenden Packungssicherheitsfehlers höher als bei Einzelplattenpackungen. Mit der Erhöhung der in eine SCSP integrierten Anzahl von Platten, werden Verfahren zum Reduzieren der auf Feuchtigkeit basierenden Packungssicherheitsfehler immer wichtiger.
  • Kurzbeschreibung der Zeichnungen
  • Ausführungsbeispiele der vorliegenden Erfindung sind beispielhaft und nicht einschränkend in den Figuren der beigefügten Zeichnungen veranschaulicht, in denen:
  • 1 ein Ablaufschema eines Verfahrens zum Bilden eines Dünnfilms in einer Plattenpackung in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulicht;
  • 2A eine Querschnittsansicht veranschaulicht, die einen bestimmten Vorgang bei einem Packungsprozess darstellt, bei welchem eine mikroelektronische Platte an einem Packungssubstrat in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung angebracht und drahtgebondet wird;
  • 2B eine Querschnittsansicht veranschaulicht, die einen bestimmten Vorgang beim Packungsprozess darstellt, bei welchem eine mikroelektronische Platte über eine weitere mikroelektronische Platte in Übereinstimmung mit der vorliegenden Erfindung gestapelt und drahtgebondet wird;
  • 2C eine Querschnittsansicht veranschaulicht, die einen bestimmten Vorgang bei einem Packungsprozess darstellt, bei welchem eine mikroelektronische Platte an einem Packungssubstrat mit Lotkugeln in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung angebracht wird;
  • 3A eine Querschnittsansicht veranschaulicht, die einen bestimmten Vorgang bei einem Packungsprozess darstellt, bei welchem ein konformer Dünnfilm auf einer mikroelektronischen Platte in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung gebildet wird, die an einem Packungssubstrat angebracht ist, wie bspw. an demjenigen, das in 2A dargestellt ist;
  • 3B eine Querschnittsansicht veranschaulicht, die einen besonderen Vorgang bei einem Packungsprozess darstellt, bei welchem ein konformer Dünnfilm auf einer mikroelektronischen Platte in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung gebildet wird, die an einem Packungssubstrat angebracht ist, wie bspw. demjenigen, welches in 2B dargestellt ist;
  • 3C eine Querschnittsansicht veranschaulicht, die einen bestimmten Vorgang bei einem Packungsprozess darstellt, bei welchem ein konformer Dünnfilm auf einer mikroelektronischen Platte in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung gebildet wird, die an einem Packungssubstrat angebracht ist, wie bspw. demjenigen, welches in 2C dargestellt ist;
  • 4 eine Querschnittsansicht veranschaulicht, die einen bestimmten Vorgang bei einem Packungsprozess darstellt, bei welchem eine Formmasse über dem auf einer mikroelektronischen Platte gebildeten Dünnfilm in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung gebildet wird, wie bspw. derjenigen, welche in 3A dargestellt ist;
  • 5 eine Querschnittsansicht veranschaulicht, die einen bestimmten Vorgang bei einem Packungsprozess darstellt, bei welchem in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung eine umgossene Matrix-Array-Packung vereinzelt wird.
  • Detaillierte Beschreibung
  • Ausführungsbeispiele eines Verfahrens zur Reduzierung von Feuchtigkeitsdurchdringung in aktive Metallisierungslötaugenbereiche oder Metallisierungskontaktbereiche (engl.: metallization pad areas) werden hierin unter Bezugnahme auf Figuren beschrieben. Bestimmte Ausführungsbeispiele können mit einem oder mehreren der hierin beschriebenen spezifischen Details praktiziert werden oder in Kombination mit anderen bekannten Verfahren, Materialien und Vorrichtungen. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie bspw. spezifische Materialien, Dimensionen und Prozessparameter usw., um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. In anderen Fällen wurden wohlbekannte mikroelektronische Design- und Packungstechniken nicht besonders detailliert beschrieben, um ein unnötiges Verschleiern der vorliegenden Erfindung zu vermeiden. Die Bezugnahme innerhalb dieser Beschreibung auf ”ein Ausführungsbeispiel” bedeutet, dass ein bestimmtes in Verbindung mit dem Ausführungsbeispiel beschriebenes Merkmal, Struktur, Material oder Eigenschaft in wenigstens einem Ausführungsbeispiel der Erfindung enthalten ist. Folglich ist das Auftreten der Phase ”bei einem Ausführungsbeispiel” an verschiedenen Stellen innerhalb dieser Beschreibung nicht notwendigerweise auf dasselbe Ausführungsbeispiel der Erfindung bezogen. Darüber hinaus können die bestimmten Merkmale, Strukturen, Materialien oder Eigenschaften auf jede geeignete Art und Weise in einem oder mehreren Ausführungsbeispielen miteinander kombiniert werden.
  • Die Ausdrücke ”über”, ”unter”, ”zwischen” und ”auf”, wie sie hierin verwendet werden beziehen sich auf eine relative Position einer Struktur oder Schicht mit Bezug auf andere Strukturen oder Schichten. Als solche kann zum Beispiel eine über oder unter einer anderen angeordnete Schicht in direktem Kontakt mit der anderen Schicht sein oder sie kann eine oder mehrere dazwischen liegende Schichten haben. Weiterhin kann eine abgeschiedene oder zwischen Schichten angeordnete Schicht in direktem Kontakt mit den Schichten stehen oder kann eine oder mehrere zwischen liegende Schichten haben. Im Gegensatz dazu ist eine erste Schicht oder Struktur ”auf” einer zweiten Schicht oder Struktur in Kontakt mit dieser zweiten Schicht oder Struktur. Zusätzlich wird die relative Position einer Struktur bezüglich einer anderen Struktur unter Annahme von Vorgängen bereitgestellt, bei denen Filme abgeschieden, verändert und entfernt werden, relativ zu einem Startsubstrat ohne, die absolute Orientiert des Substrats zu betrachten.
  • 1 veranschaulicht ein Ablaufschema, das eine Abfolge von bestimmten Vorgängen darstellt, die bei einem Drahtbonden umgießen Matrix-Array-Packung-(WB-MMAP, engl: wire bonding molded matrix array package)-Verfahren 100 in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung verwendet wird. Im Allgemeinen veranschaulicht das WB-MMAP-Verfahren 100 die Verwendung einer konformen Dünnfilmbeschichtung, die auf einer mikroelektronischen Platte gebildet wird, wie beispielsweise eine integrierte Schaltung-(IC)-Speichervorrichtung, ein anwendungsspezifischer IC (ASIC, engl.: application specific integrated circuit), ein mikroelektromechanisches System (MEMS, engl.: micro-electro-mechanical system) oder dergleichen. Die Techniken, die im Zusammenhang mit den WB-MMAP-Verfahren 100 beschreiben werden, sind auch auf andere Packungsverfahren anwendbar, die ähnliche Materialien verwenden, wie beispielsweise Flip-Chip anwendbar (zum Beispiel controlled collapse chip connection oder ”C4”), um einen ähnlichen Vorteil zu erreichen.
  • Das WB-MMAP-Verfahren 100 beginnt bei dem Plattenanbringungsvorgang 100. Während des Plattenanbringungsvorgangs 100 wird eine mikroelektronische Platte, die typischerweise mit einem Rückseitenabschleif-(BSG, engl.: back side grind) und Polierverfahren gedünnt wurde, an einem Packungssubstrat angebracht. 2A veranschaulicht eine Querschnittsansicht, die einen bestimmen Vorgang bei einem beispielhaften Packungsprozess darstellt, bei welchem eine mikroelektronische Platte 202 an einen Packungssubstrat 212 angebracht wird. Die mikroelektronische Platte 202 kann eine ASIC sein, ein Mikroprozessor oder dergleichen. Bei einem bestimmten Ausführungsbeispiel ist die mikroelektronische Platte 202 allerdings eine Speichervorrichtung, die einen Speicher-Array aufweist, wie beispielsweise einen Flash-Speicher-Array, einen Phasenwechselspeicher(PCM)-Array, einen MRAM-Array oder einen FRAM-Array.
  • Das Packungssubstrat 212 stellt einen größeren Bereich bereit, um Signale von der mikroelektronischen Platte 202 zu verteilen als auch einen physikalischen Schutz und eine Unterstützung für die gedünnte Platte bereitzustellen. Das Packungssubstrat 212 kann beliebige Materialien aufweisen, die im Stand der Technik für derartige Zwecke verwendet werden und in einem Ausführungsbeispiel ist es aus einem Verbundmaterial gebildet. Bei einem Ausführungsbeispiel ist das Packungssubstrat 212 ein Mehrschichtsubstrat, das wenigstens eine Grundebene und eine Leistungsebene aufweist. Das Packungssubstrat 212 kann weiter eine Anzahl von Kontaktlöchern (nicht gezeigt) aufweisen, um einen vertikalen elektrischen Signalverlauf innerhalb des Packungssubstrats zu ermöglichen. Zum Beispiel kann sich ein Substratkontaktloch von einem metallisierten Substratbondkontakt (engl.: substrate bond pad) 218 auf der Substratoberseite 208 zu einem Substrat-Kugel-begrenzenden metallurgischen(BLM, engl.: ball limiting metallurgy)-Kontakt 226 auf der Substratunterseite 224 erstrecken. Der metallisierte Substratbondkontakt 218 und BLM-Kontakt 226 können aus jedem beliebigen Metall sein, das im Stand der Technik gewöhnlich für derartige Zwecke verwendet wird (zum Beispiel Kupfer, Titan, Aluminium usw.).
  • Während des Plattenanbringungsvorgangs 100 wird die Rückseite 204 an der Substratoberseite 208 mit einem Plattenanbringungsmaterial 206 angebracht. Das Plattenanbringungsmaterial 206 kann eine Paste sein, ein Plattenanbringungsfilm (DAF, engl.: die-attach film) oder ein Vereinzelungsplattenanbringungsfilm (DDF, engl.: dicing die-attach film) der auf die Plattenrückseite 204 aufgebracht wird. Bei bestimmen Ausführungsbeispielen (Plattenanbringungspaste oder DDF) ist das Plattenanbringungsmaterial 206 ein Verbund, der ein Epoxydharz und Glas- oder polymerorganische Kugeln aufweist, um eine gute Bondliniendickensteuerung bei einer gewünschten Dicke bereitzustellen. In Abhängigkeit des Plattenanbringungsverfahrens kann der Plattenanbringungsvorgang 101 weiter ein Härten (zum Beispiel für die Pastenanbringung) aufweisen. Zusätzlich kann der Anbringungsvorgang 101 eine Nachplattenanbringung Plasmareinigung aufweisen, die Oxidationschemie oder Reduktionschemie verwendet, um organische Reste von den nicht-gebondeten Oberflächen der mikroelektronischen Platte 202 und dem Packungssubstrat 212 zu entfernen. Eine derartige Reinigung präpariert vorteilhafterweise metallisierte Bondkontakte, wie beispielsweise die metallisierten Substratbondkontakte 218 für das Drahtbonden.
  • 2C stellt ein alternatives Ausführungsbeispiel dar, bei dem die mikroelektronische Platte 202 an den Packungssubstrat 212 in einer Flip-Chip-Konfiguration angebracht wird. Bei einem solchen Ausführungsbeispiel wird, während eines Plattenanbringungsvorgangs der analog zum Plattenanbringungsvorgang 101 ist, die Vorderseite 214 an der Substratoberseite 208 mit Lötverbindungen 256 zwischen dem metallisierten Plattenbondkontakt 216 und dem metallisierten Substratbondkontakt 218 angebracht. Ein Unterfüllungsmaterial (engl.: underfill material) 207 wird dann aufgebracht, um Hohlräume zwischen den Lötverbindungen 256 zu füllen. Jedes kommerziell verfügbare Lötmittel, wie beispielsweise eine Zinn/Blei-Legierung kann für die Lötverbindungen 256 verwendet werden. Auf ähnliche Art und Weise kann jedes beliebige kommerziell verfügbare Unterfüllmaterial 207 verwendet werden, wie beispielsweise eines das ein Epoxydharz umfasst.
  • Zurückkommend zu 1 schreitet das WB-MMAP-Verfahren 100 nach dem Plattenanbringungsvorgang 101 mit einem Drahtbond-Vorgang 110 weiter. Während dieses Vorgangs, wie weiter in 2A gezeigt ist, werden ein oder mehrere Bonddrähte 222 zwischen der mikroelektronischen Platte 202 und dem Packungssubstrat 212 angebracht, um eine elektrische Kommunikation zwischen den metallisierten Substratbondkontakten 218 und einem metallisierten Plattenbondkontakt 216 auf der Plattenvorderseite 214 zu ermöglichen. Der metallisierte Plattenbondkontakt 216 kann aus jedem beliebigen Metall sein, das gewöhnlich im Stand der Technik verwendet wird, wie beispielsweise eines der vorher für den metallisierten Substratbondkontakt 218 beschriebenen. Wie dargestellt werden die Bonddrähte 222 an den metallisierten Bondkontakten 216 und 218 angebracht. Bei einem bestimmten Ausführungsbeispiel haben die Bonddrähte 222 einen Abstand, der weniger als 60 Mikrometer beträgt und sie verwenden Drähte mit einem Durchmesser, der weniger als 25 Mikrometer beträgt. Die Bonddrähte 222 können aus jedem herkömmlichen Drahtmaterial sein, zum Beispiel Kupfer oder Aluminium. Allerdings ist nach einem besonders vorteilhaften Ausführungsbeispiel der primäre Bestandteil der Bonddrähte 222 Gold.
  • Wie weiter in 1 dargestellt ist, wird, nach dem Drahtbondvorgang 110, falls eine zusätzliche Platte in dieselbe Packung wie die mikroelektronische Platte 202 integriert werden soll (zum Beispiel für eine SCSP), dann das WB-MMAP-Verfahren 100 zu dem Plattenanbringungsvorgang 101 zurückkehren. Es wird dann eine weitere Platte, wie beispielsweise die oben liegende mikroelektronische Platte 242, die in 2B dargestellt ist, an der mikroelektronischen Platte 202 mit einer Schicht von Plattenanbringungsmaterial 236 dazwischen angebracht. Jedes Stapelverfahren, das im Stand der Technik allgemein bekannt ist, kann angewendet werden. Bei dem beispielhaften Ausführungsbeispiel, das dargestellt ist, wird ein pyramidialer Plattenstapel gebildet. Andere Ausführungsbeispiele weisen das übereinander Anordnen von einer oder mehreren mikroelektronischen Platten über der ersten mikroelektronischen Platte 202 auf, um einen schuppenartigen Stapel (engl.: shingle stack), einen orthogonalen Stapel oder eine andere allgemein bekannte Plattenstapelkonfiguration zu bilden. Auf ähnliche Art und Weise wird in weiteren Ausführungsbeispielen, bei denen wenigstens eine mikroelektronische Platte über der mikroelektronischen Platte 202 gestapelt wird, der Drahtbondvorgang 110 wiederholt, wie im wesentlichen vorher beschrieben, um einen Bonddraht 232 zwischen einem metallisierten Plattenbondkontakt 246 und einem metallisierten Substratbondkontakt 238 zu verbinden.
  • Nach dem Drahtbondvorgang 110 schreitet das WB-MMAP-Verfahren 100 weiter mit einem Dünnfilmbeschichtungsvorgang 120. Bei bestimmten Ausführungsbeispielen wird vor dem Bilden des Dünnfilms ein Plasmareinigungsverfahren, das eine Oxidationschemie oder Reduktionschemie verwendet, ausgeführt, um Rückstände zu reinigen, die nach dem Drahtbondvorgang 110 zurückgeblieben sind. Eine Plasmareinigung kann die Haftung zwischen dem nachfolgend abgeschiedenen Dünnfilm und der mikroelektronischen Platte, dem Packungssubstrat und den Bonddrähten verbessern.
  • Im Allgemeinen wird der Dünnfilm über den Oberflächen einer mikroelektronischen Platte(n), Bonddraht(drähten), Plattenanbringungsfilm(en) und Packungssubstrat gebildet, so dass eine Feuchtigkeitsbarriere um die Packungsregionen, die empfänglich für Feuchtigkeit sind, gebildet wird. Der Dünnfilm ist aus einem Material und wird auf eine derartige Art und Weise gebildet, dass er die Feuchtigkeitsdurchdringung in diese Packungsregionen verringert.
  • Es wurde herausgefunden, dass die Feuchtigkeit, die in den Form-(engl.: molding) und Plattenanbringungsmaterialien absorbiert wird, die Mobilität von bestimmten Ionen, wie beispielsweise Kupfer-2 Ionen vergrößert, die zum Beispiel aus dem metallisierten Plattenbondkontakt 216 und/oder metallisierten Substratbondkontakt 218 stammen. Das Kupferdendritwachstum, welches möglicherweise I/O-Kontakte der gepackten mikroelektronischen Platte kurzschließt, wird dieser erhöhten Ionenmobilität zugerechnet. Während die mikroelektronische Platte 202 typischerweise eine Passivierungsschicht aufweist, ist der metallisierte Plattenbondkontakt 216 frei von einer derartigen Passivierung, um das Drahtbonden zu ermöglichen und bleibt daher eine aktive Oberfläche innerhalb der Packung. Der Dünnfilm verringert die Feuchtigkeitsdurchdringung in derartige aktive Quellen und tilgt derartige mobile Ionen, was kupferelektrochemische Migrationsfehler verringert und die Packungssicherheit verbessert.
  • Bei einem Ausführungsbeispiel, wie in 3A dargestellt, wird ein Dünnfilm 332 über der mikroelektronischen Platte 202 gebildet, um die freigelegte Plattenvorderseite 214 abzudecken, und insbesondere den metallisierten Plattenbondkontakt 216. Während das in 3A dargestellte Ausführungsbeispiel veranschaulicht, wie der Dünnfilm 332 auf dem Einzel-Platten-Ausführungsbeispiel von 2A gebildet wird, können gestapelte-Platten-Ausführungsbeispiele auf ähnliche Art und Weise mit dem Dünnfilm unter Verwendung der hierin beschriebenen Techniken beschichtet werden, um eine Feuchtigkeitsbarriere zu bilden, die zusätzlich Bonddrähte umgibt, zusätzliche metallisierte Plattenbondkontakte abdeckt und zusätzliche Substratbondkontakte abdeckt. Zum Beispiel umgibt, wie in 3B dargestellt, der Dünnfilm 332 die Bonddrähte 222 und 232, deckt die metallisierten Plattenbondkontakte 216 und 246 ab und deckt die metallisierten Substratbondkontakte 218 und 238 ab. Wie gezeigt ist, deckt der Dünnfilm 332 auch das Plattenanbringungsmaterial 236 zwischen der mikroelektronischen Platte 202 und einer darüber liegenden mikroelektronischen Platte 242 ab als auch die obere Oberfläche der darüber liegenden mikroelektronischen Platte 243 ab.
  • 3C veranschaulicht ein beispielhaftes Flip-Chip-Ausführungsbeispiel, bei dem die zwischenliegende Packungsstruktur, wie in 2C dargestellt, mit dem Dünnfilm 332 beschichtet wird. Bei diesem Ausführungsbeispiel wird der Dünnfilm 332 auf die mikroelektronische Platte 202 aufgebracht, um die freigelegte Plattenrückseite 204 abzudecken. Bei derartigen Flip-Chip-Ausführungsbeispielen kann oder kann auch keine Metallisierung auf der Rückseite 204 vorhanden sein. Zum Beispiel ist bei bestimmten Ausführungsbeispielen, bei denen die mikroelektronische Platte 202 verarbeitet wurde, um Durchgangskontaktlöcher (engl.: through vias) aufzuweisen, eine Metallisierung auf der Plattenrückseite 204 vorhanden. In Situationen, in denen die Metallisierung auf der Plattenrückseite 204 vorhanden ist, können Drahtbondverbindungen mit dem Packungssubstrat 212 hergestellt werden, wie es im Wesentlichen für 2A beschrieben wurde, oder es können Lötverbindungen zwischen der Plattenrückseite 204 und einer weiteren mikroelektronischen Platte oder einem Board hergestellt werden, wie es im Wesentlichen für die Lötverbindungen 256 beschrieben wurde. Auf jeden Fall wird der Dünnfilm 332 nachfolgend abgeschieden, um diese metallisierten Verbindungen zu schützen. In Situationen, in denen keine Metallisierung auf der Plattenrückseite 204 vorhanden ist, fungiert der Dünnfilm 332 als eine Feuchtigkeitsbarriere, die die Lötverbindungen 256 und das Unterfüllmaterial 207 vor äußeren Feuchtigkeitsquellen schützt.
  • Bei jedem der beispielhaften Ausführungsbeispiele, die in 3A, 3B oder 3C dargestellt sind, ist der Dünnfilm 332 im Wesentlichen konform, um im Wesentlichen kontinuierlich über den topografischen Merkmalen zu verbleiben und auch um die Bonddrähte 222 im Wesentlichen zu umgeben oder zu umschließen. Wie es hierin verwendet wird, bezieht sich „konform” auf eine strukturelle Bedingung, bei welcher eine Dicke eines Films unabhängig von der Orientierung der Oberfläche ist, auf der der Film abgeschieden ist. Zum Beispiel ist die Dicke eines im Wesentlichen konformen Films, der alle Seiten einer dreidimensionalen Struktur abdeckt, im Wesentlichen für alle Oberflächen gleich. Da der Dünnfilm 332 ein Dielektrikum ist und die Bonddrähte 222 konform beschichtet, können auch Fehler, die mit Drahtablenkung (engl.: wire sweep) verbunden sind, verhindert werden. Die Drahtablenkung ist ein Phänomen, bei dem die Anwendung einer Formmasse (engl.: molding compound) eine Spannung induziert, die die Bonddrähte deformiert und verursacht, dass diese einander kurzschließen. Durch den Trend, den Bonddrahtdurchmesser zu verringern und die Bonddrahtlänge für feineren Abstand zu verlängern, ist die Drahtablenkung ein stärker werdender kritischer Fehler des Formprozesses. Aufgrund der Konformalität und der begrenzten Dicke des Dünnfilms 332 können die Bonddrähte 222 vollständig beschichtet werden, so dass sich kein Kurzschluss ausbilden kann, selbst wenn die Drahtablenkung auftritt.
  • Wie weiter in 3A gezeigt ist, kann der Dünnfilm 332 auch über dem metallisierten Substratbondkontakt 218 gebildet werden. Ausführungsbeispiele, bei denen der metallisierte Substratbondkontakt 218 mit dem Dünnfilm 332 abgedichtet wird, sind insbesondere bei SCSP vorteilhaft, bei dem ein metallisierter Substratbondkontakt 218 minimal von einem anderen beabstandet sein kann, um eine hohe Dichte von Bonddrähten aufzunehmen (wodurch die I/O-Kurzschlüsse auf dem Packungssubstrat 212 wahrscheinlicher werden).
  • Auf diese Art und Weise kann der Dünnfilm 332 im Wesentlichen jeden Kontakt zwischen metallisierten Oberflächen und einer nachfolgend gebildeten Formmasse verhindern. Dies ist insbesondere vorteilhaft, wenn eine metallisierte Oberfläche eine geringe Dichte von Bondzuständen aufweist (zum Beispiel eine Goldoberfläche) und schlecht an Formmassen haftet. Es wurde herausgefunden, dass das freie Volumen, das in einer schlecht haftenden Schnittstelle vorhanden ist, Feuchtigkeit in sich aufnimmt, die in dem Formmassenhauptteil (engl.: molding compound bulk) vorhanden ist. Bei Ausführungsbeispielen, bei denen der Dünnfilm 332 konform Goldbonddrähte beschichtet, ist die Feuchtigkeitsabsorption und Migration entlang der Länge der Bonddrähte verringert.
  • Bei einem weiteren Ausführungsbeispiel deckt der Dünnfilm 332 auch die Plattenseitenwand 215 ab, die Seitenwände des Plattenanbringungsmaterials 206 und deckt die Substratoberseite 208 ab, um die Feuchtigkeitsdurchdringung in diese Oberflächen zu verringern. Das Abdichten der Plattenseitenwand 215 mit dem Dünnfilm 332 verringert die Feuchtigkeitsdurchdringung, wo eine Plattenpassivierungsschicht während des Plattensägens gebrochen wird und verbessert die Integrität der Plattenkantendichtung. Das Abdichten sowohl der Plattenseitenwand 215 als auch des Plattenanbringungsmaterials 206 mit dem Dünnfilm 332 ist insbesondere für SCSP vorteilhaft, um die Feuchtigkeitsdurchdringung in die aktiven Platten- und gebondeten Schnittstellen innerhalb eines Plattenstapels zu verringern. Zum Beispiel kann das Plattenanbringungsmaterial bei einem Film-über-Draht-(FOW, engl.: film over wire)-Plattenstapel nicht mehr vollständig einen Drahtbond bedecken oder es kann aus einem porösen oder hygroskopischen Material sein, welches von der Abdichtung profitiert. Auf ähnliche Art und Weise verringert das Abdichten der Substratoberseite 208 mit dem Dünnfilm 332 die Feuchtigkeitsdurchdringung in die metallisierten Schichten eines Vielschicht-Substrats (zum Beispiel Zwischenschichtkontaktlöcher usw.). Zusätzlich haftet der Dünnfilm 332 an Lötmittelabdeckmitteln (engl.: solder resists) (nicht dargestellt), die die metallisierten Regionen, wie beispielsweise den metallisierten Plattenbondkontakt 216 und den metallisierten Substratbondkontakt 218, umgeben. Bei bestimmten Ausführungsbeispielen und wie auch in 3 dargestellt, wird der Dünnfilm 332 nicht auf der Substratunterseite 224 gebildet.
  • Bei dem beispielhaften Ausführungsbeispiel, das in 3A dargestellt ist, befindet sich der Dünnfilm 332 (das heißt ist in Kontakt mit) jeweils: der Plattenvorderseite 214; der Plattenseitenwand 215; der Substratoberseite 208; den Bonddrähten 222; dem metallisierten Plattenbondkontakt 216; und dem metallisierten Substratbondkontakt 218. Allerdings können auch ein oder mehrere andere Materialien zwischen dem Dünnfilm 332 und irgendeiner von denselbigen Oberflächen vorhanden sein, ohne von der Fähigkeit des Dünnfilms 332 abzuweichen, die Durchdringung von Feuchtigkeit von außen durch den Dünnfilm 332 zu widerstehen (zum Beispiel innerhalb einer nachfolgend gebildeten Formmasse). Ausführungsbeispiele mit einem oder mehreren zwischenliegenden Filmen zwischen den dargestellten Oberflächen und dem Dünnfilm 332 sind daher möglich.
  • Im Allgemeinen sollte der Dünnfilm 332 eine niedrige Porosität, beispielsweise weniger als 5% aufweisen, um als eine gute Feuchtigkeitsbarriere zu dienen. Bei besonders vorteilhaften Ausführungsbeispielen ist die Porosität unterhalb 1%. Bei einem weiteren Ausführungsbeispiel ist der Dünnfilm 332 im Wesentlichen frei von Nadellöchern (engl.: pin holes) (Hohlräume, die sich durch die Dicke des Films erstrecken).
  • Bei einem Ausführungsbeispiel ist der Dünnfilm 332 ein anorganisches Material, das Aluminiumoxid aufweist (Al2O3). Bei einem bestimmten Ausführungsbeispiel ist das Aluminium der primäre Bestandteil des Dünnfilms 332. Bei einem weiteren Ausführungsbeispiel wird ein Aluminiumoxid basierendes anorganisches Material durch eine Atomschichtabscheidung (ALD, engl.: atom layer deposition) bei ungefähr Raumtemperatur abgeschieden (das heißt 25°C). Bei einem derartigen Ausführungsbeispiel wird der ALD-Aluminiumoxidfilm mit einer Dicke von ungefähr 10 Nanometer (nm) und 300 nm abgeschieden. Das ALD-Aluminiumoxid hat die Vorteile, dass es hochkonform ist, eine gute elektrische Isolation bereitstellt, eine Porosität im Wesentlichen von 0% aufweist, nadellochfrei bei sehr geringen Dicken ist und bei Raumtemperaturen abgeschieden werden kann.
  • Es ist vorteilhaft, Niedrigtemperaturprozesse für die Bildung des Dünnfilms 332 zu verwenden, da bei dem Dünnfilmbeschichtungsvorgang 120 die mikroelektronische Platte 202 an dem Packungssubstrat 212 angebracht und drahtgebondet wurde und Variationen bei der Temperatur zu einer resultierenden unterschiedlichen Ausdehnung zwischen dem Chip und dem Packungssubstrat führen können. Die unterschiedliche Ausdehnung kann zu Spannungen führen, die die Verbindungen zwischen dem Chip und dem Packungssubstrat fehlerhaft werden lassen können (zum Beispiel Bruch von einem oder mehreren Drahtbonds).
  • Die ALD-Aluminiumoxidfilme stellen auch eine hohe Haftkraft mit den polymeren Harzmaterialien bereit, wie beispielsweise denjenigen, welche auf der Packungssubstratoberseite 208 und in dem Plattenanbringungsmaterial 206 gefunden werden können. Darüber hinaus führt eine nachfolgend gebildete Formmasse auch gut an dem ALD-Aluminiumoxid haften. Der Dünnfilm 332 kann unter Verwendung jedes beliebigen ALD-Aluminiumoxidprozesses gebildet werden, der gewöhnlich im Stand der Technik bekannt ist und daher wird eine detaillierte Auflistung von Prozessparametern nicht bereitgestellt.
  • Bei einem alternativen Ausführungsbeispiel ist der Dünnfilm 332 Parylen vom Typ N, C, D oder F. Parylen ist ein allgemein verwendeter Name für Poly-(Para-Xylen). Bei einem besonders vorteilhaften Ausführungsbeispiel wird der Dünnfilm 332 aus Parylen durch ein chemisches Gasphase-Abscheiden (CVD, engl.: chemical vapor deposition) bei ungefähr 25°C abgeschieden. Ähnlich wie ALD hat CVD den Vorteil, dass es Gasphasenabscheiden ist, welche zu viel dünneren Filme in der Lage ist als die meisten Nicht-Gasphasenabscheidungen (zum Beispiel Flüssigphasen). CVD-Parylen ist bei solchen Dicken auch im Wesentlichen frei von Nadellöchern und stellt eine hydrophobe Schicht mit guten Adhäsionseigenschaften bereit. Gasphasen-Abscheidetechniken sind auch vorteilhaft, da sie lösungsmittelfrei sein können. CVD-Parylen-Prozesse werden im Allgemeinen bei Sub-Atmosphärendruck durchgeführt, aber bei Drücken, die hoch genug sind, dass die Abscheidung nicht auf der Sichtlinie ist und daher hochkonform hergestellt werden kann. Bei einem derartigen Ausführungsbeispiel wird der CVD-Parylenfilm mit einer Dicke von ungefähr 10 Nanometern (nm) und 300 nm abgeschieden. Niedrigtemperatur-Parylen-CVD-Prozesse sind kommerziell verfügbar und daher wird eine detaillierte Auflistung von Prozessparametern hierin nicht bereitgestellt.
  • Bei anderen Ausführungsbeispielen ist der Dünnfilm 332 ein Polyimid (PI), ein Polyalken (Polyolefin) oder ein Benzocyclobuten (BCB). Bei solchen Ausführungsbeispielen können diese Materialien bei niedrigen Temperaturen unter Verwendung von entweder eines Sprühbeschichtungsprozesses (engl.: spray coating process) oder eines Sub-Atmosphärendruck CVD angewendet werden. Beispielhafte Sprühbeschichtungsausführungsbeispiele verwenden Nanopartikel-Massenflussabscheidetechniken (engl.: nanoparticle mass flow deposition techniques), wie beispielsweise Aerosolabscheidung (AD, engl.: aerosol deposition). Die Nanopartikel-Massenflussabscheidung wird von den thermischen Sprühprozessen durch die kleiner Größe der abgeschiedenen Partikel auf einem Substrat unterschieden. Zum Beispiel verwendet ein bestimmter Aerosolabscheidungsprozess Partikel in dem Bereich von 10 nm bis 1 μm im Durchmesser. Die Nanopartikel-Massenflussabscheidung wird typischerweise auch bei einer niedrigen Temperatur durchgeführt (die Nanopartikel werden nicht geschmolzen oder erweicht). Bei einem solchen Ausführungsbeispiel wird das PI, das Polyalken oder BCB mit einer Dicke zwischen ungefähr 1 μm und 10 μm aufgebracht. Alternativ kann das PI mit dem Niedrigtemperatur-CVD-Prozess gebildet werden, zum Beispiel durch Ko-Verdampfung von Dianhydrid und Diamin-Monomeren. BCB kann auch durch Niedrigtemperatur Plasma angereichtes CVD (PECVD, engl.: plasma enhanced CVD) abgeschieden werden.
  • Bei anderen Ausführungsbeispielen ist der Dünnfilm 332 ein Epoxyd, ein bei Raumtemperatur vulkanisiertes (RTV) Silikon, ein fluoriertes Silikon (zum Beispiel Polysiloxane), ein fluoriertes Acryl oder Polyurethan. Bei solchen Ausführungsbeispielen können diese Materialien bei Niedrigtemperatur unter Verwendung eines Sprühbeschichtungsprozesses, wie beispielsweise eines AD angewendet werden. Sol-Gel-Verfahren können ebenfalls verwendet werden. Bei bestimmten Ausführungsbeispielen wird das Epoxid, das RTV-Silikon, das fluorierte Silikon, das fluorierte Acryl oder Polyurethan bei einer Temperatur von ungefähr 25°C mit einer Dicke von ungefähr 1 μm bis 100 μm abgeschieden. Im Allgemeinen ist die kleinste Dicke, die kontrolliert werden kann und die im Wesentlichen nadellochfrei ist, bevorzugt, um die Konformität des Dünnfilms 332 sicherzustellen. Bei bestimmten Ausführungsbeispielen wird AD verwendet, um den Dünnfilm 332 mit einer Dicke von ungefähr 1 μm bis 10 μm zu bilden.
  • Zurückkommend zu 1 wird bei dem Formvorgang 125 eine Formmasse auf der Schutzdünnfilmbeschichtigung aufgebracht. 4 veranschaulicht den Fortschritt des Packens von der Zwischenstruktur, wie in 3A dargestellt ist. Wie gezeigt ist, wird eine Formmasse 434 über der mikroelektronischen Platte 202 angeordnet, über dem Packungssubstrat 212 und im Wesentlichen die Bonddrähte 220 umgebend. Der Dünnfilm 332 bildet eine Feuchtigkeitsbarriere zwischen jeweils diesen aktiven Packungsstrukturen und der Formmasse 434. Wie vorher beschrieben wurde, schützt der Dünnfilm 332 die mikroelektronische Platte 202 und das Packungssubstrat 212 vor Feuchtigkeit, die entweder in den Hauptteil (engl.: bulk) der Formmasse 434 eingeführt wird oder entlang der Schnittstelle zwischen der Formmasse 434 und dem Dünnfilm 332. Idealerweise ist aufgrund des Dünnfilms 332 wenig oder wenn überhaupt ein metallisierter Oberflächenbereich der mikroelektronischen Platte 202, die Bonddrähte 222 oder das Packungssubstrats 212 in Kontakt mit der Formmasse 434. Zusätzlich schützt bei Flip-Chip-Ausführungsbeispielen (zum Beispiel wie in 3C dargestellt), der Dünnfilm 332 auf ähnliche Art und Weise die Lötverbindungen 256 und das Unterfüllmaterial 207 zwischen der mikroelektronischen Platte 202 und dem Packungssubstrat 212 vor Feuchtigkeit in einer umgebenden Formmasse (nicht dargestellt).
  • Wie in 4 dargestellt ist, wird die mikroelektronische Platte 202, die an dem Packungssubstrat 212 angebracht ist und durch den Dünnfilm 323 geschützt ist, mit der Formmasse 434 übergossen (engl.: overmolded), um eine Schutzebene vor der äußeren Umgebung bereitzustellen. Ein typischer Übergießprozess (engl.: overmolding procees) platziert eine feste oder halbfeste Formmasse über der mikroelektronischen Platte 202 unter Verwendung einer Formpresse. Die Packung wird dann durch eine geheizte Form überführt, die die Formmasse zum Fließen bringt und den Chip verkapselt. Im Allgemeinen ist die Formmasse aus einem Material, das einen höheren organischen Anteil als irgendeines der Materialien aufweist, die für den Dünnfilm 332 verwendet werden. Die Formmasse 434 kann jede beliebig kommerziell verfügbare Formmasse sein, wie beispielsweise eine, die Epoxidharz verwendet und einen Amin-basierten oder Phenolharz basierten Härter. Die Formmasse 434 kann weiter Füllmaterialien wie beispielsweise Keramik oder Silica aufweisen. Jede beliebige Zusammensetzung des Dünnfilms 323, die irgendwo hierin beschrieben wurde, wird eine gute Haftung zu diesen Formmassen haben, die gewöhnlich im Stand der Technik verwendet werden. Zum Beispiel wurde herausgefunden, dass Epoxid mit Metyhlen-Diamin-Härter eine gute Haftung mit Polyimiden, Parylenen und Aluminiumoxid hat. Die Zähigkeit für dieses System wird durch den Zusatz von Elastomeren, wie beispielsweise langkettigen aliphatischen Silikon-funktionalisierten Epoxiden bereitgestellt.
  • Nach der Anwendung des Formvorgangs 125 schreitet das WB-MMAP-Verfahren 100 mit einem Lotkugelanbringungs- und Reflowvorgang 130 weiter. Wie weiter in 5 dargestellt ist, werden Lotkugeln 528 an dem BLM-Kontakt 226 angebracht, um Kugelgitter-Array(BGA, engl.: ball grid array)-Zwischenverbindungen mit der Substratunterseite 224 zu bilden. Die Lotkugeln 528 werden dann verflüssigt (engl.: reflowed) und es wird ihen ermöglicht abzukühlen. Nach Vervollständigung des WB-MMAP-Verfahrens 100 bildet ein Packungsvereinzelungsvorgang 135 separate individuelle Packungseinheiten aus dem Packungssubstrat 212 (welches bis zu dieser Stelle als eine durchgehende Unterstützung für paralleles Packungsverarbeiten gedient hat). Während des Packungsvereinzelungsvorgangs 135 wird ein Schnitt 540 durch die Formmasse 434 und das Packungssubstrat 212 gemacht.
  • Insgesamt wurde das Packen einer Vorrichtung mit einer Dünnfilmschicht zwischen der mikroelektronischen Platte und einer Formmasse offenbart. Obwohl die vorliegende Erfindung in einer Sprache beschrieben wurde, die spezifisch für die strukturellen Merkmale oder methodologischen Handlungen ist, sollte verstanden werden, dass die Erfindung, wie sie in den angehängten Ansprüchen definiert ist, nicht notwendigerweise auf die spezifischen beschriebenen Merkmale oder Handlungen beschränkt ist. Die spezifischen Merkmale und Handlungen, die offenbart sind, sind als besonders elegante Ausführungen der beanspruchten Erfindung zu verstehen mit dem Zweck, diese zu veranschaulichen, anstatt die vorliegende Erfindung zu beschränken.

Claims (20)

  1. Verfahren zum Packen einer mikroelektronischen Platte umfassend: Anbringen einer ersten Seite der Platte an einer ersten Seite eines Packungssubstrats; Bilden eines im Wesentlichen konformen dielektrischen Dünnfilms über einer zweite Seite der Platte und über der ersten Seite des Packungssubstrats; und Aufbringen einer Formmasse über der im Wesentlichen konformen dielektrischen Dünnfilmbeschichtung.
  2. Verfahren nach Anspruch 1, weiter umfassend: Bonden von Drähten von der zweiten Seite der Platte zu der ersten Seite des Packungssubstrats, bevor die im Wesentlichen konforme dielektrische Dünnfilmbeschichtung gebildet wird; Umschließen der gebondeten Drähte in der im Wesentlichen konformen dielektrischen Dünnfilmbeschichtung, wenn die Beschichtung über der Platte gebildet wird; Anbringen von Lotkugeln an einer zweiten Seite des Packungssubstrats nach Aufbringen der Formmasse; und Vereinzeln des Packungssubstrats nach Anbringen der Lotkugeln.
  3. Verfahren nach Anspruch 1, weiter umfassend: Unterfüllen einer Region zwischen der ersten Seite der Platte und der zweiten Seite des Packungssubstrats, bevor die im Wesentlichen konforme dielektrische Dünnfilmbeschichtung gebildet wird; Umschließen der Unterfüllung in der im Wesentlichen konformen dielektrischen Dünnfilmbeschichtung, wenn die Beschichtung über der Platte gebildet wird; Anbringen von Lotkugeln an einer zweiten Seite des Packungssubstrats nach Aufbringen der Formmasse; und Vereinzeln des Packungssubstrats nach Anbringen der Lotkugeln.
  4. Verfahren nach Anspruch 1, bei welchem das Bilden der im Wesentlichen konformen dielektrischen Dünnfilmbeschichtung weiter das konforme Abscheiden eines Films mit einer Dicke zwischen 10 nm und 30 nm mit einem Gasphasenabscheidungsprozess umfasst, der bei ungefähr 25°C ausgeführt wird.
  5. Verfahren nach Anspruch 4, bei welchem ein Poly(Para-Xylen) mit einem chemischen Sub-Atmosphärendruck Gasphasenabscheidungs-(CVD)-Prozess abgeschieden wird.
  6. Verfahren nach Anspruch 4, bei welchem ein Material, das primär Aluminiumoxid umfasst, mit einem Atomschicht-Abscheide-(ALD)-Prozess abgeschieden wird.
  7. Verfahren nach Anspruch 4, bei welchem wenigstens ein Polyimid, ein Polyalken oder ein BCB mit einem chemischen Sub-Atmosphärendruck Gasphasenabscheidungs-(CVD)-Prozess abgeschieden wird.
  8. Verfahren nach Anspruch 1, bei welchem das Bilden der konformen dielektrischen Dünnfilmbeschichtung weiter umfasst: Sprühen eines Epoxids, eines Raumtemperatur vulkanisierten (RTV) Silikons, eines fluorierten Silikons, eines fluorierten Acryls oder eine Polyurethans.
  9. Verfahren nach Anspruch 8, bei welchem das Sprühen ein Aerosolabscheideprozess ist, der die konforme dielektrische Dünnfilmbeschichtung mit einer Dicke zwischen 1 μm und 10 μm bildet.
  10. Verfahren zum Packen eines Speicherchips, umfassend: Anbringen eines ersten Speicherchips an einer ersten Seite eines Packungssubstrats mit einem ersten Plattenanbringungsmaterial; Bonden eines ersten Drahtes von einem ersten Bondkontakt auf dem ersten Speicherchip an einen zweiten Bondkontakt auf der ersten Seite des Packungssubstrats; Anbringen eines zweiten Speicherchips an dem ersten Speicherchip mit einem zweiten Plattenanbringungsmaterial; Bonden eines zweiten Drahtes von einem dritten Bondkontakt auf dem zweiten Speicherchip mit einem vierten Bondkontakt auf der ersten Seite des Packungssubstrats; Bilden einer im Wesentlichen konformen dielektrischen Dünnfilmbeschichtung über sowohl dem ersten als auch dem zweiten Speicherchipstapel, benachbart zu dem ersten und dem zweiten Plattenanbringungsmaterial, über dem zweiten und vierten Bondkontakt und Umschließen des ersten und des zweiten gebondeten Drahtes; Aufbringen einer Formmasse über der im Wesentlichen konformen dielektrischen Dünnfilmbeschichtung, um den im Wesentlichen konformen dielektrischen Dünnfilm, der den ersten und zweiten Bonddraht umschließt, zu umgeben.
  11. Verfahren nach Anspruch 10, bei welchem das Bilden der im Wesentlichen konformen dielektrischen Dünnfilmbeschichtung weiter die Gasphasenabscheidung eines Poly (Para-Xylens) oder Aluminiumoxids mit einer Dicke von ungefähr 10 nm bis 300 nm umfasst.
  12. Mikroelektronische Packung, umfassend: ein Packungssubstrat, das an einer ersten Seite einer mikroelektronischen Platte angebracht ist; eine im Wesentlichen konforme dielektrische Dünnfilmbeschichtung über einer zweiten Seite der Platte und über einem Bereich des Packungssubstrats, der benachbart zur mikroelektronischen Platte ist; und eine Formmasse über dem im Wesentlichen konformen dielektrischen Dünnfilm.
  13. Mikroelektronische Packung nach Anspruch 12, weiter umfassend: Drähte, die an der Platte und an einer ersten Seite des Packungssubstrats gebondet sind, wobei der im Wesentlichen konforme dielektrische Dünnfilm die Drähte umschließt und bei welcher die Formmasse den im Wesentlichen konformen dielektrischen Dünnfilm um die Drähte umschließt.
  14. Mikroelektronische Packung nach Anspruch 12, weiter umfassend: eine Unterfüllung zwischen der ersten Seite der Platte und einer ersten Seite des Packungssubstrats, wobei der im Wesentlichen konforme dielektrische Dünnfilm die Unterfüllung umschließt und bei welcher die Formmasse den im Wesentlichen konformen dielektrischen Dünnfilm umschließt.
  15. Mikroelektronische Packung nach Anspruch 12, bei welcher der im Wesentlichen konforme dielektrische Dünnfilm ein Plattenanbringungsmaterial kontaktiert, das zwischen einer ersten Seite der Platte und einer ersten Seite des Packungssubstrats angeordnet ist, um eine Barriere zwischen dem Plattenanbringungsmaterial und der Formmasse zu bilden.
  16. Mikroelektronische Packung nach Anspruch 12, bei welcher die Formmasse ein Epoxidharz umfasst und bei welcher der im Wesentlichen konforme dielektrische Dünnfilm ein dielektrisches Material ist, das eine Dicke zwischen ungefähr 10 nm und 100 μm aufweist.
  17. Mikroelektronische Packung nach Anspruch 16, bei welcher der im Wesentlichen konforme dielektrische Dünnfilm wenigstens eines der folgenden umfasst: ein Epoxidharz, ein Raumtemperatur vulkanisiertes (RTV) Silikon, ein fluoriertes Silikon, ein fluoriertes Acryl oder ein Polyurethan, und eine Dicke zwischen ungefähr 1 μm und 10 μm hat.
  18. Mikroelektronische Packung nach Anspruch 16, bei welcher der im Wesentlichen konforme dielektrische Dünnfilm wenigstens eines der folgenden umfasst: ein Poly (Para-Xylen), Benzocyclobuten (BCB), ein Polyolefin oder ein Polyimid, und eine Dicke zwischen ungefähr 10 nm und 300 nm hat.
  19. Mikroelektronische Packung nach Anspruch 16, bei welcher der im Wesentlichen konforme dielektrische Dünnfilm Aluminiumoxid umfasst und eine Dicke zwischen ungefähr 10 nm und 300 nm hat.
  20. Mikroelektronische Packung nach Anspruch 16, bei welcher die Platte über einer zweiten Platte gestapelt ist, die über dem Substrat angeordnet ist.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1945561B1 (de) 2005-10-14 2018-10-24 STMicroelectronics Srl Substratscheibenmontage für ein integriertes bauelement, herstellungsverfahren dafür und verwandtes integriertes bauelement
EP2252077B1 (de) 2009-05-11 2012-07-11 STMicroelectronics Srl Anordnung eines kapazitiven mikroelektromechanischen Akustikwandlers und Verpackung dafür
DE102009058796A1 (de) * 2009-12-18 2011-06-22 OSRAM Opto Semiconductors GmbH, 93055 Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
US8287996B2 (en) * 2009-12-21 2012-10-16 Intel Corporation Coating for a microelectronic device, treatment comprising same, and method of managing a thermal profile of a microelectronic die
JP5759744B2 (ja) * 2010-09-14 2015-08-05 株式会社日立製作所 パワーモジュール及びその製造方法
DE102010043811B4 (de) 2010-11-12 2023-09-28 Robert Bosch Gmbh Gelpassiviertes elektrisches Bauteil
JP2012174996A (ja) * 2011-02-23 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP5752026B2 (ja) * 2011-12-16 2015-07-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2013197531A (ja) * 2012-03-22 2013-09-30 Sharp Corp 半導体装置およびその製造方法
FR2991810B1 (fr) * 2012-06-11 2014-07-04 Sagem Defense Securite Module electronique de puissance pourvu d'une couche de protection
CN102744176B (zh) * 2012-07-07 2017-04-26 上海鼎虹电子有限公司 电子元件封装中的清洁剂涂覆支架
US8847412B2 (en) 2012-11-09 2014-09-30 Invensas Corporation Microelectronic assembly with thermally and electrically conductive underfill
JPWO2014128899A1 (ja) * 2013-02-22 2017-02-02 株式会社日立製作所 樹脂封止型電子制御装置
US20150001700A1 (en) * 2013-06-28 2015-01-01 Infineon Technologies Ag Power Modules with Parylene Coating
TWI587412B (zh) * 2014-05-08 2017-06-11 矽品精密工業股份有限公司 封裝結構及其製法
US9714166B2 (en) * 2014-07-16 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Thin film structure for hermetic sealing
JP6327114B2 (ja) * 2014-10-30 2018-05-23 三菱電機株式会社 電子部品搭載基板、電動機、空気調和機、及び電子部品搭載基板の製造方法
US20160230044A1 (en) * 2015-02-10 2016-08-11 International Business Machines Corporation Modified Conformal Coatings With Decreased Sulfur Solubility
DE102015102535B4 (de) 2015-02-23 2023-08-03 Infineon Technologies Ag Verbundsystem und Verfahren zum haftenden Verbinden eines hygroskopischen Materials
JP6259023B2 (ja) 2015-07-20 2018-01-10 ウルトラテック インク 電極系デバイス用のald処理のためのマスキング方法
US10037936B2 (en) * 2015-11-02 2018-07-31 Mediatek Inc. Semiconductor package with coated bonding wires and fabrication method thereof
US10847488B2 (en) 2015-11-02 2020-11-24 Mediatek Inc. Semiconductor package having multi-tier bonding wires and components directly mounted on the multi-tier bonding wires
CN106686932B (zh) * 2015-11-05 2019-12-13 精能医学股份有限公司 植入式电子装置的防水结构
US10177057B2 (en) * 2016-12-15 2019-01-08 Infineon Technologies Ag Power semiconductor modules with protective coating
JP6258538B1 (ja) * 2017-03-14 2018-01-10 有限会社 ナプラ 半導体装置およびその製造方法
EP3422404A1 (de) * 2017-06-30 2019-01-02 MediaTek Inc. Halbleiterpackung mit mehrschichtigen bonddrähten und direkt auf den mehrschichtigen bonddrähten montierten bauelementen
IT201700103489A1 (it) 2017-09-15 2019-03-15 St Microelectronics Srl Metodo di fabbricazione di una membrana filtrante sottile, dispositivo trasduttore acustico includente la membrana filtrante, metodo di assemblaggio del dispositivo trasduttore acustico e sistema elettronico
EP3780092B1 (de) * 2019-06-14 2023-03-01 Shenzhen Goodix Technology Co., Ltd. Chipgehäusestruktur und elektronische vorrichtung
CN110299293A (zh) * 2019-07-25 2019-10-01 广东禾木科技有限公司 一种芯片焊线后模块表面一体式保护方法
CN111422819B (zh) * 2020-03-30 2023-05-30 歌尔微电子股份有限公司 传感器封装结构及其封装方法、以及电子设备
CN112839437B (zh) * 2020-12-31 2022-04-15 广州金升阳科技有限公司 一种双面塑封电源产品
EP4177940A1 (de) * 2021-11-03 2023-05-10 Nexperia B.V. Halbleiterbauelement-anordnung sowie verfahren zur herstellung einer solchen halbleiterbauelement-anordnung

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02246127A (ja) * 1989-03-20 1990-10-01 Seiko Epson Corp 半導体装置
US5656830A (en) * 1992-12-10 1997-08-12 International Business Machines Corp. Integrated circuit chip composite having a parylene coating
JP3786465B2 (ja) * 1996-03-12 2006-06-14 セイコーエプソン株式会社 半導体装置及びその製造方法
KR100202668B1 (ko) * 1996-07-30 1999-07-01 구본준 크랙 방지를 위한 반도체 패키지와 그 제조방법 및 제조장치
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
EP1188182B1 (de) * 1999-05-31 2012-08-22 Infineon Technologies AG Methode zur zusammenstellung von gehäusen für halbleiteranordnungen
US6368899B1 (en) * 2000-03-08 2002-04-09 Maxwell Electronic Components Group, Inc. Electronic device packaging
JP2002270721A (ja) * 2001-03-12 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
US7049691B2 (en) * 2002-10-08 2006-05-23 Chippac, Inc. Semiconductor multi-package module having inverted second package and including additional die or stacked package on second package
US7116557B1 (en) * 2003-05-23 2006-10-03 Sti Electronics, Inc. Imbedded component integrated circuit assembly and method of making same
TWI303873B (en) * 2005-09-23 2008-12-01 Freescale Semiconductor Inc Method of making stacked die package

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