DE102006036541A1 - Unterschiedliche Chipleistungsfähigkeit innerhalb eines Mehrchipgehäuses - Google Patents

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driver
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James J. Dietz
Thoai-Thai Le
Petros Negussu
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Qimonda AG
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Qimonda AG
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Abstract

Ein Mehrchipgehäuse weist ein erstes Halbleiterstück, das eine erste integrierte Schaltung aufweist, und ein zweites Halbleiterstück auf, das eine zweite integrierte Schaltung aufweist. Eine erste Mehrzahl von Kontaktanschlussflächen, die an dem ersten Halbleiterstück angeordnet sind, sind mit der ersten integrierten Schaltung gekoppelt, wobei die erste Mehrzahl von Kontaktanschlussflächen eine erste Modusanschlussfläche aufweist, die mit einem ersten Bauelement gekoppelt ist, das an dem ersten Halbleiterstück gebildet ist. Die erste Modusanschlussfläche ist mit einem ersten Potential gekoppelt und bewirkt, dass das erste Bauelement in einem ersten Modus wirksam ist. Eine zweite Mehrzahl von Kontaktanschlussflächen, die an dem zweiten Halbleiterstück angeordnet sind, sind mit der zweiten integrierten Schaltung gekoppelt. Die zweite Mehrzahl von Kontaktanschlussflächen weist eine zweite Modusanschlussfläche auf, die mit einem zweiten Bauelement gekoppelt ist, das an dem zweiten Halbleiterstück gebildet ist. Die zweite Modusanschlussfläche ist mit einem zweiten Potential gekoppelt und bewirkt, dass das zweite Bauelement in einem zweiten Modus wirksam ist. Der erste Modus und der zweite Modus sind basierend auf der relativen Position des ersten Halbleiterstücks und des zweiten Halbleiterstücks ausgewählt.

Description

  • Gebiet der Erfindung
  • Die Erfindung bezieht sich allgemein auf Mehrchipgehäuse (MCPs = Multi-Chip Packages).
  • Viele elektronische Anwendungen erfordern einen Satz von integrierten Schaltungschips (IC-Chips; IC = Integrated Circuit), die beispielsweise an einer gemeinsamen gedruckten Schaltungsplatine (PC-Platine; PC = Printed Circuit) gemeinsam gehäust sind. Beispielsweise fordern viele Anwendungen einen Prozessor und einen gewissen Typ eines Speichers oder unterschiedliche Typen eines Speichers, wie beispielsweise einen flüchtigen Speicher (z. B. einen dynamischen Direktzugriffsspeicher oder DRAM; DRAM = Dynamic Random Access Memory) und einen nichtflüchtigen Speicher (z. B, einen Flash-Speicher), die an der gleichen PC-Platine enthalten sein sollen. Falls Skaleneffekte tonangebend sind, ist es häufig wirtschaftlicher, diese integrierten Schaltungen zusammen in ein einziges Mehrchipgehäuse (MCP, auf das auch als ein Mehrchipmodul oder MCM Bezug genommen werden kann) zu häusen, das eine enge Integration der Bauelemente erlaubt und weniger PC-Platinenplatz einnimmt.
  • 1 stellt ein MCP 100 gemäß dem Stand der Technik vor einer Gehäuseverkapselung dar. Das MCP 100 weist eine obere integrierte Schaltung (IC) 110 auf, die über einer unteren integrierten Schaltung 120 positioniert ist, die über einem Gehäusesubstrat 140 positioniert ist. Jede der Schichten 110, 120, 140 kann durch eine Schicht eines isolierenden Materials 115 voneinander elektrisch getrennt sein. Eine obere und eine untere Anschlussfläche 112, 122, die an der oberen und der unteren IC 110, 120 gebildet sind, sind mit Anschlussstiften an dem Substrat 140 mit dünnen Bonddrähten 150, 160 verbunden, die typischerweise aus Gold oder Aluminium hergestellt sind. Die Bonddrähte sind unter Verwendung einer Drahtbondtechnik mit den ICs 110, 120 und dem Substrat 140 verbunden.
  • 1 stellt eine exemplarische Anordnung einer oberen und einer unteren IC 110 und 120 dar. Bei anderen Anordnungen weisen die obere und die untere IC den gleichen Typ und die gleichen Abmessungen auf, wie beispielsweise wenn die ICs beide dynamische Direktzugriffsspeicherchips (DRAM-Chips) sind. Das Ziel bei einer derartigen Anordnung besteht darin, entweder eine höhere Dichte bei der gleichen Datenbusbreite (d. h. 256 M × 16 bis 512 M × 16) zu erreichen oder eine höhere Leistungsfähigkeit durch ein Erweitern der Datenbusbreite (d. h. 256 M × 16 bis 512 M × 32) zu erhalten und zur gleichen Zeit eine Betriebsspezifikation beizubehalten, die verglichen mit dem gleichen Chip in einem Einzelchipgehäuse etwas unterschiedlich ist (Betriebsspannung, Frequenz).
  • Ein Problem jedoch, das bei einem Drahtbonden bei einem MCP auftritt, besteht darin, dass die verschiedenen ICs sich aufgrund der unterschiedlichen Bonddrahtlängen relativ zueinander unterschiedlich verhalten. In 1 und 2 beispielsweise ist der Bonddraht 150, der die obere IC 110 verbindet, relativ länger als der Bonddraht 160, der die untere IC 120 verbindet. Folglich gibt es eine Impedanzwertdifferenz zwischen dem oberen und dem unteren Bonddraht 160, 150. Die Differenz bei einer Bonddrahtimpedanz resultiert in einer längeren Zeit für eine Ausbreitung von Signalen durch den Bonddraht 150, der die obere IC 110 verbindet, verglichen mit den Signalen, die sich durch den Bonddraht 160 ausbreiten, der die untere IC 120 verbindet. Die längere Ausbreitungszeit resultiert in einer geringeren Leistungsfähigkeit der oberen IC 110 relativ zu der Leistungsfähigkeit der unteren IC 120. Ferner kann die Differenz bei einer Bonddrahtimpedanz einen relativ größeren Spannungsabfall bei einer Leistungsversorgungsspannung, die zu der oberen IC 110 geliefert wird, verglichen mit der Leistungsversorgungsspannung bewirken, die zu der unteren IC 120 geliefert wird. Infolge der relativ niedrigeren Leistungsversorgungsspannung verhält sich die obere IC 110 eventuell nicht so gut wie die untere IC 120. Folglich ist die Spezifikation der gesamten MCP-Leistungsfähigkeit reduziert.
  • Was folglich benötigt wird, sind Techniken und Vorrichtungen für eine verbesserte Mehrchipgehäuseleistungsfähigkeit.
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  • Zusammenfassung der Erfindung
  • Ein Ausführungsbeispiel der vorliegenden Erfindung sieht ein Mehrchipgehäuse vor. Das Mehrchipgehäuse umfasst ein Halbleiterstück des Mehrchipgehäuses, das eine integrierte Schaltung, ein Bauelement und eine Mehrzahl von Kontaktanschlussflächen umfasst, die an dem Halbleiterstück angeordnet und mit der integrierten Schaltung gekoppelt sind. Die Mehrzahl von Kontaktanschlussflächen umfasst eine Anschlussfläche (hierin als eine Modusanschlussfläche bezeichnet), die an dem Halbleiterstück angeordnet ist, wobei die Tatsache, dass die Modusanschlussfläche zu unterschiedlichen Potentialen gesetzt ist, bewirkt, dass das Bauelement in einem von zumindest zwei Modi wirksam ist. Der Modus ist basierend auf einer Position des Halbleiterstücks in dem Mehrchipgehäuse relativ zu zumindest einem anderen Halbleiterstück in dem Mehrchipgehäuse ausgewählt.
  • Ein anderes Ausführungsbeispiel der Erfindung sieht ein Mehrchipgehäuse vor, das ein erstes Halbleiterstück des Mehrchipgehäuses umfasst, das eine erste integrierte Schaltung und eine erste Mehrzahl von Kontaktanschlussflächen umfasst, die an dem ersten Halbleiterstück angeordnet und mit der ersten integrierten Schaltung gekoppelt sind, wobei die erste Mehrzahl von Kontaktanschlussflächen eine erste Modusanschlussfläche umfasst, die mit einem ersten Bauelement gekoppelt ist, das an dem ersten Halbleiterstück gebildet ist. Die erste Modusanschlussfläche ist mit einem ersten Potential gekoppelt und bewirkt, dass das erste Bauelement in einem ersten Modus wirksam ist. Das Mehrchipgehäuse umfasst ferner ein zweites Halbleiterstück des Mehrchipgehäuses, das eine zweite integrierte Schaltung und eine zweite Mehrzahl von Kontaktanschlussflächen aufweist, die an dem zweiten Halbleiterstück angeordnet und mit der zweiten integrierten Schaltung gekoppelt sind, wobei die zweite Mehrzahl von Kontaktanschlussflächen eine zweite Modusanschlussfläche aufweist, die mit einem zweiten Bauelement gekoppelt ist, das an dem zweiten Halbleiterstück gebildet ist. Die zweite Modusanschlussfläche ist mit einem zweiten Potential gekoppelt und bewirkt, dass das zweite Bauelement in einem zweiten Modus wirksam ist. Der erste Modus und der zweite Modus sind basierend auf der relativen Position des ersten Halbleiterstücks und des zweiten Halbleiterstücks ausgewählt. Bei einem anderen Ausführungsbeispiel ist die integrierte Schaltung eine Speicherschaltung.
  • Noch ein anderes Ausführungsbeispiel der Erfindung sieht ein Mehrchipgehäuse vor, das ein Substrat und zumindest zwei Halbleiterstücke umfasst, die an dem Substrat angeordnet sind, wobei jedes Halbleiterstück eine Mehrzahl von Kontaktanschlussflächen und eine Modusanschlussfläche umfasst, die mit einem Bauelement gekoppelt ist, das an dem jeweiligen Halbleiterstück gebildet ist, wobei die Modusanschlussfläche von zumindest einem der Halbleiterstücke mit einem ersten Potential gekoppelt ist, wobei bewirkt wird, dass das jeweilige Bauelement in einem ersten Modus wirksam ist, und wobei die Modusanschlussfläche von zumindest einem anderen Halbleiterstück mit einem zweiten Potential gekop pelt ist, wobei bewirkt wird, dass das jeweilige Bauelement in einem zweiten Modus wirksam ist, wobei der Modus basierend auf der relativen Position der jeweiligen Halbleiterstücke in dem Mehrchipgehäuse ausgewählt ist. Drahtbondverbindungen koppeln die Mehrzahl von Kontaktanschlussflächen mit Kontaktelementen des Substrats, wobei Signalwege zwischen den jeweiligen Halbleiterstücken und dem Substrat erzeugt werden.
  • Ein anderes Ausführungsbeispiel der Erfindung sieht ein Verfahren zum Häusen integrierter Schaltungen in einem Mehrchipgehäuse vor. Das Verfahren umfasst ein Koppeln einer ersten Mehrzahl von Kontaktanschlussflächen, die an einem ersten Halbleiterstück angeordnet sind, mit einem Substrat, wobei das erste Halbleiterstück eine erste integrierte Schaltung, die mit der ersten Mehrzahl von Kontaktanschlussflächen gekoppelt ist, und ein erstes Bauelement aufweist, das mit einer ersten Modusauswahlanschlussfläche gekoppelt ist, und ein Koppeln der ersten Modusauswahlanschlussfläche mit einem ersten Potential an dem Substrat, wobei das Koppeln der ersten Modusauswahlanschlussfläche mit dem ersten Potential bewirkt, dass das erste Bauelement in einem ersten Modus wirksam ist. Das Verfahren umfasst ferner ein Koppeln einer zweiten Mehrzahl von Kontaktanschlussflächen, die an einem zweiten Halbleiterstück angeordnet sind, mit dem Substrat, wobei das zweite Halbleiterstück eine zweite integrierte Schaltung, die mit der zweiten Mehrzahl von Kontaktanschlussflächen gekoppelt ist, und ein zweites Bauelement aufweist, das mit einer zweiten Modusauswahlanschlussfläche gekoppelt ist, ein Koppeln der zweiten Modusauswahlanschlussfläche mit einem zweiten Potential an dem Substrat, wobei das Koppeln der zweiten Modusauswahlanschlussfläche mit dem zweiten Potential bewirkt, dass das zweite Bauelement in einem zweiten Modus wirksam ist, und ein Auswählen des ersten Modus und des zweiten Modus basierend auf der relativen Position des ersten Halbleiterstücks und des zweiten Halbleiterstücks.
  • Bei noch einem anderen Ausführungsbeispiel der Erfindung ist ein Mehrchipgehäuse vorgesehen, das eine Einrichtung zum Tragen einer Schaltungsanordnung und eine Einrichtung zum Einhäusen einer ersten integrierten Schaltung umfasst, wobei die Einrichtung zum Einhäusen der ersten integrierten Schaltung an der Einrichtung zum Tragen angeordnet ist, wobei die Einrichtung zum Einhäusen der ersten integrierten Schaltung eine Einrichtung zum Herstellen einer Verbindung mit der ersten integrierten Schaltung und eine Einrichtung zum Auswählen eines Modus eines ersten Bauelements umfasst, die an der Einrichtung zum Einhäusen an der ersten integrierten Schaltung gebildet ist. Die Einrichtung zum Auswählen des Modus des ersten Bauelements ist mit einem ersten Potential verbunden, wobei bewirkt wird, dass das erste Bauelement in dem ersten Modus wirksam ist. Das Mehrchipgehäuse umfasst ferner eine Einrichtung zum Einhäusen einer zweiten integrierten Schaltung, wobei die Einrichtung zum Einhäusen der zweiten integrierten Schaltung an der Richtung zum Tragen angeordnet ist, wobei die Einrichtung zum Einhäusen der zweiten integrierten Schaltung eine Einrichtung zum Herstellen einer Verbindung mit der zweiten integrierten Schaltung und eine Einrichtung zum Auswählen eines Modus eines zweiten Bauelements umfasst, das an der Einrichtung zum Einhäusen an der zweiten integrierten Schaltung gebildet ist. Die Einrichtung zum Auswählen des Modus des zweiten Bauelements ist mit einem zweiten Potential verbunden, wobei bewirkt wird, dass das zweite Bauelement in einem zweiten Modus wirksam ist. Der erste und der zweite Modus sind basierend auf einer relativen Position der Einrichtung zum Einhäusen der ersten integrierten Schaltung und der Einrichtung zum Einhäusen der zweiten integrierten Schaltung in dem Mehrchipgehäuse ausgewählt. Das Mehrchipgehäuse umfasst ferner eine Einrichtung zum Koppeln der Einrichtung zum Herstellen einer Verbindung mit der ersten integrierten Schaltung und der Einrichtung zum Herstellen der Verbindung mit der zweiten integrierten Schaltung mit Kontaktelementen, die an der Einrichtung zum Tragen angeordnet sind, wobei Signalwege zwischen den jeweiligen Einrichtungen zum Einhäusen und der Einrichtung zum Tragen erzeugt werden.
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  • Kurze Beschreibung der Zeichnungen
  • Damit die Weise, in der die oben genannten Merkmale der vorliegenden Erfindung, im Einzelnen verständlich ist, kann eine genauere Beschreibung der Erfindung, die oben kurz zusammengefasst ist, durch Bezugnahme auf Ausführungsbeispiele erhalten werden, von denen einige in den beigefügten Zeichnungen dargestellt sind. Es ist jedoch zu beachten, dass die beigefügten Zeichnungen lediglich typische Ausführungsbeispiele dieser Erfindung darstellen und deshalb nicht als den Schutzbereich derselben begrenzend betrachtet werden sollen, da die Erfindung andere gleichermaßen wirksame Ausführungsbeispiele ermöglichen kann.
  • 1 ist ein Diagramm, das eine Überkopfansicht eines Mehrchipgehäuses vor einer Verkapselung mit einer oberen integrierten Schaltung und einer unteren integrierten Schaltung zeigt;
  • 2 ist ein Diagramm, das eine Seitenansicht eines Mehrchipgehäuses vor einer Verkapselung mit einer oberen integrierten Schaltung und einer unteren integrierten Schaltung zeigt;
  • 3 ist ein Diagramm, das eine Überkopfansicht eines Mehrchipgehäuses mit einer oberen integrierten Schaltung und einer unteren integrierten Schaltung zeigt, die jeweils eine Modusauswahlanschlussfläche aufweisen, gemäß einem Ausführungsbeispiel der Erfindung;
  • 4 ist ein Diagramm, das eine Seitenansicht eines Mehrchipgehäuses mit einer oberen integrierten Schaltung und einer unteren integrierten Schal tung zeigt, die jeweils eine Modusauswahlanschlussfläche aufweisen, gemäß einem Ausführungsbeispiel der Erfindung;
  • 5 ist ein Schaltungsdiagramm, das eine Modusauswahlschaltung und eine Treiberschaltung mit mehreren Modi gemäß einem Ausführungsbeispiel der Erfindung zeigt; und
  • 6 ist ein Diagramm, das eine Seitenansicht eines Mehrchipgehäuses vor einer Verkapselung mit einer oberen integrierten Schaltung, einer mittleren integrierten Schaltung und einer unteren integrierten Schaltung gemäß einem Ausführungsbeispiel der Erfindung zeigt.
  • Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels
  • Ausführungsbeispiele der Erfindung sehen im Allgemeinen ein Mehrchipgehäuse vor, das ein Halbleiterstück des Mehrchipgehäuses aufweist, das eine integrierte Schaltung, ein Bauelement und eine Mehrzahl von Kontaktanschlussflächen aufweist, die an dem Halbleiterstück angeordnet und mit der integrierten Schaltung gekoppelt sind. Die Mehrzahl von Kontaktanschlussflächen weist eine Modusanschlussfläche auf, die an dem Halbleiterstück angeordnet ist, wobei die Tatsache, dass die Modusanschlussfläche zu zwei unterschiedlichen Potentialen gesetzt ist, bewirkt, dass das Bauelement in einem von zumindest zwei Modi wirksam ist. Bei einem Ausführungsbeispiel ist der Modus basierend auf einer Position des Halbleiterstücks in dem Mehrchipgehäuse relativ zu zumindest einem anderen Halbleiterstück in dem Mehrchipgehäuse ausgewählt. Auf diese Weise kann die integrierten Schaltung beispielsweise in einem Modus wirksam sein, der Leistungsfähigkeitsverluste aufgrund von Häusungseinschränkungen des Mehrchipgehäuses kompensiert. Wie hierin verwendet, kann ein Wirksamsein in einem Modus ein Freigeben oder Sperren eines Bauelements umfassen.
  • 3 und 4 sind Diagramme, die die Überkopf- und die Seitenansicht eines Mehrchipgehäuses 300 mit einem oberen und einem unteren Halbleiterstück zeigen, die eine obere IC 110 und eine untere IC 120 aufweisen, die jeweils eine Modusauswahlanschlussfläche 314, 324 gemäß einem Ausführungsbeispiel der Erfindung aufweisen. Bei einem Ausführungsbeispiel der Erfindung kann die Modusanschlussfläche eine spezielle Anschlussfläche sein, die einem Wählen des Modus der oberen oder unteren IC 110, 120 gewidmet ist. Bei einem anderen Ausführungsbeispiel der Erfindung kann die Modusanschlussfläche eine Spannungsversorgungsanschlussfläche sein, bei der ein Modus durch ein Anlegen einer speziellen Polarität an die Spannungsversorgungsanschlussfläche ausgewählt wird. Die obere und die untere IC 110 und 120 können irgendeine geeignete Schaltungsanordnung aufweisen und können unterschiedliche Typen und/oder Abmessungen aufweisen. Beispielsweise kann die obere integrierte Schaltung 110 eine Schaltungsanordnung eines dynamischen Direktzugriffsspeichers (DRAM) aufweisen und kann die untere integrierte Schaltung 120 eine Schaltungsanordnung eines Flash-Speichers oder eines elektrisch löschbaren, programmierbaren Nur-Lese-Speichers (EEPROM = Electrically Erasable Programmable Read Only Memory) aufweisen. Bei anderen Anordnungen weisen die obere und die untere IC 110, 120 den gleichen Typ und die gleichen Abmessungen auf, wie beispielsweise wenn die ICs 110, 120 beide DRAM-Chips sind. Wie es oben beschrieben ist, besteht das Ziel bei einer derartigen Anordnung darin, entweder eine höhere Dichte bei der gleichen Datenbusbreite zu erreichen (d. h. 256 M × 16 bis 512 M × 16) oder durch ein Erweitern der Datenbusbreite eine höhere Leistungsfähigkeit zu erlangen (d. h. 256 M × 16 bis 512 M × 32) und gleichzeitig eine Betriebsspezifikation beizubehalten, die verglichen mit dem gleichen Chip in einem Einzelhalbleiterstückgehäuse etwas unterschiedlich ist (Betriebsspannung, Frequenz).
  • Als ein anderes Beispiel kann die obere integrierte Schaltung 110 irgendeine geeignete Speicherschaltungsanordnung aufweisen und kann die untere integrierten Schaltung 120 eine Prozessorschaltungsanordnung aufweisen. Als noch ein anderes Beispiel kann die obere integrierte Schaltung 110 irgendeine geeignete Schaltungsanordnung aufweisen, die eine Komplementärmetalloxidhalbleitertechnologie (CMOS-Technologie; CMOS = Complementary Mental Oxide Semiconductor) verwendet, und kann die untere integrierte Schaltung 120 irgendeine geeignete Schaltungsanordnung aufweisen, die eine Bipolartechnologie verwendet. Die obere und die untere integrierte Schaltung 110 und 120 können bei einem oder mehren Ausführungsbeispielen eine Schaltungsanordnung aufweisen, um ein MCP als ein System in einem Gehäuse (SiP = System In A Package) zu bilden.
  • Jedes Halbleiterstück, das eine IC 110, 120 in dem Gehäuse aufweist, weist eine oder mehrere Kontaktanschlussflächen 316, 326 auf, die an dem Halbleiterstück angeordnet und mit der IC 110, 120 gekoppelt sind. Die obere und die untere Kontaktanschlussfläche 316, 326, die an der oberen und der unteren IC 110, 120 gebildet sind, sind leitfähig mit Kontaktanschlussflächen 342 an dem Substrat 140 mit einer oder mehreren Verbindungen gekoppelt. Das Substrat 140 kann aus irgendeinem geeigneten Material gebildet sein. Die eine oder die mehreren Verbindungen können bei einem oder mehreren Ausführungsbeispielen dünne Bonddrähte 150, 160 aufweisen. Die Bonddrähte 150, 160 können aus Gold oder Aluminium hergestellt sein. Gemäß einem Ausführungsbeispiel der Erfindung sind die Bonddrähte mit den ICs 110, 120 und dem Substrat 140 unter Verwendung einer Drahtbondtechnik verbunden. Bei einem anderen Ausführungsbeispiel der Erfindung können andere Techniken verwendet werden, um die ICs, 110, 120 mit dem Substrat 140 zu verbinden, beispielsweise unter Verwendung von Siliziumdurchkontaktierungen und Höckeranschlussflächen. Die obere und die untere Kontaktanschlussfläche 316, 326 können für eine Dateneingabe/-ausgabe oder für eine Steuerung jeder der ICs 110, 120 verwendet werden.
  • Die obere und die untere IC 110, 120 weisen ferner Modusauswahlanschlussflächen 314, 324 auf, die mit einer oberen und einer unteren Treiberschaltung 312, 322 gekoppelt sind. Eine Modusauswahlanschlussfläche ist eine Kontaktanschlussfläche, die den Modus der IC steuert, an der die Anschlussfläche angeordnet ist. Die Treiberschaltungen 312, 322 können verwendet werden, um Signale von der oberen und der unteren IC 110, 120 weg und über den oberen und den unteren Bonddraht 150, 160 zu treiben. Folglich können die Treiberschaltungen 312, 322 als chipexterne Treiber (OCDs = Off-Chip Drivers) bezeichnet werden, weil die Signale von jedem Chip weg getrieben werden. Die Modusauswahlanschlussflächen 314, 324 können verwendet werden, um die Treiber in einen von zwei oder mehr Modi zu versetzen, wie es unten beschrieben ist.
  • Infolge der relativen Höhendifferenz zwischen der oberen und der unteren IC 110, 120 können die oberen Drahtbondverbindungen 150, die die obere IC 110 mit dem Gehäusesubstrat 140 verbinden, länger als die unteren Drahtbondverbindungen 160 sein, die die untere IC 120 mit dem Gehäusesubstrat 140 verbinden. Folglich weisen die längeren Drahtbondverbindungen 150 für die obere IC 110 eine höhere Impedanz (z. B. einen größeren Widerstandswert und eine größere Kapazität) als die Drahtbondverbindungen 160 für die untere IC 120 auf. Aufgrund der höheren Impedanz der Drahtbondverbindungen 150 für die obere IC 110 benötigen Signale länger, um sich über die Verbindungen 150 für die obere IC 110 auszubreiten als über die Drahtbondverbindungen 160 für die untere IC 120. Die längere Ausbreitungszeit resultiert in einer Leistungsfähigkeitsdifferenz zwischen der oberen und der unteren IC 110, 120.
  • Um die Leistungsfähigkeitsdifferenz zwischen der oberen und der unteren IC 110, 120 zu kompensieren, können die Modusauswahlanschlussflächen 314, 324 verwendet werden, um die obere und die untere Treiberschaltung 312, 322 in unterschiedliche Betriebsmodi zu versetzen. Durch ein Anlegen eines ersten Potentials an die untere Modusanschlussfläche 324 (beispielsweise eines hohen Spannungspegels VPP) kann der untere Treiber 322 in einen ersten Modus versetzt werden, der der unteren IC 120 zugeordnet ist. In dem ersten Modus kann der untere Treiber 322 eine vorgegebene oder reguläre Menge an Treiberstärke liefern, um Signale von der unteren IC 120 über die relativ kürzeren unteren Drahtbondverbindungen 160 zu treiben. Durch ein Anlegen eines zweiten Potentials an die obere Modusanschlussfläche 314 (beispielsweise eines niedrigeren Spannungspegels VSS) wird der obere Treiber 312 in einen zweiten Modus versetzt, der der oberen IC 110 zugeordnet ist. In dem zweiten Modus kann der obere Treiber 312 eine zusätzliche Treiberstärke liefern, um Signale über die relativ längeren oberen Drahtbondverbindungen 150 zu treiben.
  • Die erhöhte Treiberstärke des oberen Treibers 312, der in dem zweiten Modus wirksam ist, reduziert die Zeit, die notwendig ist, damit ein Signal, das durch die obere IC 110 getrieben ist, sich über die oberen Drahtbondverbindungen 150 ausbreitet, durch ein Überwinden der höheren Impedanz der oberen Drahtbondverbindungen 150. Folglich kompensiert die erhöhte Leistungsfähigkeit des oberen Treibers 312 verglichen mit dem unteren Treiber 322 die längeren Drahtbondverbindungen der oberen IC 110 und reduziert somit die Leistungsfähigkeitsdifferenz zwischen der oberen und der unteren IC 110, 120. Folglich wird die Gesamtleistungsfähigkeit des Gehäuses erhöht. Weil ferner die Treiberschaltung 322 keine erhöhte Treiberstärke verwendet, verbraucht der untere Treiber 322 typischerweise nicht so viel Leistung wie der obere Treiber 312.
  • 5 ist ein Schaltungsdiagramm, das eine Modusauswahlschaltung 600 und eine chipexterne Treiberschaltung 620 mit mehreren Modi gemäß einem Ausführungsbeispiel der Erfindung zeigt. Die Modusauswahlschaltung 600 kann eine physische Kontaktanschlussfläche 602 sowie ein Paar von invertierenden Puffern 604, 606 umfassen, die ein Paar von inversen Steuersignalen erzeugen, die verwendet werden, um die Modi der Treiberschaltung 620 zu steuern (das nichtinvertierte Signal kann als das MODE-Signal (MODUS-Signal) bezeichnet werden und das invertierte Signal kann als MODE' (MODUS') bezeichnet werden). Die Modusauswahlschaltung 600 kann ferner einen Heraufziehwiderstand 608 umfassen, der verwendet werden kann, um einen vorgegebenen Modus für die Treiberschaltung 620 zu wählen. Wie es gezeigt ist, ist der Heraufziehwiderstand 608 mit VPP (einer hohen Spannung) verbunden. Falls die Modusanschlussfläche 602 unverbunden bleibt (auch als eine floatende Verbindung bezeichnet), kann die Anschlussflächenspannung durch den Heraufziehwiderstand 608 auf ein Potential gezogen werden, das auch als das floatende Potential bezeichnet wird. Wenn der Heraufziehwiderstand 608 mit VPP verbunden ist, ist das floatende Potential ein hohes Potential, das die Schaltung 620 in den ersten Modus versetzen kann. Der Modus, der ausgewählt wird, wenn die Anschlussfläche 602 unverbunden bleibt, kann auch als der vorgegebene Modus bezeichnet werden. Falls anstelle dessen der Heraufziehwiderstand 608 mit VSS (einer niedrigen Spannung) verbunden wäre, würde die unverbundene Modusanschlussfläche 602 zu einem niedrigen Potential gezogen, wobei die Schaltung in den zweiten Modus versetzt wird. Somit kann der vorgegebene Modus einer der Modi der Treiberschaltung 620 sein. Ungeachtet dessen, mit welchem Potential der Heraufziehwiderstand 608 verbunden ist, kann der vorgegebene Modus, der durch den Heraufziehwiderstand 608 geliefert wird, durch ein Verbinden der Modusanschlussfläche 602 mit dem erwünschten Potential übersteuert werden.
  • Zusätzlich zu dem MODE-Signal kann die Treiberschaltung 620 andere Eingangssignale aufweisen. Diese Signale können verwendet werden, um den Treiber (das OE-Signal) freizugeben und einen Wert (das IN-Signal) von dem Chip zu treiben. Jede Kombination von Steuersignalen kann verwendet werden, um die Treiberschaltung 620 mit unterschiedlichen Treiberstärken in unterschiedliche Zustände zu versetzen, wie es in Tabelle 1 gezeigt ist. Im Allgemeinen treibt die Treiberschaltung 620 lediglich ein Signal, wenn sowohl das IN-Signal als auch das OE-Signal hohe logische Pegel aufweisen (d. h. es gibt eine Eingabe und die Ausgabe ist freigegeben). Wenn erwünscht, kann der Treiber 620 eine zusätzliche Treiberstärke (entsprechend dem zweiten Modus) liefern, wenn das MODE-Signal einen niedrigen logischen Pegel aufweist. Die Verwendung der Signale, um die Treiberstärken zu erzeugen, die jedem Modus zugeordnet sind, ist unten detailliert beschrieben.
  • Tabelle 1. Chipexterne Treibersteuerungen
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  • Die Treiberschaltung 620 weist drei Bereiche einer Schaltungsanordnung auf: eine Steuerschaltungsanordnung 630, einen vorgegebenen Treiber 640 und einen zusätzlichen Treiber 650. Die Steuerschaltungsanordnung 630 erzeugt Steuersignale für den vorgegebenen Treiber 640 und den zusätzlichen Treiber 650. Der vorgegebene Treiber 640 wird verwendet, um ungeachtet des ausgewählten Modus ein Signal auf den Ausgang (OUT) der Treiberschaltung 620 zu treiben. Die Treiberstärke, die durch den vorgegebenen Treiber 640 geliefert wird, kann als eine normale oder reguläre Trei berstärke bezeichnet werden. Der zusätzliche Treiber 650 wird verwendet, um die Treiberstärke des Treibers 620 abhängig von dem ausgewählten Modus zu erhöhen. Die Treiberstärke, die dem vorgegebenen Treiber 640 und den zusätzlichen Treiber 650 zusammen geliefert wird, kann als eine erhöhte Treiberstärke bezeichnet werden. Lastwiderstände 644, 646 werden verwendet, um die Treiberlastausgabe auszugleichen, und sind basierend auf der erwarteten Last proportioniert, die durch die Ausgabe getrieben wird.
  • Die Steuerschaltungsanordnung 630 weist ein NAND-Gatter 632 und ein NOR-Gatter 634 auf, die verwendet werden, um den vorgegebenen Treiber 640 einzuschalten und den zusätzlichen Treiber 650 selektiv freizugeben. Die Eingaben zu dem NAND-Gatter 632 sind das IN-Signal und das OE-Signal und die Eingaben zu dem NOR-Gatter 634 sind das IN-Signal und das OE' (die Inverse des OE-Signals). Falls eines oder beide der Eingangssignale zu dem NAND-Gatter 632 einen niedrigeren logischen Pegel (LOW (NIEDRIG) oder ,0') aufweist, weist die Ausgabe des NAND-Gatters einen hohen logischen Pegel (HIGH (HOCH) oder ,1') auf. Falls eines oder beide der Eingangssignale zu dem NOR-Gatter 632 einen hohen logischen Pegel (HIGH oder ,2') aufweist, weist die Ausgabe des NOR-Gatters einen niedrigen logischen Pegel (LOW oder ,0') auf.
  • Wenn OE einen niedrigen logischen Pegel aufweist, weist die Ausgabe des NAND-Gatters 632 einen hohen logischen Pegel auf und weist die Ausgabe von dem NOR-Gatter 632 einen niedrigen logischen Pegel auf. Ein hoher logischer Pegel von dem NAND-Gatter 632 schaltet den oberen PMOS-Transistor 642 des vorgegebenen Treibers 640 aus und ein niedriger logischer Pegel von dem NOR-Gatter 634 schaltet den unteren NMOS-Transistor 648 des vorgegebenen Treibers 640 aus. Wenn der obere PMOS-Transistor 642 aus ist und der untere NMOS-Transistor 648 aus ist, ist der Treiberausgang OUT nicht mit irgendeiner Versorgungsspannung verbunden. Wenn der Treiberausgang nicht mit irgendeiner Versorgungsspannung verbunden ist, ist der Treiber in einen Hochimpedanzzustand (Hi-Z) versetzt und treibt keinen logischen Wert auf den Treiberausgang. Die Signale von dem NAND-Gatter 632 und dem NOR-Gatter 634 werden ferner an den äußeren PMOS-Transistor 652 und den äußeren NMOS-Transistor 658 des zusätzlichen Treibers 650 angelegt. Wenn somit der vorgegebene Treiber 640 sich in einem Hochimpedanzzustand befindet, befindet sich auch der zusätzliche Treiber 650 in einem Hochimpedanzzustand. Dieses Szenario (bei dem OE einen niedrigen logischen Pegel aufweist und beide Treiber sich in einem Hochimpedanzzustand befinden) ist in Tabelle 1 durch Treiberzustände 1–4 gezeigt.
  • Wenn IN und OE beide einen niedrigen logischen Pegel aufweisen, weist die Ausgabe des NAND-Gatter 632 einen hohen logischen Pegel auf, der den oberen PMOS-Transistor 642 des vorgegebenen Treibers 640 ausschaltet, und die Ausgabe des NOR-Gatters 634 weist einen hohen logischen Pegel auf, der den unteren NMOS-Transistor 648 des vorgegebenen Treibers 640 einschaltet. Wenn der obere PMOS-Transistor aus ist und der untere NMOS-Transistor ein ist, ist der Ausgang des Treibers 620 durch den unteren NMOS-Transistor 648 mit VSS verbunden und treibt der Treiber folglich einen niedrigen logischen Pegel auf den Treiberausgang. Dieses Szenario (bei dem OE und IN einen niedrigen logischen Pegel aufweisen und die Ausgabe des Treibers einen niedrigen logischen Pegel aufweist) ist in Tabelle 1 durch Treiberzustände 5–6 gezeigt.
  • Der vorgegebene Treiber 640 ist eingeschaltet, wenn sowohl IN als auch OE einen hohen logischen Pegel aufweisen. Wenn IN und OE beide einen hohen Pegel aufweisen, weist die Ausgabe des NOR-Gatters 634 einen niedrigen logischen Pegel auf, der den unteren NMOS-Transistor 648 des vorgegebenen Treibers 640 ausschaltet. Zu der gleichen Zeit weist die Ausgabe des NAND-Gatters 632 ebenfalls einen niedrigen logischen Pegel auf, der den oberen PMOS-Transistor 642 einschaltet, wobei der Treiberausgang OUT mit VPP verbunden wird und somit der vorgegebene Treiber 640 eingeschaltet wird. Zu der gleichen Zeit schaltet die Ausgabe des NOR-Gatters 634 den äußeren NMOS-Transistor 658 des zusätzlichen Treibers 650 aus und schaltet die Ausgabe des NAND-Gatters 632 den äußeren PMOS-Transistor 652 des zusätzlichen Treibers 650 ein. Wenn somit der vorgegebene Treiber 640 eingeschaltet ist, wird der zusätzliche Treiber 650 freigegeben.
  • Wenn der vorgegebene Treiber 640 ein ist und der zusätzliche Treiber 650 freigegeben ist, hängt die Ausgabe des zusätzlichen Treibers 650 von dem MODE'-Signal, das zu dem inneren NMOS-Transistor 658 des zusätzlichen Treibers 650 eingegeben wird, und dem MODE-Signal ab, das zu dem inneren PMOS-Transistor 654 des zusätzlichen Treibers 650 eingegeben wird.
  • Wenn die Anschlussfläche 602 mit einem niedrigen logischen Pegel verbunden ist (MODE = ,0' und MODE' = ,1'), schaltet MODE' den inneren NMOS-Transistor 656 ein, aber weil der äußere NMOS-Transistor 658 aus ist, wird OUT nicht mit VSS verbunden. Zu der gleichen Zeit schaltet MODE = ,0' den inneren PMOS-Transistor 654 ein und verbindet somit VPP mit OUT durch den inneren und den äußeren PMOS-Transistor 654, 652 des zusätzlichen Treibers 650. Der zusätzlichen Treiber 650 wird folglich eingeschaltet und es wird eine erhöhte Treiberstärke an OUT angelegt. In einigen Fällen kann die zusätzliche Treiberstärke, die durch den zusätzlichen Treiber 650 geliefert wird, durch ein Proportionieren der Transistoren 652, 654, 656, 658 des zusätzlichen Treibers 650 gemäß der erwünschten Erhöhung erhöht werden. Die Signale, die einer erhöhten Treiberstärke entsprechen, sind durch Treiberzustand 7 in Tabelle 1 gezeigt.
  • Wenn die Anschlussfläche 602 mit einem hohen logischen Pegel verbunden ist (MODE = ,1' und MODE' = ,0'), schaltet MODE' den inneren NMOS-Transistor 656 ein und wird, weil der äußere NMOS-Transistor 658 aus ist, OUT nicht mit VSS verbunden. Zu der gleichen Zeit schaltet MODE = ,1' den inneren PMOS-Transistor 654 aus und somit wird eine zusätzliche Treiberstärke nicht durch den inneren und den äußeren PMOS-Transistor 654, 652 des zusätzlichen Treibers 650 geliefert. Der zusätzliche Treiber 650 wird folglich ausgeschaltet, während der vorgegebene Treiber 640 ein bleibt, und eine normale Treiberstärke wird an OUT angelegt. Die Signale, die einer normalen Treiberstärke entsprechen, sind durch Treiberzustand 8 in Tabelle 1 gezeigt.
  • Bei einem Ausführungsbeispiel der Erfindung ist die Modusanschlussfläche 600 eventuell nicht direkt mit dem Treiber 620 verbunden. Gemäß einem Ausführungsbeispiel kann der logische Pegel an der Modusanschlussfläche 620 in ein Latch (einen Zwischenspeicher) oder in ein Register gelesen werden, wie beispielsweise ein erweitertes Modusregister (als EMR bezeichnet; EMR = Extended Mode Register). Wenn mehrere Modusanschlussflächen 620 vorgesehen sind (wie es unten beschrieben ist), kann der Wert an jeder Modusanschlussfläche in ein Latch oder ein Register gelesen werden, wie beispielsweise ein EMR. Der Wert in dem Latch oder Register kann dann beispielsweise durch eine Steuerschaltungsanordnung an der IC decodiert werden und das decodierte Ergebnis kann verwendet werden, um einen geeigneten Modus für den Treiber 620 und/oder andere Bauelemente auszuwählen.
  • Die in 5 gezeigte Schaltung ist lediglich ein exemplarisches Ausführungsbeispiel eines chipexternen Treibers mit mehren Modi. Andere Ausführungsbeispiel sind Fachleuten auf dem Gebiet ohne Weiteres ersichtlich. Beispielsweise kann der Treiber mit einer BiCMOS-Technologie entworfen sein, wie es gezeigt ist; jedoch können auch andere Entwürfe und Technologien verwendet werden, die Fachleuten auf dem Gebiet bekannt sind.
  • Verwendung bei Herstellung und andere Ausführungsbeispiele
  • Bei einem Ausführungsbeispiel der Erfindung kann die Mehrmodus-IC an identischen ICs hergestellt werden, die bei dem gleichen Mehrchipgehäuse verwendet werden. Wie es oben beschrieben ist, kann abhängig von der Platzierung der IC innerhalb des Gehäuses durch ein Verbinden der Modusanschlussfläche für die IC mit einem geeigneten Potential für die IC ein geeigneter Modus ausgewählt werden.
  • Die Modusanschlussflächen für jede IC in dem Mehrchipgehäuse können gemäß unterschiedlichen Ausführungsbeispielen der Erfindung auf eine Anzahl von Weisen für den erwünschten Modus mit dem geeigneten Potential verbunden werden. Bei einem Ausführungsbeispiel der Erfindung können die Modusanschlussflächenverbindungen in dem Substrat von den entsprechenden Kontaktanschlussflächen zu dem geeigneten Potential geroutet werden. Das Potential kann durch eine externe Leistungsversorgung, die mit den Anschlussstiften des Mehrchipgehäuses verbunden ist, zu dem Substrat geliefert werden. Ein derartiges Routing und eine derartige Verbindung mit dem geeigneten Potential kann während einer Herstellungsphase des Mehrchipgehäuses stattfinden. Nachdem die Kontaktanschlussflächen für jede der ICs mit den geeigneten Kontaktanschlussflächen an dem Substrat verbunden wurden, können das Substrat und die ICs in einem Mehrchipgehäuse mit externen Anschlussstiften verkapselt werden. Die erste und die zweite integrierte Schaltung können unter Verwendung irgendeines geeigneten Materials auf irgendeine geeignete Weise verkapselt werden. Nach einer Verkapselung kann das Gehäuse für eine Verwendung mit anderen Bauelementen installiert werden, z. B, an einer gedruckten Schaltungsplatine (PCB = Printed Circuit Board), die die Bauelemente verbindet.
  • Anstelle eines direkten Verbindens der Modusanschlussfläche mit einem geeigneten Potential während einer Herstellungsphase des Gehäuses können bei anderen Ausführungsbeispielen die Modusanschlussflächenverbindungen durch die Substratkontaktanschlussflächen zu einem externen Anschlussstift an dem Mehrchipgehäuse geroutet werden. Der externe Anschlussstift an dem Chip kann dann durch einen Käufer des Gehäuses (wie beispielsweise einen Ersthersteller (OEM = Original Equipment Manufacturer)) verwendet werden, um einen geeigneten Modus für jedes Bauelement innerhalb des Mehrchipgehäuses auszuwählen.
  • Bei anderen Ausführungsbeispielen stellt man sich unterschiedliche Anordnungen der ICs innerhalb des Gehäuses und von Kontaktanschlussflächen an dem Halbleiterstück vor. Zum Beispiel können die Anschlussflächen an einem zentralen, inneren Abschnitt des Halbleiterstücks angeordnet sein, entgegen einem äußeren Abschnitt des Halbleiterstücks. Ferner können die Halbleiterstücke beide aufwärts gewandt sein, oder eines aufwärts gewandt sein und eines abwärts gewandt sein, was bedeutet, dass Kontaktanschlussflächen, die an einer oberen Oberfläche des unteren Halbleiterstücks gebildet sind, von dem Substrat abgewandt sind. Wie bei dieser detaillierten Beschreibung verwendet, werden ferner Richtungsbegriffe, wie beispielsweise Ober-, Mittel-, Unter-, oben, unten und über der Zweckmäßigkeit halber verwendet, um ein Mehrchipgehäuse relativ zu einem Bezugsrahmen zu beschreiben, ungeachtet dessen, wie das Mehrchipgehäuse eventuell in einem Raum ausgerichtet ist.
  • Bei einem Ausführungsbeispiel kann die endgültige Verkapselung jeder IC durch den Hersteller der IC durchgeführt werden. Gemäß einem anderen Ausführungsbeispiel kann die Verkapselung durch einen anderen Hersteller des Mehrchipgehäuses durchgeführt werden. Folglich kann der Hersteller der IC eine Anzahl der Mehrmodus-ICs an den Hersteller des Gehäuses liefern. Der Gehäusehersteller kann beschließen, zwei der gleichen ICs in einem einzigen Gehäuse zu platzieren und die Modusauswahlanschlussflächen gemäß den oben beschriebenen Ausführungsbeispielen mit dem Substrat zu verbinden. Optional kann der Gehäusehersteller eine der Mehrmodus-ICs in einem Gehäuse mit einem Prozessor platzieren und den Modus der IC gemäß der Position derselben innerhalb des Gehäuses auswählen. Ferner kann der Hersteller des Gehäuses sich letztendlich dazu entschließen, die IC in einem Einzelchipgehäuse vorzusehen, in welchem Fall durch den Gehäusehersteller während eines Häusens lediglich ein einziger Modus der IC ausgewählt werden kann.
  • Während oben mit Bezug auf einen chipexternen Treiber beschrieben, der einen Modus mit normaler und einen mit erhöhter Treiberstärke aufweist, werden andere Ausführungsbeispiele der Erfindung betrachtet, bei denen andere chipinterne Bauelemente mehrere Modi aufweisen und bei denen mehr als zwei Modi vorgesehen sind. Bei einem Ausführungsbeispiel kann eine Mehrzahl von Spezialmodusanschlussflächen zum Steuern einer Anzahl von Merkmalen vorgesehen sein. Beispielsweise können die Spezialmodusanschlussflächen verwendet werden, um abhängig von der Platzierung der IC innerhalb des Mehrchipgehäuses einen Taktfrequenz- oder Leistungsverbrauchsmodus auszuwählen. Die Modusauswahlanschlussflächen können auch verwendet werden um einen interne Spannung der IC einzustellen oder eine Zeitsteuercharakteristik der IC zu verändern, wie beispielsweise die Einrichtungs- und Haltezeiten für Daten, die durch die IC ausgegeben werden.
  • Bei anderen Ausführungsbeispielen können drei oder mehr ICs in einem einzigen Mehrchipgehäuse platziert sein und die Einrichtung zum Verbinden jeder IC mit einem Substrat kann verschieden sein. 6 ist ein Diagramm, das eine Seitenansicht eines Mehrchipgehäuses 700 mit einer oberen IC 110, einer mittleren IC 720 und einer unteren IC 120 gemäß einem Ausführungsbeispiel der Erfindung vor einer Verkapselung zeigt. Wie die Halbleiterstücke für die obere und die untere IC 110, 120 weist das mittlere Halbleiterstück, das die mittlere IC 720 umfasst, eine oder mehrere Kontaktanschlussflächen 726 auf, die an dem Halbleiterstück angeordnet und mit der IC 720 gekoppelt sind. Die mittlere IC 720 umfasst ferner eine Treiberschaltung 722 und eine Modusauswahlanschlussfläche, die mit der Treiberschaltung 720 gekoppelt ist.
  • Bei einem Ausführungsbeispiel können die Kontaktanschlussflächen 316, 726 an der oberen und der mittleren IC 110, 720 verbindend mit zwei oder mehr Kontaktanschlussflächen 712 gekoppelt sein, die an dem unteren Halbleiterstück angeordnet und mit einer Routing-Schaltungsanordnung 710 an dem unteren Halbleiterstück gekoppelt sind. Die Kopplung zwischen den Kontaktanschlussflächen 316, 726, 712 kann dünne Bonddrähte 150, 770 aufweisen. Die Routing-Schaltungsanordnung 710 kann die Kontaktanschlussflächen 712, die mit der oberen und der mittleren IC 110, 720 verbunden sind, zu anderen Kontaktanschlussflächen 326 an der unteren IC 120 routen. Die anderen Kontaktanschlussflächen 326 an der unteren IC 120 können dann verwendet werden, um die Kontaktanschlussflächen 316, 726 an der oberen und der mittleren IC 110, 720 verbindend mit den Kontaktanschlussflächen 342 an dem Gehäusesubstrat 140 unter Verwendung von Verbindungen zu koppeln, wie beispielsweise Bonddrähten 120. Zusätzlich zu Routing-Leiterbahnen kann die Routing-Schaltungsanordnung 710 an der unteren IC 120 ferner eine andere Schaltungsanordnung umfassen, die beispielsweise verwendet werden kann, um eine Zeitverzögerung in Signale einzubringen, die sich von der mittleren und der oberen IC 110, 720 zu dem Substrat 140 ausbreiten. Bei einem anderen Ausführungsbeispiel kann das Routing zwischen den ICs 110, 720, 120 und dem Substrat 140 unter Verwendung einer Brückenschicht (nicht dargestellt) erzielt werden, die zwischen den Schichten des Gehäuses angeordnet und mit den ICs 110, 720, 120 und dem Substrat 140 gekoppelt ist.
  • Wenn drei oder mehr ICs in einem einzigen Mehrchipgehäuse platziert sind, kann abhängig von den relativen Positionen jedes Chips eine Kombination von Treiberstärken geliefert werden. Beispielsweise können zwei Modusauswahlanschlussflächen (MODE1 und MODE2) für jede IC innerhalb des Mehr chipgehäuses vorgesehen sein. Die zwei Modusauswahlanschlussflächen können verwendet werden, um einen von vier Modi für einen Treiber an jeder IC auszuwählen. Eine derartige Auswahl ist in Tabelle 2 unten beschrieben.
  • Falls eine IC, die den Vier-Modus-Treiber aufweist, an dem unteren Ende des Gehäuses platziert ist, sind die Drahtbondverbindungen, die diese IC mit dem Substrat verbinden, die kürzesten und somit kann die reguläre Treiberstärke (Modus 4, MODE1 = ,1' und MODE2 = ,1') verwendet werden, um Signale von dem Chip zu treiben. Falls die IC höher in dem Gehäuse platziert ist (als 2. von dem unteren Ende oder als 3. von dem unteren Ende), sind die Drahtbondverbindungen, die die IC mit dem Chip verbinden, länger und es kann folglich ein Modus mit einer größeren Treiberstärke (1/3 ERHÖHUNG oder 2/3 ERHÖHUNG) ausgewählt werden (Treibermodi 2 bzw. 3). Falls die IC an dem oberen Ende des Gehäuses platziert ist, sind die Drahtbondverbindungen, die diese IC mit dem Substrat verbinden, am längsten in dem Gehäuse und die maximale Stärke des Treibers kann unter Verwendung der Modusanschlussfläche ausgewählt werden (Modus 1, MODEL = ,0' und MODE2 = ,0'), wobei die größte Kompensation für Leistungsfähigkeitsdifferenz zwischen der oberen IC und den unteren ICs in dem Gehäuse geliefert wird. Falls noch zusätzliche Modi bei einem Gehäuse benötigt werden (z. B. mehr als vier Modi), können zusätzliche Modusauswahlanschlussflächen hinzugefügt werden, um die zusätzlichen Modi entsprechend auszuwählen.
  • Tabelle 2. Chipexterner Treiber mit vier Modi
    Figure 00230001
  • Während das Vorhergehende auf Ausführungsbeispiele der vorliegenden Erfindung gerichtet ist, können andere und weitere Ausführungsbeispiele der Erfindung entworfen werden, ohne von dem grundlegenden Schutzbereich derselben abzuweichen, und der Schutzbereich derselben ist durch die folgenden Ansprüche bestimmt.

Claims (22)

  1. Ein Mehrchipgehäuse, das folgende Merkmale aufweist: ein Halbleiterstück des Mehrchipgehäuses, das eine integrierte Schaltung und ein Bauelement aufweist; und eine Mehrzahl von Kontaktanschlussflächen, die an dem Halbleiterstück angeordnet und mit der integrierten Schaltung gekoppelt sind; wobei die Mehrzahl von Kontaktanschlussflächen eine Modusanschlussfläche aufweist, die an dem Halbleiterstück angeordnet ist, wobei die Tatsache, dass die Modusanschlussfläche zu unterschiedlichen Potentialen gesetzt ist, bewirkt, dass das Bauelement in einem von zumindest zwei Modi wirksam ist, wobei der Modus basierend auf einer Position des Halbleiterstücks in dem Mehrchipgehäuse relativ zu zumindest einem anderen Halbleiterstück in dem Mehrchipgehäuse ausgewählt ist.
  2. Das Mehrchipgehäuse gemäß Anspruch 1, bei dem der Modus ausgewählt ist, um eine relativ ausgeglichenere Leistungsfähigkeit der integrierten Schaltung relativ zu einer integrierten Schaltung des zumindest einen anderen Halbleiterstücks in dem Mehrchipgehäuse zu erreichen.
  3. Das Mehrchipgehäuse gemäß Anspruch 1, bei dem das Bauelement ein Treiber ist, der ein Ausgangssignal für die integrierte Schaltung treibt, und wobei der Treiber einen normalen und einen zusätzlichen Treiber aufweist, und wobei der vorgegebene Treiber in einem ersten Modus eine reguläre Treiberstärke für das Ausgangssignal liefert und wobei der vorgegebene Treiber und der zusätzliche Treiber zusammenwirken, um in einem zweiten Modus eine erhöhte Treiberstärke für das Signal zu liefern.
  4. Das Mehrchipgehäuse gemäß Anspruch 1, bei dem ein Ungekoppeltlassen der Modusanschlussfläche bewirkt, dass das Bauelement in einem vorgegebenen Modus wirksam ist, wobei der vorgegebene Modus einer der zumindest zwei Modi ist.
  5. Ein Mehrchipgehäuse, das folgende Merkmale aufweist: ein erstes Halbleiterstück des Mehrchipgehäuses, das zumindest eine erste integrierte Schaltung aufweist; eine erste Mehrzahl von Kontaktanschlussflächen, die an dem ersten Halbleiterstück angeordnet und mit der ersten integrierten Schaltung gekoppelt sind, wobei die erste Mehrzahl von Kontaktanschlussflächen eine erste Modusanschlussfläche aufweist, die mit einem ersten Bauelement gekoppelt ist, das an dem ersten Halbleiterstück gebildet ist, wobei die erste Modusanschlussfläche mit einem ersten Potential gekoppelt ist und bewirkt, dass das erste Bauelement in einem ersten Modus wirksam ist; ein zweites Halbleiterstück des Mehrchipgehäuses, das eine zweite integrierte Schaltung aufweist; eine zweite Mehrzahl von Kontaktanschlussflächen, die an dem zweiten Halbleiterstück angeordnet und mit der zweiten integrierten Schaltung gekoppelt ist, wobei die zweite Mehrzahl von Kontaktanschlussflächen eine zweite Modusanschlussfläche aufweist, die mit einem zweiten Bauelement gekoppelt ist, das an dem zweiten Halbleiterstück gebildet ist, wobei die zweite Modusanschlussfläche mit einem zweiten Potential gekoppelt ist und bewirkt, dass das zweite Bauelement in einem zweiten Modus wirksam ist, wobei der erste Modus und der zweite Modus basierend auf der relativen Position des ersten Halbleiterstücks und des zweiten Halbleiterstücks ausgewählt sind.
  6. Das Mehrchipgehäuse gemäß Anspruch 5, bei dem der erste Modus und der zweite Modus ausgewählt sind, um eine relativ ausgeglichenere Leistungsfähigkeit des ersten und des zweiten Halbleiterstücks zu erreichen.
  7. Das Mehrchipgehäuse gemäß Anspruch 5, bei dem das erste Bauelement und das zweite Bauelement ein gleicher Typ eines Bauelements sind.
  8. Das Mehrchipgehäuse gemäß Anspruch 5, bei dem das erste Bauelement einen ersten Treiber aufweist, und wobei der erste Modus des ersten Treibers eine reguläre Treiberstärke für ein Signal liefert, das durch die erste integrierte Schaltung ausgegeben wird, und wobei das zweite Bauelement einen zweiten Treiber aufweist und wobei der zweite Modus des zweiten Treibers eine erhöhte Treiberstärke für ein Signal liefert, das durch die zweite integrierte Schaltung ausgegeben wird.
  9. Das Mehrchipgehäuse gemäß Anspruch 5, bei dem der erste Modus eine erste Einrichtungs- und Haltezeit für einen Empfänger an der ersten integrierten Schaltung auswählt und bei dem der zweite Modus eine zweite Einrichtungs- und Haltezeit für einen Empfänger an der zweiten integrierten Schaltung auswählt, wobei die erste und die zweite Einrichtungs- und Haltezeit unterschiedlich sind.
  10. Das Mehrchipgehäuse, das folgende Merkmale aufweist: ein Substrat; zumindest zwei Halbleiterstücke, die an dem Substrat angeordnet sind, wobei jedes Halbleiterstück eine Mehrzahl von Kontaktanschlussflächen und eine Modusanschlussfläche aufweist, die mit einem Bauelement gekoppelt ist, das an dem jeweiligen Halbleiterstück ge bildet ist, wobei die Modusanschlussfläche von zumindest einem der Halbleiterstücke mit einem ersten Potential gekoppelt ist, wobei bewirkt wird, dass das jeweilige Bauelement in einem ersten Modus wirksam ist, und wobei die Modusanschlussfläche von zumindest einem anderen Halbleiterstück mit einem zweiten Potential gekoppelt ist, wobei bewirkt wird, dass das jeweilige Bauelement in einem zweiten Modus wirksam ist, wobei der Modus basierend auf einer relativen Position der jeweiligen Halbleiterstücke in dem Mehrchipgehäuse ausgewählt ist; und Drahtbondverbindungen, die die Mehrzahl von Kontaktanschlussflächen mit Kontaktelementen des Substrats koppeln, wodurch Signalwege zwischen den jeweiligen Halbleiterstücken und dem Substrat erzeugt sind.
  11. Das Mehrchipgehäuse gemäß Anspruch 10, bei dem der erste Modus und der zweite Modus ausgewählt sind, um eine relativ ausgeglichenere Leistungsfähigkeit der Halbleiterstücke zu erreichen.
  12. Das Mehrchipgehäuse gemäß Anspruch 10, bei dem die Bauelemente, die mit den Modusanschlussflächen gekoppelt sind, ein gleicher Typ eines Bauelements sind.
  13. Das Mehrchipgehäuse gemäß Anspruch 10, das ferner Drahtbondverbindungen aufweist, die die Modusanschlussflächen mit Kontaktelementen des Substrats koppeln.
  14. Das Mehrchipgehäuse gemäß Anspruch 10, wobei das Mehrchipgehäuse an einer gedruckten Schaltungsplatine angeordnet ist.
  15. Ein Mehrchipspeichergehäuse, das folgende Merkmale aufweist: ein erstes Halbleiterstück eines Mehrchipgehäuses, das eine erste Speicherschaltung aufweist; eine erste Mehrzahl von Kontaktanschlussflächen, die an dem erstem Halbleiterstück angeordnet und mit der ersten Speicherschaltung gekoppelt ist, wobei die erste Mehrzahl von Kontaktanschlussflächen eine erste Modusanschlussfläche aufweist, die mit einem ersten Bauelement gekoppelt ist, das an dem ersten Halbleiterstück gebildet ist, wobei die erste Modusanschlussfläche mit einem ersten Potential gekoppelt ist und bewirkt, dass das erste Bauelement in einem ersten Modus wirksam ist; ein zweites Halbleiterstück des Mehrchipgehäuses, das eine zweite Speicherschaltung aufweist; eine zweite Mehrzahl von Kontaktanschlussflächen, die an dem zweiten Halbleiterstück angeordnet und mit der zweiten Speicherschaltung gekoppelt ist, wobei die zweite Mehrzahl von Kontaktanschlussflächen eine zweite Modusanschlussfläche aufweist, die mit einem zweiten Bauelement gekoppelt ist, das an dem zweiten Halbleiterstück gebildet ist, wobei die zweite Modusanschlussfläche mit einem zweiten Potential gekoppelt ist und bewirkt, dass das zweite Bauelement in einem zweiten Modus wirksam ist, wobei der erste Modus und der zweite Modus basierend auf der relativen Position des ersten Halbleiterstücks und des zweiten Halbleiterstücks ausgewählt sind.
  16. Das Mehrchipspeichergehäuse gemäß Anspruch 15, bei dem der erste Modus und der zweite Modus ausgewählt sind, um eine relativ ausgeglichenere Leistungsfähigkeit des ersten und des zweiten Halbleiterstücks zu erreichen.
  17. Das Mehrchipspeichergehäuse gemäß Anspruch 15, bei dem das erste Bauelement und das zweite Bauelement ein gleicher Typ eines Bauelements sind.
  18. Das Mehrchipspeichergehäuse gemäß Anspruch 15, bei dem das erste Bauelement einen ersten Treiber aufweist, und wobei der erste Modus des ersten Treibers eine reguläre Treiberstärke für ein Signal liefert, das durch die erste integrierte Schaltung ausgegeben wird, und wobei das zweite Bauelement einen zweiten Treiber aufweist und wobei der zweite Modus des zweiten Treibers eine erhöhte Treiberstärke für ein Signal liefert, das durch die zweite integrierte Schaltung ausgegeben wird.
  19. Das Mehrchipspeichergehäuse gemäß Anspruch 18, bei dem der erste Treiber einen ersten vorgegebenen Treiber und einen ersten zusätzlichen Treiber aufweist, und wobei der erste vorgegebene Treiber eine reguläre Treiberstärke für das erste Ausgangssignal liefert, und wobei der zweite Treiber einen zweiten vorgegebenen Treiber und einen zweiten zusätzlichen Treiber aufweist, und wobei der zweite vorgegebene Treiber eine reguläre Treiberstärke für das zweite Ausgangssignal liefert und der zweite zusätzliche Treiber eine erhöhte Treiberstärke für das zweite Ausgangssignal liefert.
  20. Das Mehrchipspeichergehäuse gemäß Anspruch 15, bei dem der erste Modus eine erste Einrichtungs- und Haltezeit für einen Empfänger an der ersten Speicherschaltung auswählt und bei dem der zweite Modus eine zweite Einrichtungs- und Haltezeit für einen Empfänger an der zweiten Speicherschaltung auswählt, wobei die erste und die zweite Einrichtungs- und Haltezeit unterschiedlich sind.
  21. Ein Verfahren zum Häusen integrierter Schaltungen in einem Mehrchipgehäuse, wobei das Verfahren folgende Schritte aufweist: Koppeln einer ersten Mehrzahl von Kontaktanschlussflächen, die an einem ersten Halbleiterstück angeordnet ist, mit einem Substrat, wobei das erste Halbleiterstück eine erste integrierte Schaltung, die mit der ersten Mehrzahl von Kontaktanschlussflächen gekoppelt ist, und ein erstes Bauelement aufweist, das mit einer ersten Modusauswahlanschlussfläche gekoppelt ist; Koppeln der ersten Modusauswahlanschlussfläche mit einem ersten Potential an dem Substrat, wobei das Koppeln der ersten Modusauswahlanschlussfläche mit dem ersten Potential bewirkt, dass das erste Bauelement in einem ersten Modus wirksam ist; Koppeln einer zweiten Mehrzahl von Kontaktanschlussflächen, die an einem zweiten Halbleiterstück angeordnet sind, mit dem Substrat, wobei das zweite Halbleiterstück eine zweite integrierte Schaltung, die mit der zweiten Mehrzahl von Kontaktanschlussflächen gekoppelt ist, und ein zweites Bauelement aufweist, das mit einer zweiten Modusauswahlanschlussfläche gekoppelt ist; Koppeln der zweiten Modusauswahlanschlussfläche mit einem zweiten Potential an dem Substrat, wobei das Koppeln der zweiten Modusauswahlanschlussfläche mit dem zweiten Potential bewirkt, dass das zweite Bauelement in einem zweiten Modus wirksam ist; und Auswählen des ersten Modus und des zweiten Modus basierend auf der relativen Position des ersten Halbleiterstücks und des zweiten Halbleiterstücks.
  22. Ein Mehrchipgehäuse, das folgende Merkmale aufweist: eine Einrichtung zum Tragen einer Schaltungsanordnung; eine Einrichtung zum Einhäusen einer ersten integrierten Schaltung, wobei die Einrichtung zum Einhäusen der ersten integrierten Schaltung an der Einrichtung zum Tragen angeordnet ist, wobei die Einrichtung zum Einhäusen der ersten integrierten Schaltung eine Einrichtung zum Herstellen einer Verbindung mit der ersten integrierten Schaltung und eine Einrichtung zum Auswählen eines Modus eines ersten Bauelements aufweist, das an der Einrichtung zum Einhäusen der ersten integrierten Schaltung gebildet ist, wobei die Einrichtung zum Auswählen des Modus des ersten Bauelements mit einem ersten Potential verbunden ist, wobei bewirkt wird, dass das erste Bauelement in einem ersten Modus wirksam ist; eine Einrichtung zum Einhäusen einer zweiten integrierten Schaltung, wobei die Einrichtung zum Einhäusen der zweiten integrierten Schaltung an der Einrichtung zum Tragen angeordnet ist, wobei die Einrichtung zum Einhäusen der zweiten integrierten Schaltung eine Einrichtung zum Herstellen einer Verbindung mit der zweiten integrierten Schaltung und eine Einrichtung zum Auswählen eines Modus eines ersten Bauelements aufweist, das an der Einrichtung zum Einhäusen der zweiten integrierten Schaltung gebildet ist, wobei die Einrichtung zum Auswählen des Modus des zweiten Bauelements mit einem zweiten Potential verbunden ist, wobei bewirkt wird, dass das zweite Bauelement in einem zweiten Modus wirksam ist; wobei der erste und der zweite Modus basierend auf einer relativen Position der Einrichtung zum Einhäusen der ersten integrierten Schaltung und der Einrichtung zum Einhäusen der zweiten integrierten Schaltung in dem Mehrchipgehäuse ausgewählt sind; und eine Einrichtung zum Koppeln der Einrichtung zum Herstellen einer Verbindung mit der ersten integrierten Schaltung und der Einrichtung zum Herstellen einer Verbindung mit der zweiten integrierten Schaltung mit Kontaktelementen, die an der Einrichtung zum Tragen angeordnet sind, wodurch Signalwege zwischen den jeweiligen Einrichtungen zum Einhäusen und der Einrichtung zum Tragen erzeugt sind.
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