DE102006009216B4

DE102006009216B4 - Synchronisation von Datenbestätigungssignalen für DRAM-Vorrichtungen

Info

Publication number: DE102006009216B4
Application number: DE102006009216A
Authority: DE
Inventors: Josef Schnell
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-02-28
Filing date: 2006-02-28
Publication date: 2011-01-27
Anticipated expiration: 2026-03-01
Also published as: KR20060095519A; CN1855302A; KR100767826B1; US20060193194A1; US7209396B2; DE102006009216A1

Abstract

Verfahren zur Einstellung der zeitlichen Abstimmung mindestens eines internen Signals innerhalb eines Speicherbausteins, umfassend:
– Bestimmen einer Phasendifferenz zwischen einem extern erzeugten, der integrierten Schaltung zugeführten Taktsignal (CLK) und einem extern erzeugten und der integrierten Schaltung zugeführten Datenbestätigungssignal (DQS);
– Erzeugen eines Mehrbit-Steuersignals auf der Basis der bestimmten Phasendifferenz, indem Ausgangssignale aus mehreren Phasendetektorschaltungen, die jeweils das Taktsignal und das extern erzeugte und der integrierten Schaltung zugeführte Datenbestätigungssignal als Eingangssignale empfangen, verkettet werden; und
– Einstellen der zeitlichen Abstimmung des internen Signals auf der Basis des Mehrbit-Steuersignals, so dass das interne Signal eine verzögerte Version des extern erzeugten und der integrierten Schaltung zugeführten Datenbestätigungssignals ist.

Description

Hintergrund der Erfindung
Technisches Gebiet
Die vorliegende Erfindung betrifft allgemein Speichervorrichtungen und insbesondere die Erkennung der Phasendifferenz zwischen einem Taktsignal und einem Datenbestätigungssignal.
Allgemeiner Stand der Technik
Bei vielen Speicheranordnungen liegt häufig mehr als ein Timing-Signal vor und im Allgemeinen können diese Timing-Signale zeitlich versetzt sein. Zeitliche Versetzung bedeutet im Allgemeinen die Differenz der zeitlichen Abstimmung zwischen zwei Timing-Signalen, z. B. die Zeit von der vorderen Flanke des ersten Timing-Signals bis zu der vorderen Flanke des zweiten Timing-Signals. Bei bestimmten Anordnungen kann ein zeitlicher Versatz eines Timing-Signals zu einem anderen um ein vorbestimmtes Maß erlaubt sein. Zum Beispiel kann bei derzeitigen dynamischen Direktzugriffsspeicher (DRAM)-Anordnungen mit doppelter Datenrate DDR die Phasenbeziehung eines Datenbestätigungssignals (DQS) und eines Taktsignals (CLK) um bis zu +/–25% zeitlich versetzt sein. Bei einigen Speicheranordnungen kann bestimmte Logik in dem Speicher oder in der CLK-Domäne auf das CLK-Signal zeitlich abgestimmt werden, während andere Logik in dem Speicher oder in der DQS-Domäne auf das DQS-Signal zeitlich abgestimmt werden kann.
In diesem Zusammenhang zeigt die Druckschrift US 6,140,854,4 zeigt eine DLL bzw. eine Vorrichtung zur Einstellung einer internen zeitlichen Abstimmung einer integrierten Schaltung. Der DLL wird ein Referenztakt ein Rückführtakt und einen Quellentakt zugeführt. Die Vorrichtung umffasst zudem einen Phasendetektor, welchem eingangsseitig der Referenztakt sowie ein rückgeführtes Taktsignal zugeführt wird. Daraus erzeugt der Phasendetektor ein mehrbitiges Steuersignal, welches einer Verzögerungsschaltung zugeführt wird.
Die US 2004/0213067 A1 zeigt eine Vorrichtung zur Datenwiederherstellung in einem synchronen Chip-zu-Chip System. Hierbei wird ebenfalls eine Phasendifferenz zwischen einem Datenabtastsignal und einem Referenzsignal bestimmt und davon abhängig ein Steuersignal erzeugt. Eine ähnliche Vorrichtung und Verfahren zur synchronen Dateneingabe für Halbleiterspeicherbauelement ist aus der US 2003/0086303 A1 bekannt.
Bei herkömmlichen DRAM-Anordnungen erfolgte interne Synchronisation durch Einstellen der internen zeitlichen Abstimmungen, um den ungünstigsten Zustand des DQS-CLK-Zeitversatzes zu berücksichtigen. 1 zeigt ein Beispiel für diesen Ansatz. Es sind drei potenzielle DQS-Signale gezeigt, DQS @ tDQSSnom, DQS @ tDQSSmin und DQS @ tDQSSmax, die die nominelle zeitliche Abstimmung des DQS und die beiden zeitlichen Abstimmungen des DQS im ungünstigsten Falls repräsentieren, wenn DQS um 25% CLK vorauseilt und wenn DQS um 25% CLK nacheilt. Die interne zeitliche Abstimmung des Speichers muss über diesen gesamten Bereich der zeitlichen Abstimmung von CLK/DQS arbeiten können, was mit zunehmender Taktgeschwindigkeit schwieriger wird. In diesem Fall kann die zeitliche Abstimmung des DQS-Signals eng mit CLK (DQS @ tDQSSnom) synchronisiert werden oder kann dem CLK um bis zu 25% (DSQ @ tDQSSmin) vorauseilen oder kann dem CLK um bis zu 25% (DQS tDQSSmax) nacheilen, wodurch wie angegeben ein Zeitversatzbereich CLK-DQS bereitgestellt wird.
Bei herkömmlichen DRAM-Anordnungen musste die interne zeitliche Abstimmung so eingestellt werden, dass dieser große Bereich von Differenzen der zeitlichen Abstimmung kompensiert wird, wobei die Funktionalität über einen Bereich von –25% bis +25% gewährleistet werden muss. Die vorbekannten Anordnungen mussten eine Phasendifferenz für den ungünstigsten Fall annehmen und diese Differenz bewältigen, vielleicht durch engere interne zeitliche Abstimmung. Mit zunehmender Speichertaktgeschwindigkeit wird es schwieriger, diese Differenzen der zeitlichen Abstimmung zu kompensieren und aus diesen Takt- und Datenbestätigungssignalen abgeleitete interne Signale müssen möglicherweise enger mit dem Takt abgestimmt werden, um das Auftreten von Fehlern zu verhindern. Statt die zeitliche Abstimmung für den ungünstigsten Fall zu berücksichtigen, wäre es nützlich, interne Timing-Signale auf der Basis der tatsächlichen Phasendifferenz zwischen den Signalen DQS und CLK einzustellen. Bei herkömmlichen Anordnungen erfolgte jedoch kein Versuch, diese Phasendifferenz zu erkennen.
Deshalb sind Verfahren und Vorrichtungen wünschenswert, um in einer Speichervorrichtung die Phasendifferenz zwischen einem Taktsignal (CLK) und einem Datenbestätigungssignal (DQS) zu erkennen und diese erkannte Differenz zur Einstellung der zeitlichen Abstimmung von Signalen zu verwenden.
Kurzfassung der Erfindung
Die vorliegende Erfindung liefert im Allgemeinen Verfahren und Vorrichtungen zum Erkennen der Differenz eines Zeitversatzes zwischen zwei Signalen und zur Bereitstellung der Einfügung eines variablen Verzögerungsbetrags in ein drittes Signal abhängig von der Differenz des Zeitversatzes.
Eine Ausführungsform liefert ein Verfahren zur Einstellung die zeitliche Abstimmung eines internen Signals innerhalb einer integrierten Schaltung. Das Verfahren umfasst im Allgemeinen ein Bestimmen einer Phasendifferenz zwischen einem ersten und einem zweiten extern zugeführten Timing-Signal, Erzeugen eines Mehrbit-Steuersignals auf der Basis der bestimmten Phasendifferenz und Einstellen der zeitliche Abstimmung des internen Signals auf der Basis des Mehrbit-Steuersignals.
Eine andere Ausführungsform liefert ein Verfahren zum Einstellen der zeitlichen Abstimmung eines oder mehrerer Signale, die von einer Speichervorrichtung verwendet werden. Das Verfahren umfasst im Allgemeinen ein Bestimmen einer Phasendifferenz zwischen einem extern zugeführten Taktsignal (CLK) und einem extern zugeführten Datenbestätigungssignal (DQS), Erzeugen eines Mehrbit-Steuersignals auf der Basis der bestimmten Phasendifferenz und Einstellen der zeitlichen Abstimmung des einen oder der mehreren Signale auf der Basis des Mehrbit-Steuersignals.
Eine andere Ausführungsform liefert eine Vorrichtung zum Einstellen der internen zeitlichen Abstimmung einer integrierten Schaltung auf der Basis eines ersten und eines zweiten extern zugeführten Timing-Signals. Die Vorrichtung umfasst im Allgemeinen mindestens eine Phasendetektionsschaltung, die so ausgestaltet ist, dass sie eine Phasendifferenz zwischen dem ersten und dem zweiten extern zugeführten Timing-Signal erkennt und ein Mehrbit-Steuersignal erzeugt, das die erkannte Phasendifferenz anzeigt, und eine einstellbare Verzögerungsschaltung, die so ausgestaltet ist, dass sie die zeitliche Abstimmung eines internen Timing-Signals auf der Basis des Mehrbit-Steuersignal einstellt.
Eine andere Ausführungsform liefert eine Speichervorrichtung, die im Allgemeinen ein oder mehrere Speicherelemente und mindestens eine Phasendetektionsschaltung umfasst. Die Phasendetektionsschaltung ist so ausgestaltet, dass sie eine Phasendifferenz zwischen einem Taktsignal (CLK) und einem Datenbestätigungssignal (DQS), die bei Schreibzugriffen auf das eine bzw. die mehreren Speicherelemente verwendet werden, und ein Mehrbit-Steuersignal erzeugt, das die erkannte Phasendifferenz anzeigt.
Eine andere Ausführungsform liefert eine Speichervorrichtung, die im Allgemeinen ein oder mehrere Speicherelemente, mindestens eine Phasendetektionsschaltung und mindestens eine einstellbare Verzögerungsschaltung umfasst. Die Phasendetektionsschaltung ist im Allgemeinen so ausgestaltet, dass sie eine Phasendifferenz zwischen einem Taktsignal (CLK) und einem Datenbestätigungssignal (DQS) erkennt, die bei Schreibzugriffen auf das eine bzw. die mehreren Speicherelemente verwendet werden, und ein Mehrbit-Steuersignal erzeugt, das die erkannte Phasendifferenz anzeigt. Die einstellbare Verzögerungsschaltung ist im Allgemeinen so ausgestaltet, dass sie die zeitliche Abstimmung mindestens eines internen Timing-Signals auf der Basis des Mehrbit-Steuersignals einstellt.
Kurze Beschreibung der Zeichnungen
Zum besseren Verständnis der oben angeführten Merkmale der vorliegenden Erfindung im Detail kann eine genauere Beschreibung der Erfindung, die oben kurz zusammengefasst wurde, unter Bezugnahme auf die Ausführungsformen, wovon einige in den angefügten Zeichnungen dargestellt sind, gegeben werden. Es ist jedoch zu beachten, dass die angefügten Zeichnungen nur typische Ausführungsformen der vorliegenden Erfindung darstellen und deshalb ihren Schutzumfang nicht einschränken sollen, da die Erfindung auch für andere gleichermaßen effektive Ausführungsformen gelten kann.
1 ist ein Impulsdiagramm, das den Ansatz zur zeitlichen Abstimmung des Stands der Technik zeigt.
2 ist ein Schaltbild eines Systems mit einer beispielhaften Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung;
3 ist ein Schaltbild eines Mehrphasendetektors und einer einstellbaren Verzögerungsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung;
4 ist ein Impulsdiagramm, das Phasendifferenzen darstellt, die gemäß einer Ausführungsform der vorliegenden Erfindung erkannt werden können.
5 ist ein Flussdiagramm beispielhafter Operationen gemäß einer Ausführungsform der vorliegenden Erfindung.
Ausführliche Beschreibung der bevorzugten Ausführungsform
Ausführungsformen der vorliegenden Erfindung bestimmen im Allgemeinen in einer Vorrichtung (z. B. einer DRAM-Vorrichtung) eine Phasendifferenz zwischen zwei Signalen, wie zum Beispiel einem Taktsignal (CLK) und einem Datenbestätigungssignal (DQS) und stellen auf der Basis der gemessenen Differenz bestimmte Parameter zur zeitlichen Abstimmung ein. Bei bestimmten Ausführungsformen wird die Einstellung an dem Datenbestätigungssignal selbst (DQS) vorgenommen. Bei anderen Ausführungsformen erfolgt die Einstellung an anderen internen Speichersignalen, die vielleicht in Schaltungen verwendet werden, die durch das DQS-Signal gesteuert werden (z. B. befinden sich diese Signale in der DQS-Domäne).
Um das Verständnis zu erleichtern, werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf Speichervorrichtungen, insbesondere DRAM-Vorrichtungen als spezifische, aber nicht einschränkende Anwendungsbeispiele beschrieben. Für Fachleute ist jedoch erkennbar, dass dieselben hier beschriebenen Prinzipien auch auf die Einstellung der zeitlichen Abstimmung verschiedener Steuersignale in verschiedenen anderen Arten von integrierten Schaltungen auf der Basis einer erkannten Phasendifferenz zwischen verschiedenen Arten anderer Timing-Signale angewandt werden können.
2 zeigt ein System gemäß der vorliegenden Erfindung, wobei die Phasendifferenz von CLK- und DQS-Signalen innerhalb einer Speicher (z. B. ein DRAN)-Vorrichtung 230 erkannt wird. Diese Figur zeigt ein teilweises Schaltbild eines Computersystems, wobei diejenigen Komponenten gezeigt sind, die die vorliegende Erfindung betreffen, und andere Komponenten, wie zum Beispiel Laufwerke, Monitore und Vernetzung nicht gezeigt sind, um sich so auf die vorliegende Erfindung zu konzentrieren. Bei dieser Ausführungsform ist ein Prozessor 210 durch verschiedene in der Industrie bekannte Mittel an eine Speichersteuerung 220 angekoppelt. In diesem Beispiel verbinden ein Datenbus, ein Adressenbus und ein Steuerbus den Prozessor 210 mit der Speichersteuerung 220.
In diesem Beispiel ist die Speichervorrichtung 230 mit der Speichersteuerung 220 verbunden und wird durch diese gesteuert. Zwei Timing-Signale (CLK und DQS), ein Adresssenbus (ADDR) und ein Datenbus (DQ) sind aus der Speichersteuerung 220 hervorgehend und an dem Speicher 230 endend gezeigt. Die Speichersteuerung führt der Speichervorrichtung 230 bei der Durchführung von Schreiboperationen zum Schreiben von Daten in Speicherelemente 234 die Signale CLK und DQS zu. Der Kürze halber sind andere zwischen dem Speicher 230 und der Speichersteuerung 220 verlaufende Signale, wie zum Beispiel Steuersignale, nicht gezeigt.
Bei der dargestellten Ausführungsform wird die Beziehung der zeitlichen Abstimmung (Phasendifferenz) zwischen CLK und DQS durch einen Mehrphasendetektor 240 in dem Speicher 230 erkannt. Dieser Phasendetektor kann mehrere diskrete Phasendetektoren umfassen und kann mehrere Signale ausgeben, die anzeigen, welches Signal vorauseilt, sowie den Absolutwert der erkannten Phasendifferenz. In diesem Beispiel erzeugt der Phasendetektor 240 n Ausgangssignale und diese n Ausgangssignale werden verwendet, um eine einstellbare Verzögerungsschaltung 250 zu steuern. Die einstellbare Verzögerungsschaltung 250 nimmt als Eingangssignal die Phasendifferenz aus dem Phasendetektor 240 und das DQS-Signal und fügt einstellbare Verzögerungsbeträge ein bzw. entfernt diese, um ein eingestelltes internes DQS-Signal (DQS') zu erzeugen, mit dem dann in dem Speicher 230 die zeitliche Abstimmung verschiedener Schaltungen gesteuert wird.
Zum Beispiel kann DQS' verwendet werden, um eine DATA-FIFO-(first-in-first-out) und Treiberlogik 270 während Schreiboperationen freizugeben. Ferner kann DQS' wie dargestellt verwendet werden, um eine Wortreihenfolgeadresse (WODD), die dazu verwendet wird empfangene Daten (in der Datenempfangs- und Latch-Logik 275 an ansteigenden und fallenden Flanken des DQS-Taktsignals) innerhalb der DATA-FIFO-Logik 270 zu ordnen (gerade/ungerade), an einer fallenden Flanke von DQS' zwischenzuspeichern. WODD kann mit Spaltenadressenlatch- und Zählerlogik 237 (die eine Adresse von einem Adressenempfänger 235 erhält) in Verbindung mit CLK zwischengespeichert werden. DQS' kann außerdem zum Synchronisieren von Datenpfadlogik in der DATA-FIFO- und Treiberlogik 270 verwendet werden, um die sowohl an ansteigenden als auch an fallenden Flanken empfangenen Daten nach Umsetzung von seriell zu parallel anzusteuern. Der Spaltenadressenlatch und Zähler 237 kann die zwischengespeicherten Adressen (WODD) der DATA-FIFO- und Treiberlogik 270 zuführen. Da das interne DQS' phasenmäßig besser an das CLK-Signal angepasst ist, können in jedem Fall interne Toleranzen der zeitlichen Abstimmung in diesen Adressen- und Datenpfaden verbessert werden.
Die einstellbare Verzögerungsschaltung 250 kann beliebige geeignete Schaltkreise zur Einstellung der Phase des extern zugeführten DQS enthalten, um das Eingangssignal DQS' auf der Basis der durch den Mehrphasendetektor 240 bereitgestellten Phasendifferenzsignale zu erzeugen. Wie in 3 dargestellt, enthält beispielsweise die einstellbare Verzögerungsschaltung 250 ein Mehrabgriff-Array von Verzögerungselementen 252, die mehrere verzögerte Versionen von DQS mit gleichmäßigem Phasenabstand (z. B. jeden 1/8-Taktzyklus oder 45°) in eine Phasenmischschaltung 370 einspeisen. Die Phasenmischschaltung 370 mischt eines oder mehrere der verzögerten Signale auf der Basis der durch den Mehrphasendetektor 240 bereitgestellten Signale, um das eingestellte interne DQS-Signal DQS' zu erzeugen. Anders ausgedrückt, ermöglicht die Mischschaltung 370 feinere Verzögerungsinkremente als die Verzögerungselemente 252.
Wie dargestellt, kann der Mehrphasendetektor 240 drei individuelle Phasendetektoren enthalten: Phasendetektor 1 310, Phasendetektor 2 320 und Phasendetektor 3 330. Wie oben beschrieben, wird der Ausgang jedes Phasendetektors (310, 320 und 330) von dem Phasenmischer 370 verwendet, um unter den verzögerten zu mischenden Signalen auszuwählen, um DQS' zu erzeugen. Die Phasendetektoren 310–330 können so ausgelegt sein, dass sie auf der Basis verschiedener Beträge der Phasenverzögerung zwischen DQS und CLK verschiedene Ausgangssignale erkennen und erzeugen. Der Betriebsbereich des Phasendetektors und Kompensation in der einstellbaren Verzögerungsschaltung können über den maximalen Versatz DQS – CLK der zeitlichen Abstimmung zum Beispiel mit einem tDQSSmin/max von 0,25·tCK (z. B. 90° Phasenverschiebung) bei hoher Betriebsfrequenz (tCK > –3 ns) ausgedrückt werden. Bei einer niedrigeren Betriebsfrequenz ist die interne zeitliche Abstimmung möglicherweise nicht so kritisch und die Einstellung der zeitlichen Abstimmung kann auf die maximale einstellbare Verzögerung begrenzt werden.

Zum Beispiel kann Phasendetektor 1 310 ein hohes Ausgangssignal (z. B. logisch 1) erzeugen, wenn DQS CLK um mehr als 45° vorauseilt, und ein niedriges Ausgangssignal (z. B. logisch 0) andernfalls. Der Phasendetektor 2 320 kann ein niedriges Ausgangssignal erzeugen, wenn DQS überhaupt CLK vorauseilt (z. B. um mehr als 0°), und ein hohes Ausgangssignal andernfalls, während Phasendetektor 3 330 ein hohes Ausgangssignal erzeugen kann, wenn DQS CLK um mehr als 45° nacheilt, und ein niedriges Ausgangssignal andernfalls. Somit können die Ausgangssignale aus diesen Phasendetektoren verwendet werden, die Phasenbeziehungen zwischen DQS und CLK durch verschiedene Bereiche anzuzeigen. Zum Beispiel zeigt die nachfolgende TABELLE I, wie die kombinierten Ausgangssignale der individuellen Phasendetektoren (mit der Kennzeichnung ⌀1, ⌀2 und ⌀3) interpretiert werden können. TABELLE I: Durch Mehrphasendetektor angegebene Phasenbereiche

PHASENBEZIEHUNG	⌀1	⌀2	⌀3
DQS eilt CLK um 45° oder mehr voraus	0	0	0
DQS eilt CLK um 0–45° voraus	1	0	0
DQS eilt CLK um 0–45° nach	1	1	0
DQS eilt CLK um 45° oder mehr voraus	1	1	1

Die Mischschaltung 370 kann dann diese Signale verwenden, um die zu mischenden verzögerten Signale auzuwählen, um DQS' zu erzeugen. Wenn die Signale zum Beispiel anzeigen, dass DQS CLK um 45° oder mehr vorauseilt, kann die Mischschaltung 370 verzögerte Signale auswählen, die dazu führen, dass DQS' eine signifikante Verzögerung in Bezug auf DQS aufweist. Wenn dagegen die Signale anzeigen, dass DQS CLK um 45° oder mehr nacheilt, kann die Mischschaltung 370 DQS mit einer minimalen oder ohne zusätzliche Verzögerung durchleiten. Für Fachleute ist erkennbar, dass eine beliebige Anzahl von Phasendetektoren verwendet werden kann, um verschiedene Bereiche von Phasendifferenzen zwischen CLK und DQS zu erkennen.
Zum Beispiel zeigt 4 sechs verschiedene Phasendifferenzen zwischen CLK und DQS, die durch Verwendung von sechs Phasendetektoren erkannt werden könnten (wobei die DQS-Signale DQSa–f um mehr als drei Einheitsverzögerungsperioden voraus- bzw. nacheilen). Es können Ausgangssignale aus sechs verschiedenen Phasendetektoren der Phasenmischschaltung zugeführt werden, um eine feinauflösende Steuerung zu ergeben, um DQS' zu erzeugen, das besser in Phase mit CLK ist.
5 zeigt ein Flussdiagramm beispielhafter Operationen, das darstellt, wie der Mehrphasendetektor 240 und die einstellbare Verzögerungsschaltung 250 zusammenarbeiten, um die interne zeitliche Abstimmung einer Speichervorrichtung einzustellen. Die Operationen beginnen im Schritt 502 mit der Erkennung (z. B. durch den Mehrphasendetektor 240) einer Phasendifferenz zwischen extern zugeführten CLK- und DQS-Signalen. Im Schritt 504 wird ein n-Bit-Ausgangssignal erzeugt, das die erkannte Phasendifferenz anzeigt. Im Schritt 506 wird dieses Ausgangssignal verwendet, um eine einstellbare Verzögerungsschaltung zu steuern, um ein internes DQS-Signal (DQS') zu erzeugen, das besser in Phase mit dem externen Taktsignal ist.
Wie bereits beschrieben, kann man mit dem internen DQS-Signal die zeitliche Abstimmung von Schaltungen steuern, bei denen andere Signale, wie zum Beispiel Daten- und/oder Adressensignale beteiligt sind. Als Alternative oder zusätzlich kann das Timing dieser anderen Signale auch mit demselben Effekt verzögert werden. Daran können mehrere Verzögerungsschaltungen beteiligt sein, wobei die mehreren anderen Signale berücksichtigt werden, und es kann kompliziertere Schaltkreise als eine Verzögerung eines einzigen DQS-Signals erfordern.

Claims

Verfahren zur Einstellung der zeitlichen Abstimmung mindestens eines internen Signals innerhalb eines Speicherbausteins, umfassend: – Bestimmen einer Phasendifferenz zwischen einem extern erzeugten, der integrierten Schaltung zugeführten Taktsignal (CLK) und einem extern erzeugten und der integrierten Schaltung zugeführten Datenbestätigungssignal (DQS); – Erzeugen eines Mehrbit-Steuersignals auf der Basis der bestimmten Phasendifferenz, indem Ausgangssignale aus mehreren Phasendetektorschaltungen, die jeweils das Taktsignal und das extern erzeugte und der integrierten Schaltung zugeführte Datenbestätigungssignal als Eingangssignale empfangen, verkettet werden; und – Einstellen der zeitlichen Abstimmung des internen Signals auf der Basis des Mehrbit-Steuersignals, so dass das interne Signal eine verzögerte Version des extern erzeugten und der integrierten Schaltung zugeführten Datenbestätigungssignals ist.
Verfahren nach Anspruch 1, wobei das Einstellen der zeitlichen Abstimmung des internen Signals umfasst, eine oder mehrere verzögerte Versionen des extern erzeugten Datenbestätigungssignals auf der Basis des Mehrbit-Steuersignals zu mischen.
Verfahren nach Anspruch 1, wobei das interne Timing-Signal ein Eingangssignal für Steuerlogik ist, deren zeitliche Abstimmung durch das extern erzeugte Datenbestätigungssignal gesteuert wird.
Verfahren nach Anspruch 1, wobei das mindestens eine interne Signal ein Eingangssignal für eine Steuerlogik umfasst, deren zeitliche Abstimmung durch das Datenbestätigungssignal gesteuert wird.
Verfahren nach Anspruch 1, ferner umfassend ein Zuführen des Mehrbit-Steuersignals zu einer Speichersteuerung zur Verwendung bei der Einstellung mindestens eines des Taktsignals und des Datenbestätigungssignals.
Vorrichtung zur Einstellung der internen zeitlichen Abstimmung einer integrierten Schaltung auf der Basis eines ersten und eines zweiten extern erzeugten und der integrierten Schaltung zugeführten Timing-Signals, umfassend: – mindestens eine Phasendetektionsschaltung, die so ausgestaltet ist, dass sie eine Phasendifferenz zwischen dem ersten und dem zweiten extern erzeugten Timing-Signal erkennt und ein Mehrbit-Steuersignal erzeugt, das die erkannte Phasendifferenz anzeigt, wobei die Phasendetektionsschaltung mehrere diskrete Phasendetektoren umfasst, die jeweils das erste und das zweite extern erzeugte Timing-Signal als Eingangssignale empfangen; und – eine einstellbare Verzögerungsschaltung, der das zweiten extern erzeugte Timing-Signal zugeführt wird und die so ausgestaltet ist, dass sie die zeitliche Abstimmung eines internen Timing-Signals auf der Basis des Mehrbit-Steuersignals einstellt, wobei das interne Timing-Signal eine verzögerte Version des zweiten extern zugeführten Timing-Signals ist.
Vorrichtung nach Anspruch 6, wobei die einstellbare Verzögerungsschaltung umfasst: – mehrere Verzögerungselemente; und – eine Mischschaltung zum Erzeugen des internen Timing-Signals durch Mischen eines oder mehrerer Ausgangssignale der Verzögerungselemente, wobei die gemischten Ausgangssignale durch das Mehrbit-Steuersignal bestimmt werden.
Vorrichtung nach einem der Ansprüche 6 bis 7, wobei das interne Timing-Signal ein Eingangssignal für eine Logikschaltung ist, die durch das zweite extern zugeführte Timing-Signal gesteuert wird.
Speichervorrichtung, umfassend: – ein oder mehrere Speicherelemente; – mindestens eine Phasendetektionsschaltung, die so ausgestaltet ist, dass sie eine Phasendifferenz zwischen einem extern erzeugten und der Speichervorrichtung zugeführten Taktsignal (CLK) und einem extern erzeugten und der Speichervorrichtung zugeführten Datenbestätigungssignal (DQS) erkennt, die bei Schreibzugriffen auf das eine oder die mehreren Speicherelemente verwendet werden und ein Mehrbit-Steuersignal erzeugt, das die erkannte Phasendifferenz anzeigt, wobei die mindestens eine Phasendetektionsschaltung mehrere individuelle Phasendetektoren umfasst, die jeweils das Taktsignal und das Datenbestätigungssignal als Eingangssignale empfangen, – mindestens eine einstellbare Verzögerungsschaltung, die so ausgestaltet ist, dass sie die zeitliche Abstimmung von mindestens einem internen Timing-Signal durch Verzögern des Datenbestätigungssignals auf der Basis des Mehrbit-Steuersignals einstellt.
Speichervorrichtung nach Anspruch 9, ferner umfassend: – einen oder mehrere Anschlüsse zum Zuführen des Mehrbit-Steuersignals zu einer externen Einrichtung.