KR20060095519A - Ｄｒａｍ 디바이스용 데이터 스트로브 동기화 - Google Patents

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KR20060095519A
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Abstract

방법들 및 장치들은, 디바이스(예컨대, DRAM 디바이스)에서, 클록 신호(CLK)와 데이터 스트로브 신호(DQS)와 같은 외부에서 공급된 2개의 타이밍 신호들간의 위상차를 결정한다. 신호들 중 하나의 타이밍에 대한 조정이 행해지거나, DQS 신호에 의해 제어되는 회로들에서 사용될 수 있는 여타의 내부 메모리 신호들에 대해 조정이 행해진다.

Description

ＤＲＡＭ 디바이스용 데이터 스트로브 동기화{Data strobe synchronization for ＤＲＡＭ devices}
이하, 간명한 본 발명의 도면설명과, 첨부된 도면들에 예시된 몇몇 실시예들을 참조하여, 본 발명의 특징들을 보다 상세히 설명한다. 하지만, 첨부된 도면들은 본 발명의 전형적인 실시예들을 예시한 것으로, 본 발명의 범위를 제한하려는 것이 아니며, 동일하게 유효한 여타의 실시예들에 대해 허용될 수 있다는 것을 유의한다.
도 1은 종래 기술의 타이밍 접근을 보여주는 타이밍 다이어그램,
도 2는 본 발명의 일 실시예에 따른 예시적인 메모리 디바이스를 포함하는 시스템의 개략적인 다이어그램,
도 3은 본 발명의 일 실시예에 따른 다-상 검출기(multi-phase detector) 및 조정가능한 지연 회로의 개략적인 다이어그램,
도 4는 본 발명의 일 실시예에 따라 검출될 수 있는 위상차들을 예시하는 타이밍 다이어그램, 및
도 5는 본 발명의 일 예시에 따른 예시적인 작동들의 플로우 차트이다.
본 발명은, 메모리 디바이스들에 관한 것으로, 보다 상세하게는, 클록 신호와 데이터 스트로브 신호간의 위상차를 검출하는 것에 관한 것이다.
다수의 메모리 설계에서, 흔히, 1보다 많은 타이밍 신호가 존재하며, 일반적으로 이들 타이밍 신호들은 스큐잉(skew)될 수 있다. 일반적으로, 스큐(skew)는 2개의 타이밍 신호들간의 타이밍, 예컨대, 제 1 타이밍 신호의 리딩 에지(leading edge)로부터 제 2 타이밍 신호의 리딩 에지까지의 시간의 차이를 나타낸다. 몇몇 설계에서, 1개의 타이밍 신호는 사전설정된 허용까지 또 다른 것에 대해 스큐잉되도록 허용될 수 있다. 예를 들어, 현재의 더블 데이터 속도 DDR 다이나믹 랜덤 액세스 메모리(DRAM) 설계에서, 데이터 스트로브 신호(DQS)와 클록 신호(CLK)의 위상 관계는 최대 +/- 25%까지 스큐잉될 수 있다. 몇몇 메모리 설계에서, 메모리내의 소정 로직은 CLK 신호에 대해, 또는 CLK 도메인내에서 시간이 조정(time)될 수 있는 한편, 메모리내의 다른 로직은 DQS 신호에 대해, 또는 DQS 도메인내에서 시간이 조정될 수 있다.
종래의 DRAM 설계에서, 내부 동기화는 최악의(worst-case) DQS-CLK 스큐 조건을 수용하기 위해서 내부 타이밍들을 조정함으로써 행해졌다. 이러한 접근법의 일 예시가 도 1에 도시되어 있다. 3개의 포텐셜(potentisl) DQS 신호들: DQS가 25%까지 CLK를 리드(lead)하는 경우와 DQS가 25%까지 CLK를 래깅(lag)하는 경우에, 공칭(nominal) DQS 타이밍과 2개의 최악의 DQS 타이밍들을 나타내는 DQS @ tDQSSnom, DQS @ tDQSSmin 및 DQS @ tDQSSmax이 도시된다. 메모리의 내부 타이밍은, 클록 속 도가 증가됨에 따라 보다 어려워지고 있는 CLK/DQS 타이밍의 이 전체 범위에 걸쳐 작동될 수 있어야 한다. 이 예시에서, DQS 신호의 타이밍은, 나타낸 바와 같은 CLK - DQS 스큐 범위를 제공하여, CLK(DQS @ tDQSSnom)와 근접하게(closely) 동기화될 수 있거나, 최대 25%까지 CLK(DQS @ tDQSSmin)를 리드할 수 있거나, 최대 25%까지 CLK(DQS @ tDQSSmax)를 래깅할 수 있다.
종래의 DRAM 설계에서, 내부 타이밍은 -25%에서 +25%까지의 범위에 걸쳐 작동되어야 하는 이러한 광범위한 타이밍 차이를 보상하도록 설정되어야 했다. 종래의 설계는 최악의 위상 차이를 가정하여야 했으며, 아마도, 보다 조밀한(tight) 내부 타이밍들을 가짐으로써 그 차이를 처리한다. 메모리 클록 속도가 증가됨에 따라, 이들 클록 신호로부터 도출된 내부 신호들 및 이들 타이밍 차이들을 보상하는 것이 더 어려워지게 되었으며, 데이터 스트로브 신호들은 에러들이 생기는 것을 막기 위해 클록에 보다 근접하게 정렬되어야 할 필요가 있을 수 있다. 최악의 타이밍을 수용하는 것보다는, DQS 신호와 CLK 신호간의 실제 위상차에 기초하여 내부 타이밍 신호들을 조정하는 것이 유익할 수 있다. 하지만, 종래의 설계에서는, 이러한 위상차를 검출하려는 노력이 행해지지 않았다.
그러므로, 메모리 디바이스에서, 신호 타이밍을 조정하기 위해서, 클록 신호(CLK)와 데이터 스트로브 신호(DQS)간의 위상차를 검출하고 이 검출된 차이를 이용하는 방법들 및 장치들이 바람직하다.
본 발명은, 일반적으로, 2개의 신호들간의 스큐 차이를 검출하고, 제 3 신호 안으로의 삽입(insertion)을 위해 스큐 차이에 따라 가변량의 지연(delay)을 제공하는 방법들 및 장치들을 제공한다.
일 실시예는 집적 회로내의 내부 신호의 타이밍을 조정하는 방법을 제공한다. 상기 방법은, 일반적으로, 외부에서 공급된 제 1 타이밍 신호와 제 2 타이밍 신호간의 위상차를 결정하는 단계, 결정된 위상차에 기초하여 다-비트(multi-bit) 제어 신호를 생성하는 단계, 및 상기 다-비트 제어 신호에 기초하여 상기 내부 신호의 타이밍을 조정하는 단계를 포함한다.
또 다른 실시예는 메모리 디바이스에 의해 사용되는 1이상의 신호들의 타이밍을 조정하는 방법을 제공한다. 상기 방법은, 일반적으로, 외부에서 공급된 클록 신호(CLK)와 외부에서 공급된 데이터 스트로브 신호(DQS)간의 위상차를 결정하는 단계, 결정된 위상차에 기초하여 다-비트(multi-bit) 제어 신호를 생성하는 단계, 및 상기 다-비트 제어 신호에 기초하여 상기 1이상의 신호들의 타이밍을 조정하는 단계를 포함한다.
또 다른 실시예는 외부에서 공급된 제 1 타이밍 신호와 제 2 타이밍 신호에 기초하여 집적 회로의 내부 타이밍을 조정하는 장치를 제공한다. 상기 장치는, 일반적으로, 외부에서 공급된 제 1 타이밍 신호와 제 2 타이밍 신호간의 위상차를 검출하고 검출된 위상차를 나타내는 1이상의 지연 제어 신호를 생성하도록 구성된 1이상의 위상 검출 회로 및 상기 지연 제어 신호에 기초하여 내부 타이밍 신호의 타이밍을 조정하도록 구성된 조정가능한 지연 회로를 포함한다.
또 다른 실시예는, 일반적으로 1이상의 메모리 소자와 1이상의 위상 검출 회 로를 포함하는 메모리 디바이스를 제공한다. 위상 검출 회로는, 1이상의 메모리 소자로의 기록 액세스(write access)들 중에 사용되는 클록 신호(CLK)와 데이터 스트로브 신호(DQS)간의 위상차를 검출하고, 검출된 위상차를 나타내는 다-비트 제어 신호를 생성하도록 구성된다.
또 다른 실시예는, 일반적으로 1이상의 메모리 소자, 1이상의 위상 검출 회로 및 1이상의 조정가능한 지연 회로를 포함하는 메모리 디바이스를 제공한다. 위상 검출 회로는, 일반적으로, 1이상의 메모리 소자로의 기록 액세스(write access)들 중에 사용되는 클록 신호(CLK)와 데이터 스트로브 신호(DQS)간의 위상차를 검출하고, 검출된 위상차를 나타내는 다-비트 제어 신호를 생성하도록 구성된다. 일반적으로, 조정가능한 지연 회로는 다-비트 제어 신호에 기초하여 1이상의 내부 타이밍 신호의 타이밍을 조정하는데 사용된다.
본 발명의 실시예들은, 일반적으로, 디바이스(예컨대, DRAM 디바이스)에서, 클록 신호(CLK)와 데이터 스트로브 신호(DQS)와 같은 2개의 신호들간의 위상차를 결정하고, 측정된 차이에 기초하여 타이밍의 몇몇 파라미터들을 조정한다. 몇몇 실시예에서, 데이터 스트로브 신호(DQS) 자체에 대한 조정이 행해진다. 다른 실시예에서는, DQS 신호에 의해 제어되는 회로들에서 사용될 수도 있는 여타의 내부 메모리 신호들에 대해 조정이 행해진다(예를 들면, 이들 신호들은 DQS 도메인내에 존재한다).
이해를 쉽게 하기 위해서, 본 발명의 실시예들은 메모리 디바이스들, 특정하 게는, 상세하게 DRAM 디바이스들을 참조하여 설명될 것이지만, 적용예들을 제한하려는 것이 아니다. 하지만, 당업자라면, 다양한 타입의 다른 타이밍 신호들간의 검출된 위상차에 기초하여, 다양한 다른 타입의 집적 회로들내의 다양한 제어 신호들의 타이밍을 조정하는데 본 명세서에 설명된 동일한 원리들이 적용될 수 있다는 것을 알 수 있을 것이다.
도 2는 CLK 및 DQS 신호들의 위상차가 메모리(예컨대, DRAM) 디바이스(230)내에 존재하는 경우의 본 발명에 따른 시스템을 도시한다. 이 도면은, 본 발명에 초점을 맞추기 위해서, 본 발명과 관련된 구성요소들은 나타내고, 드라이브, 모니터 및 네트워킹과 같은 여타의 구성요소들은 나타내지 않은, 컴퓨터 시스템의 개략적인 부분도를 나타낸다. 이 실시예에서, 프로세서(210)는 본 발명의 산업 분야에 공지된 다양한 수단들을 통해 메모리 제어기에 커플링(couple)된다. 이 예시에서, 데이터 버스(data bus), 어드레스 버스(address bus) 및 제어 버스는 메모리 제어기(220)에 프로세서(210)를 콘택(contact)시킨다.
이 예시에서, 메모리 디바이스(230)는 메모리 제어기(220)에 연결되고 메모리 제어기(220)에 의해 제어된다. 2개의 타이밍 신호들(CLK 및 DQS), 어드레스 버스(ADDR), 및 데이터 버스(DQ)는 메모리 제어기(220)로부터 발생되고 메모리(230)에서 종료되는 것으로 도시되어 있다. 메모리 제어기는 메모리 소자들(234)에 대한 기록 데이터에 대한 기록 작동들을 수행하는 경우에 메모리 디바이스(230)에 CLK 및 DQS 신호들을 공급한다. 간명함을 위해서, 메모리(230)와 메모리 제어기(220) 사이로 진행하는 여타의 신호들, 예컨대 제어 신호들이 도시되어 있지 않다.
예시된 실시예에서, CLK와 DQS간의 타이밍 관계(위상차)는 메모리(230)내의 다-상 검출기(240)에 의해 검출된다. 이 검출기는 다수의 개별 위상 검출기(discrete phase detector)들을 포함할 수 있고, 검출된 위상차의 절대값 및 어떤 신호가 리드되는 지를 나타내는 다수의 신호를 출력할 수 있다. 이 예시에서, n개의 출력은 위상 검출기(240)에 의해 발생되며, 이들 n개의 출력은 조정가능한 지연 회로(250)를 제어하는데 사용된다. 조정가능한 지연 회로(250)는 위상 검출기(240) 및 DQS 신호로부터의 위상차를 입력함에 따라 취해지고, 다양한 회로들의 타이밍을 제어하기 위해 메모리(230)내에서 사용되는 조정된 내부 DQS 신호(DQS')를 생성하도록 조정가능한 지연량을 삽입/제거한다.
예를 들어, DOS'는 기록 작동들 중에 DATA FIFO(first-in first-out) 및 드라이버 로직(270)을 스트로브하는데 사용될 수 있다. 또한, 예시된 바와 같이, DQS'는 DATA FIFO 로직(270)내의 (DQS 클록 신호의 린싱(rinsing) 및 폴링 에지(falling edge)들상의 데이터 수용 및 래치 로직(275)에서) 수용된 (짝수/홀수) 데이터를 오더(order)하는데 사용되는 DQS'의 폴링 에지상의 워드 오더 어드레스(word order address: WODD)를 래치하는데 사용될 수 있다. WODD는 CLK와 연계하여 (어드레스 리시버(address receiver: 235)로부터 어드레스를 수용하는) 컬럼 어드레스 래치 및 카운더 로직(column address latch and counter logic: 237)을 이용하여 래치될 수 있다. 또한, DQS'는 병렬 변환(parallel conversion)에 대한 시리얼(serial) 이후에 린싱 및 폴링 에지들상에서 수용된 데이터를 구동시키기 위해 DATA FIFO 및 드라이버 로직(270)내의 데이터 경로 로직을 동기화하는데 사용될 수 있다. 컬럼 어드레스 래치 및 카운터(237)는 DATA FIFO 및 드라이버 로직(270)에 래치된 어드레스들(WODD)을 공급할 수 있다. 어떤 경우에도, 내부 DQS'가 CLK 신호와 위상에 있어 근접하게 매치되기 때문에, 데이터 경로들 및 이들 어드레스내의 내부 타이밍 마진(internal timing margin)들이 개선될 수 있다.
조정가능한 지연 회로(250)는 다-상 검출기(240)에 의해 제공된 위상차 신호들에 기초하여 입력 신호(DQS')를 생성하기 위해서 외부에서 공급된 DQS의 위상을 조정하는 여하한의 적절한 회로를 포함할 수 있다. 예를 들어, 도 3에 예시된 바와 같이, 조정가능한 지연 회로(250)는, 위상이 고르게 이격된(evenly spaced)(예컨대, 매 1/8 클록 사이클 또는 45°) DQS의 복수의 지연된 버전(version)들을 위상 블렌더 회로(phase blender circuit: 370)로 공급하는 지연 소자들의 멀티-탭 어레이(multi-tap array;252)를 포함한다. 위상 블렌더 회로(370)는, 조정된 내부 DQS 신호(DQS')를 생성하기 위해서, 다-상 검출기(240)에 의해 제공된 신호들에 기초하여, 1이상의 지연된 신호들을 블렌딩(blend)한다. 즉, 블렌더 회로(370)는 지연 소자(252)보다 더 미세한 지연 증가(delay increment)들을 허용한다.
예시된 바와 같이, 다-상 검출기(240)는 3개의 개개의 위상 검출기들: 위상 검출기 1(310), 위상 검출기 2(320), 및 위상 검출기 3(330)를 포함할 수 있다. 상술된 바와 같이, 각각의 위상 검출기(310, 320, 330)의 출력은, 위상 블렌더(270)에 의해, DQS'를 생성하기 위해 블렌딩되도록 지연된 신호들에서 선택되는데 사용된다. 위상 검출기들(310 내지 330)은 DQS와 CLK 사이의 위상 지연의 상이한 크기들에 기초하여 상이한 출력 신호들을 검출하고 생성하도록 설계될 수 있다. 조정가 능한 지연 회로의 보상 및 위상 검출기의 작동 범위는, 예컨대, 높은 작동 주파수(tCK > ~3ns)에서 0.25 * tCK의 tDQSSmin/max를 갖는 최대 DQS - CLK 타이밍 오프셋(예컨대, 90°아웃 오브 페이즈(out of phase))의 항으로 표현될 수 있다. 낮은 작동 주파수에서, 내부 타이밍은 중요한(critical) 것이 아닐 수 있으며, 타이밍 조정은 최대 조정가능한 지연으로 제한될 수 있다.
예를 들어, DQS가 45°이상까지 CLK를 리드하는 경우, 위상 검출기 1(310)은 높은 출력(예컨대, 로직 1)을 생성할 수 있으며, 그 이외에는 낮은 출력(예컨대, 로직 0)을 생성할 수 있다. DQS가 모두(예컨대, 0°이상까지) CLK를 리드하는 경우, 위상 검출기 2(320)는 낮은 출력을 생성할 수 있으며, 그 이외에는 높은 출력을 생성할 수 있는 한편, DQS가 45°이상까지 CLK를 래깅하는 경우, 위상 검출기 3(330)은 높은 출력을 생성할 수 있으며, 그 이외에는 낮은 출력(예컨대, 로직 0)을 생성할 수 있다. 따라서, 이들 위상 검출기들로부터의 출력 신호들은 다양한 범위까지 DQS와 CLK간의 위상관계를 나타내는데 사용될 수 있다. 예를 들어, 아래의 표 I는 개개의 위상 검출기들(Ø1, Ø2, Ø3로 라벨링됨)의 조합된 출력들이 어떻게 해석될 수 있는지를 보여준다.
표 I : 다-상 검출기에 의해 나타내어진 위상 범위
위상 관계 Ø1 Ø2 Ø3
DQS가 45° 또는 그 이상까지 CLK를 리드하는 경우 0 0 0
DQS가 0°내지 45°까지 CLK를 리드하는 경우 1 0 0
DQS가 0°내지 45°까지 CLK를 래깅하는 경우 1 1 0
DQS가 45° 또는 그 이상까지 CLK를 래깅하는 경우 1 1 1
그 후, 블렌딩 회로(370)는 DQS'를 생성하기 위해서 블렌드되도록 지연된 신호들을 선택하기 위해서 이들 신호들을 이용할 수 있다. 예를 들어, DQS가 45°또 는 그 이상까지 CLK를 리드한다는 것을 상기 신호들이 나타내는 경우, 블렌딩 회로(370)는 DQS에 대해 상당한 지연을 갖는 DQS'를 유도하는 지연된 신호들을 선택할 수 있다. 한편, DQS가 45°또는 그 이상까지 CLK를 래깅한다는 것을 상기 신호들이 나타내는 경우, 블렌딩 회로(370)는 최소의 지연으로 또는 추가 지연 없이 DQS를 통과할 수 있다. 당업자라면, 위상 검출기들의 여하한의 개수는 CLK와 DQS간의 상이한 범위의 위상차를 검출하는데 이용될 수 있다는 것을 알 수 있을 것이다.
예를 들어, 도 4는 (최대 3개의 유닛 지연 주기들까지 리딩하는/래깅하는 DQS 신호들(DQSa 내지 DQSf)을 갖는) 6개의 위상 검출기들을 이용하여 검출될 수 있는 CLK와 DQS간의 6개의 상이한 위상차들을 나타낸다. 6개의 상이한 위상 검출기들로부터의 출력 신호들은 CLK와 위상에 있어 보다 근접한 DQS'를 생성하기 위해서 미세한 레졸루션 제어(resolution control)를 제공하도록 위상 블렌더 회로에 제공될 수 있다.
도 5는 다-상 검출기(240) 및 조정가능한 지연 회로(250)가 메모리 디바이스의 내부 타이밍을 조정하기 위해서 함께 작동되는 방식을 예시하는 예시적인 작동들의 플로우 차트를 나타낸다. 상기 작동들은, 단계(502)에서, 외부에서 공급된 CLK 신호와 DQS 신호간의 위상차를 검출함으로써(예를 들어, 다-상 검출기(240)에 의해) 시작된다. 단계(504)에서는, 검출된 위상차를 나타내는 n-비트 출력 신호가 생성된다. 단계(506)에서, 이 출력 신호는 외부 클록 신호와 위상에 있어 보다 근접한 내부 DQS 신호(DQS')를 생성하기 위하여 조정가능한 지연 회로를 제어하는데 사용된다.
이전에 설명된 바와 같이, 내부 DQS 신호는 데이터 및/또는 어드레스 신호들과 같은 여타의 신호들을 수반하는 회로들의 타이밍을 제어하는데 사용될 수 있다. 대안예로서, 또는 추가적으로, 이들 여타의 신호들의 타이밍은 동일한 효과에 대해 지연될 수도 있다. 하지만, 이는, 다수의 다른 신호들을 고려하여, 다수의 지연 회로들을 수반할 수 있으며, 단일 DQS 신호를 지연시키는 것보다 더 복접한 회로를 필요로 할 수 있다.
이상, 본 발명의 실시예들을 설명하였으나, 후속하는 청구항들에 의해 결정되는 본 발명의 기본 범위 및 그 범위를 벗어나지 않고, 본 발명의 다른 실시예 및 또 다른 실시예들이 발명될 수 있다.
본 발명에 따르면, 클록 신호와 데이터 스트로브 신호간의 위상차를 검출하고, 그 검출된 차이를 이용하는 방법들 및 장치가 제공된다.

Claims (20)

  1. 집적 회로내의 내부 신호의 타이밍을 조정하는 방법에 있어서,
    - 외부에서 공급된 제 1 타이밍 신호와 외부에서 공급된 제 2 타이밍 신호간의 위상차를 결정하는 단계;
    - 결정된 위상차에 기초하여, 다-비트(multi-bit) 제어 신호를 생성하는 단계; 및
    - 상기 다-비트 제어 신호에 기초하여 상기 내부 신호의 타이밍을 조정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 방법.
  2. 제 1 항에 있어서,
    상기 내부 신호는 상기 외부에서 공급된 제 2 타이밍 신호의 지연된 버전(delayed version)인 것을 특징으로 하는 타이밍 조정 방법.
  3. 제 2 항에 있어서,
    상기 내부 신호의 타이밍을 조정하는 단계는, 상기 다-비트 제어 신호에 기초하여 상기 외부에서 공급된 제 2 타이밍 신호의 1이상의 지연된 버전들을 블렌딩(blend)하는 단계를 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 방법.
  4. 제 1 항에 있어서,
    상기 내부의 타이밍 신호는, 상기 외부에서 공급된 제 2 타이밍 신호에 의해 타이밍이 제어되는 제어 로직에 대한 입력인 것을 특징으로 하는 타이밍 조정 방법.
  5. 제 1 항에 있어서,
    상기 결정된 위상차에 기초하여 상기 다-비트 제어 신호를 생성하는 방법은, 입력들로서 상기 외부에서 공급된 제 1 타이밍 신호 및 상기 외부에서 공급된 제 2 타이밍 신호를 각각 수용하는 다수의 위상 검출기 회로들로부터 출력 신호들을 연결(concatenate)하는 단계를 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 방법.
  6. 메모리 디바이스에 의해 사용되는 1이상의 신호들의 타이밍을 조정하는 방법에 있어서,
    - 외부에서 공급된 클록 신호(CLK)와 외부에서 공급된 데이터 스트로브 신호(DQS)간의 위상차를 결정하는 단계;
    - 결정된 위상차에 기초하여 다-비트 제어 신호를 생성하는 단계; 및
    - 상기 다-비트 제어 신호에 기초하여 상기 1이상의 신호들의 타이밍을 조정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 방법.
  7. 제 6 항에 있어서,
    상기 1이상의 신호들은 데이터 스트로브 신호의 1이상의 지연된 버전을 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 방법.
  8. 제 7 항에 있어서,
    상기 1이상의 신호들의 타이밍을 조정하는 방법은, 상기 다-비트 제어 신호에 기초하여 상기 데이터 스트로브 신호의 1이상의 지연된 버전을 블렌딩하는 단계를 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 방법.
  9. 제 6 항에 있어서,
    상기 1이상의 신호들은 데이터 스트로브 신호에 의해 타이밍이 제어되는 제어 로직에 대한 입력을 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 방법.
  10. 제 6 항에 있어서,
    상기 클록 신호와 상기 데이터 스트로브 신호 중 1이상을 조정하는데 사용되는 메모리 제어기에 상기 다-비트 제어 신호를 공급하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 방법.
  11. 외부에서 공급된 제 1 타이밍 신호와 제 2 타이밍 신호에 기초하여 집적 회로의 내부 타이밍을 조정하는 장치에 있어서,
    - 외부에서 공급된 제 1 타이밍 신호와 외부에서 공급된 제 2 타이밍 신호간의 위상차를 검출하고 검출된 위상차를 나타내는 1이상의 지연 제어 신호를 생성하도록 구성된 1이상의 위상 검출 회로; 및
    - 상기 지연 제어 신호에 기초하여 내부 타이밍 신호의 타이밍을 조정하도록 구성된 조정가능한 지연 회로를 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 장치.
  12. 제 11 항에 있어서,
    상기 조정가능한 지연 회로는,
    - 복수의 지연 소자들; 및
    - 상기 지연 소자들로부터 1이상의 출력 신호들을 블렌딩함으로써 상기 내부 타이밍 신호를 생성하는 블렌더 회로(blender circuit)를 포함하여 이루어지고,
    블렌딩된 상기 출력 신호들은 상기 지연 제어 신호에 의해 결정되는 것을 특징으로 하는 타이밍 조정 장치.
  13. 제 11 항에 있어서,
    상기 1이상의 위상 검출 회로는 복수의 개별 위상 검출기(discrete phase detector)들을 포함하여 이루어지는 것을 특징으로 하는 타이밍 조정 장치.
  14. 제 11 항에 있어서,
    상기 내부의 타이밍 신호는 상기 외부에서 공급된 제 2 타이밍 신호의 지연된 버전인 것을 특징으로 하는 타이밍 조정 장치.
  15. 제 11 항에 있어서,
    상기 내부의 타이밍 신호는, 상기 외부에서 공급된 제 2 타이밍 신호에 의해 타이밍이 제어되는 로직 회로에 대한 입력인 것을 특징으로 하는 타이밍 조정 방법.
  16. 메모리 디바이스에 있어서,
    - 1이상의 메모리 소자;
    - 상기 1이상의 메모리 소자로의 기록 액세스(write access)들 중에 사용되는 클록 신호(CLK)와 데이터 스트로브 신호(DQS)간의 위상차를 검출하고, 검출된 위상차를 나타내는 다-비트 제어 신호를 생성하도록 구성된 1이상의 위상 검출 회로를 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  17. 제 16 항에 있어서,
    외부 디바이스에 다-비트 제어 신호를 공급하는 1이상의 핀(pin)을 더 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  18. 제 16 항에 있어서,
    상기 1이상의 위상 검출 회로는, 입력들로서 상기 클록 신호 및 상기 데이터 스트로브 신호를 각각 수용하는 복수의 개개의 위상 검출기들을 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  19. 메모리 디바이스에 있어서,
    - 1이상의 메모리 소자;
    - 1이상의 메모리 소자로의 기록 액세스들 중에 사용되는 클록 신호(CLK)와 데이터 스트로브 신호(DQS)간의 위상차를 검출하고, 검출된 위상차를 나타내는 다-비트 제어 신호를 생성하도록 구성된 1이상의 위상 검출 회로; 및
    - 상기 다-비트 제어 신호에 기초하여 1이상의 내부 타이밍 신호의 타이밍을 조정하도록 구성된 1이상의 조정가능한 지연 회로를 포함하여 이루어지는 것을 특징으로 하는 메모리 디바이스.
  20. 제 19 항에 있어서,
    상기 조정가능한 지연 회로는, 상기 다-비트 제어 신호에 기초하여 상기 데이터 스트로브 신호를 지연시킴으로써 상기 내부 타이밍 신호를 생성하도록 구성되는 것을 특징으로 하는 메모리 디바이스.
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