DE10026993A1

DE10026993A1 - Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung

Info

Publication number: DE10026993A1
Application number: DE10026993A
Authority: DE
Inventors: Lee June
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-06-03
Filing date: 2000-05-31
Publication date: 2001-02-22
Anticipated expiration: 2020-06-01
Also published as: DE10026993B4; JP4439683B2; JP2001023391A; US6735727B1

Abstract

Es wird ein Halbleiterspeicherbauelement offenbart, das eine Redundanzansteuerschaltung (300) aufweist. Die Redundanzansteuerschaltung (300) umfaßt ein Mittel zum simultanen Erzeugen einer ersten Redundanzadresse und einer zweiten Redundanzadresse als Reaktion auf die Spaltenadresse in einem Lesezyklus. Die erste Redundanzadresse gibt an, ob die Spaltenadresse fehlerhaft ist, und die zweite Redundanzadresse gibt die Stelle an, wo eine fehlerhafte der ersten angesteuerten Spalten positioniert ist. Die Redundanzansteuerschaltung (300) umfaßt ferner ein Mittel zum Erzeugen von Redundanzansteuersignalen, die jeweils den ersten angesteuerten Spalten entsprechen, als Reaktion auf die erste und die zweite Redundanzadresse. Gemäß der vorliegenden Erfindung speichert die Redundanzansteuerschaltung (300) Fehleradressen unter Verwendung derselben Flash-EEPROM-Zellen wie jener der Hauptzellenmatrix (200) anstelle von elektrischen oder Laserstrahlsicherungen, so daß Adressen, die zum Testen aller redundanten Speicherzellen einer Matrix erforderlich sind, in der Redundanzansteuerschaltung (300) ohne Einschränkung programmiert werden können. Daher ist keine separate Schaltung erforderlich, die ermöglicht, daß die Fehlerexistenz und -nichtexistenz der redundanten Speicherzellen ohne Einschränkung getestet wird.

Description

Diese Anmeldung bezieht sich hinsichtlich der Priorität auf die Koreanische Patentanmeldung Nr. 1999-20445, eingereicht am 3. Juni 1999, und Nr. 1999-22498, eingereicht am 13. Juni, deren Inhalt in seiner Gesamtheit durch die Bezugnahme hierin aufgenommen wird.

Die Erfindung betrifft Halbleiterbauelemente und insbesondere eine Redundanzansteuerschaltung eines Flash- Speicherbauelements, welche ermöglicht, daß die Fehlerexistenz und -nichtexistenz aller redundanten Speicherzellen getestet wird.

Im allgemeinen werden Halbleiterspeicherbauelemente zum Speichern von Daten in flüchtige Halbleiterspeicherbauelemente und nicht-flüchtige Halbleiterspeicherbauelemente klassifiziert. Die flüchtigen Halbleiterspeicherbauelemente verlieren ihre Daten bei einer Stromunterbrechung, und die nichtflüchtigen Halbleiterspeicherbauelemente behalten ihre Daten selbst bei einer Stromunterbrechung bei. Daher wurden die nicht- flüchtigen Halbleiterspeicherbauelemente in Anwendungen, bei denen der Strom plötzlich unterbrochen werden kann, umfangreich verwendet.

Ein nicht-flüchtiges Halbleiterspeicherbauelement, wie z. B. ein Flash-Speicherbauelement, umfaßt elektrisch löschbare und programmierbare ROM-Zellen, von denen jede als "Flash- EEPROM-Zelle" bezeichnet wird. Die Flash-EEPROM-Zelle umfaßt einen Zellentransistor. Wie in Fig. 1 dargestellt, weist der Zellentransistor ein Halbleitersubstrat (oder eine Masse) 2 eines ersten Leitfähigkeitstyps (z. B. P-Typ), Source- und Drainzonen 3 und 4 eines zweiten Leitfähigkeitstyps (z. B. N-Typ), die voneinander beabstandet sind, ein schwebendes Gate 5, das Ladungen speichert und über einem Kanalbereich zwischen den Source- und Drainzonen 3 und 4 angeordnet ist, und ein Steuergate 6, das über dem schwebenden Gate 5 angeordnet ist, auf.

Das Programmieren der Flash-EEPROM-Zelle wird durch einen Mechanismus einer Injektion von heißen Ladungsträgern ausgeführt. Die Injektion von heißen Ladungsträgern wird durch Anlegen einer hohen Spannung (z. B. +10 V) an ihr Steuergate und einer geeigneten positiven Spannung (z. B. +5 V-+6 V) an ihren Drainpol durchgeführt. Zu diesem Zeitpunkt werden der Sourcepol und die Masse des EEPROM- Zellentransistors geerdet. Gemäß der Vorspannungsbedingung der Flash-EEPROM-Zelle werden vom Kanalbereich benachbart zu ihrem Drainpol heiße Ladungsträger in ihr schwebendes Gate injiziert und dadurch wird eine Schwellenspannung des EEPROM-Zellentransistors in einen Zielschwellenspannungsbereich eines programmierten Zellentransistors (z. B. 6 V-7 V) verschoben.

Das Löschen der Flash-EEPROM-Zelle wird durch einen Fowler- Nordheim-Tunnelmechanismus durchgeführt. Die F-N-Tunnelung wird durch Anlegen einer negativen hohen Spannung (z. B. -10V) an ihr Steuergate und einer geeigneten positiven Spannung (z. B. +5 V) an ihre Masse durchgeführt. Zu diesem Zeitpunkt bleiben ihr Sourcepol und Drainpol in einem hochohmigen (oder schwebenden) Zustand. Gemäß der Vorspannungsbedingung werden negative Elektronen in ihrem schwebenden Gate in ihren Sourcepol oder in ihre Masse entladen und dadurch wird eine Schwellenspannung derselben in einen Zielschwellenspannungsbereich eines gelöschten Zellentransistors (z. B. 1 V-3 V) verschoben. Die Zielschwellenspannungsverteilungen der programmierten und gelöschten EEPROM-Zellentransistoren sind in Fig. 2 dargestellt.

Das Lesen des EEPROM-Zellentransistors wird durch Anlegen einer Spannung von 4,5 V an sein Gate und einer Spannung von 1 V an seinen Drainpol durchgeführt. Während des Lesens werden sein Sourcepol und seine Masse geerdet. Gemäß der Vorspannungsbedingung leitet der programmierte EEPROM- Zellentransistor keinen Strom von seinem Drainpol zu seinem Sourcepol und wird als "AUS"-Zelle bezeichnet. Andererseits leitet der gelöschte EEPROM-Zellentransistor Strom von seinem Drainpol zu seinem Sourcepol und wird als "EIN"- Zelle bezeichnet.

Das Flash-Speicherbauelement umfaßt eine Matrix der Flash- EEPROM-Zellen, die entlang Zeilen und Spalten angeordnet sind, welche zueinander orthogonal sind. Die Dichte von Fehlern, die in einem solchen Flash-Speicherbauelement während der Herstellung erzeugt werden, ist relativ unabhängig von der Integrationsdichte des Bauelements, hängt jedoch von der Halbleiterfertigungstechnologie ab. Je höher die Integrationsdichte des Bauelements ist, desto größer ist das Verhältnis der Anzahl von normalen Speicherzellen zu jener von fehlerhaften Speicherzellen. Selbst wenn das Bauelement jedoch nur eine fehlerhafte Speicherzelle darin aufweist, kann das Bauelement nicht normal arbeiten und daher wird das Bauelement aufgegeben (verworfen).

Um das Flash-Speicherbauelement trotz einer solchen fehlerhaften Speicherzelle betreiben zu können, ist in das Flash-Speicherbauelement mit einer Hauptzellenmatrix eine Redundanzzellenmatrix eingefügt. In dem Flash- Speicherbauelement, das eine solche Redundanzzellenmatrix enthält, kann die Fertigungsausbeute verbessert werden.

Mit Bezug auf Fig. 3 umfaßt ein herkömmliches Flash- Speicherbauelement eine Hauptzellenmatrix 10 mit einer Vielzahl von ersten Spalten von Hauptspeicherzellen und eine Redundanzzellenmatrix 20 mit einer Vielzahl von zweiten Spalten von redundanten Speicherzellen. Ferner umfaßt das Flash-Speicherbauelement eine Schaltung 30 zum Austauschen einer ersten Spalte von mindestens einer fehlerhaften Speicherzelle (oder einer fehlerhaften Spalte von Hauptspeicherzellen) gegen eine zweite Spalte von redundanten Speicherzellen. Nachstehend wird eine solche Schaltung 30 "Redundanzansteuerschaltung" genannt.

Wie in Fig. 3 dargestellt, bilden ein Adressenspeicherblock 32 und ein Eingabe/Ausgabe-Codierblock 34 die Redundanzansteuerschaltung 30. Der Adressenspeicherblock 32 speichert fehlerhafte Spaltenadressen zum Austauschen einer fehlerhaften Spalte gegen eine redundante Spalte unter Verwendung von Sicherungselementen (z. B. elektrischen Sicherungen oder Laserstrahlsicherungen), und der Eingabe/Ausgabe-Codierblock 34 erzeugt Redundanzansteuersignale RSi als Reaktion auf Ausgangssignale aus dem Adressenspeicherblock 32. Die Redundanzansteuersignale RSi entsprechen jeweils Eingangs/Ausgangs-Anschlüssen E/Ai (bei diesem Ausführungsbeispiel i = 0-15) des Flash-Speicherbauelements.

Während des Lesens reagiert eine Spalten- Durchgangsgatterschaltung 40 auf Ausgangssignale aus einer Spaltendecodiererschaltung 50 und steuert einen Teil von ersten Spalten in der Hauptzellenmatrix 10 und mindestens eine von zweiten Spalten in der Redundanzzellenmatrix 20 an. Die angesteuerten Spalten der Hauptzellenmatrix 10 entsprechen jeweils den Eingangs/Ausgangs-Anschlüssen E/A0-E/A15. Und dann liest ein Leseverstärker und eine Schreibansteuerschaltung 70 Daten aus der Hauptzellenmatrix 10 über die angesteuerten Spalten aus und ein Leseverstärker und eine Schreibansteuerschaltung 80 liest Daten aus der Redundanzzellenmatrix 20 über die angesteuerte Spalte aus. Wenn die eingegebene Spaltenadresse gleich der gespeicherten Adresse im Adressenspeicherblock 32 sein soll, wird eines der Redundanzansteuersignale RSi aktiviert. Dies bedeutet, daß eine der angesteuerten Spalten in der Hauptzellenmatrix 10 fehlerhaft ist. Daher reagiert eine Multiplexerschaltung 90 auf das aktivierte Redundanzansteuersignal RSi und wählt Daten aus, die über die angesteuerte Spalte der Redundanzzellenmatrix 20 ausgelesen werden, anstatt Daten, die über die fehlerhafte Spalte der Hauptzellenmatrix 10 ausgelesen werden.

Ein Problem entsteht, wenn der Adressenspeicherblock 32 Fehleradressen durch Zertrennen von elektrischen oder Laserstrahlsicherungen, die in den Blöcken 32 und 34 in einer Waferebene oder in einer Packungsebene enthalten sind, speichert. Dieses Problem besteht darin, daß es unmöglich ist, die Fehlerexistenz und -nichtexistenz aller redundanten Speicherzellen in der Redundanzzellenmatrix 20 zu testen. Um den vorstehend beschriebenen Nachteil zu beseitigen, kann eine zusätzliche Schaltung zum Ermöglichen, daß die redundanten Speicherzellen abgeschätzt werden, in dem Flash-Speicherbauelement erforderlich sein. Die zusätzliche Schaltung läßt jedoch die Größe des Flash- Speicherbauelements zunehmen. Ferner braucht es viel Zeit, um die Sicherungen der Redundanzansteuerschaltung 30 zu zertrennen.

Es ist daher Aufgabe der Erfindung, ein Flash- Speicherbauelement mit einer Redundanzansteuerschaltung bereitzustellen, die in der Lage ist, die Fehlerexistenz und -nichtexistenz aller redundanten Speicherzellen ohne Einschränkung zu testen.

Ferner soll ein Flash-Speicherbauelement mit einer Redundanzansteuerschaltung bereitgestellt werden, die in der Lage ist, die Testzeit zu verringern.

Gemäß einem Aspekt der vorliegenden Erfindung wird ein Flash-Speicherbauelement bereitgestellt, welches folgendes umfaßt: eine Hauptzellenmatrix, die in mehrere Eingabe/Ausgabe-Blöcke unterteilt ist, von denen jeder den Eingangs/Ausgangs-Anschlüssen entspricht und ein Bitsegment von mehreren Hauptspalten von Hauptspeicherzellen aufweist; eine Redundanzzellenmatrix mit einem Redundanzbitsegment von mehreren redundanten Spalten von redundanten Speicherzellen; ein Spaltenansteuerelement zum Ansteuern eines Teils der Hauptspalten und mindestens einer der redundanten Spalten als Reaktion auf eine Spaltenadresse; eine Vielzahl von ersten Leseverstärkern, die jeweils den Eingabe/Ausgabe-Blöcken entsprechen, jeweils zum Lesen und Verstärken von gespeicherten Daten in einem entsprechenden Eingabe/Ausgabe-Block über eine so angesteuerte entsprechende Hauptspalte; mindestens einen zweiten Leseverstärker zum Lesen und Verstärken von gespeicherten Daten in der Redundanzzellenmatrix über die so angesteuerte redundante Spalte; eine Redundanzansteuerschaltung zum Erzeugen von Redundanzansteuersignalen, die jeweils den Eingangs/Ausgangs-Anschlüssen entsprechen, als Reaktion auf die Spaltenadresse; und eine Vielzahl von Multiplexern, die jeweils mit den Eingangs/Ausgangs-Anschlüssen gekoppelt sind, jeweils zum Empfangen von Ausgangssignalen aus einem ersten entsprechenden Leseverstärker und aus dem zweiten Leseverstärker und zum Auswählen von einem der so empfangenen Ausgangssignale als Reaktion auf ein entsprechendes der Redundanzansteuersignale. Wobei die Redundanzansteuerschaltung ein Mittel zum simultanen Erzeugen einer ersten Redundanzadresse und einer zweiten Redundanzadresse als Reaktion auf die Spaltenadresse in einem Lesezyklus, wobei die erste Redundanzadresse anzeigt, ob die Spaltenadresse fehlerhaft ist, und die zweite Redundanzadresse die Stelle anzeigt, wo eine fehlerhafte der angesteuerten Hauptspalten positioniert ist; und ein Mittel zum Erzeugen der Redundanzansteuersignale als Reaktion auf die erste und zweite Redundanzadresse umfaßt.

Bei diesem Ausführungsbeispiel umfaßt das Flash- Speicherbauelement eine Testbetriebsart, in der die Fehlerexistenz und -nichtexistenz aller redundanten Speicherzellen in der Redundanzzellenmatrix abgeschätzt wird.

Bei diesem Ausführungsbeispiel werden während der Testbetriebsart Testadressen in dem Mittel zum simultanen Erzeugen programmiert, so daß Daten in der angesteuerten redundanten Spalte in einem Lesezyklus der Testbetriebsart ungeachtet der Fehlerexistenz und -nichtexistenz der Hauptspeicherzellen in der Hauptzellenmatrix ausgegeben werden.

Bei diesem Ausführungsbeispiel umfaßt das Mittel zum simultanen Erzeugen eine Matrix mit einer Vielzahl von Zelleneinheiten, von denen jede mindestens zwei Speicherzellen umfaßt, die dieselben sind wie die Hauptspeicherzellen.

Bei diesem Ausführungsbeispiel umfaßt jede der Speicherzellen in dem Mittel zum simultanen Erzeugen eine Zelle eines elektrisch löschbaren und programmierbaren Festwertspeichers (EEPROM), welche einen Zellentransistor mit einem Sourcepol, einem Drainpol, einem schwebenden Gate und einem Steuergate umfaßt.

Bei diesem Ausführungsbeispiel sind die Gates der zwei EEPROM-Zellen in jeder Zelleneinheit gemeinsam mit einer Wortleitung in dem Mittel zum simultanen Erzeugen verbunden, die Drainpole der zwei EEPROM-Zellen darin sind gemeinsam mit einer entsprechenden Bitleitung in dem Mittel zum simultanen Erzeugen verbunden, und die Sourcepole der zwei EEPROM-Zellen darin sind gemeinsam mit einer Sourceleitung in dem Mittel zum simultanen Erzeugen verbunden.

Bei diesem Ausführungsbeispiel umfaßt das Mittel zum simultanen Erzeugen ferner folgendes: einen Decodierer zum Erzeugen von Ansteuersignalen als Reaktion auf die Spaltenadresse; ein zweites Spaltenansteuerelement zum Ansteuern eines Teils der Bitleitungen in dem Mittel zum simultanen Erzeugen als Reaktion auf die Ansteuersignale; und eine Vielzahl von dritten Leseverstärkern, jeweils zum Auslesen eines Datenbitsignals aus der Matrix in dem Mittel zum simultanen Erzeugen über die angesteuerte Bitleitung, wobei die von den dritten Leseverstärkern gelesenen Datenbitsignale als erste und zweite Redundanzadressen ausgegeben werden.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 einen herkömmlichen EEPROM-Zellentransistor;

Fig. 2 Zielschwellenspannungsverteilungen von EIN- und AUS-Zellen;

Fig. 3 ein herkömmliches Flash-Speicherbauelement;

Fig. 4 ein erfindungsgemäßes Flash-Speicherbauelement;

Fig. 5 eine in Fig. 4 dargestellte Hauptzellenmatrix;

Fig. 6 eine Hauptzellenmatrix, eine Redundanzzellenmatrix, eine Spalten- Durchgangsgatterschaltung, eine Leseverstärkerschaltung und eine Multiplexerschaltung, die in Fig. 4 dargestellt sind;

Fig. 7 ein bevorzugtes Ausführungsbeispiel einer Redundanzansteuerschaltung gemäß der vorliegenden Erfindung;

Fig. 8 ein bevorzugtes Ausführungsbeispiel einer in Fig. 7 dargestellten Matrix; und

Fig. 9A und 9B die Matrixstrukturen zum Vermeiden des Problems der weichen Programmierung und des Draindurchsteuerns.

Die Erfindung wird unter Verwendung eines Flash- Speicherbauelements, insbesondere eines Flash- Speicherbauelements vom NICHT-ODER-Typ mit den Flash- EEPROM-Zellen, dargestellt. Es ist jedoch für Fachleute offensichtlich, daß der Gedanke der vorliegenden Erfindung bei anderen Arten von Halbleiterspeicherbauelementen angewendet werden kann.

Mit Bezug auf Fig. 4 ist das erfindungsgemäße Flash- Speicherbauelement in Blockform dargestellt. Das Flash- Speicherbauelement umfaßt eine Hauptzellenmatrix 200, eine Redundanzzellenmatrix 210, eine Zeilendecodiererschaltung 220, eine Spaltendecodiererschaltung 230, eine Spalten- Durchgangsgatterschaltung 240, eine Leseverstärker- und eine Schreibansteuerschaltung 250 und 260 und eine Multiplexerschaltung 270. Die vorstehend erwähnten Elementarbestandteile werden mit Bezug auf Fig. 5 und 6 genauer beschrieben.

In Fig. 5 ist die Hauptzellenmatrix 200 dargestellt, welche Flash-EEPROM-Zellen umfaßt, die in einer Matrix von mehreren Wortleitungen WL0 bis WLm und mehreren Bitleitungen BL0 bis BLn angeordnet sind. Die Flash-EEPROM- Zellen weisen dieselbe Anordnung und Funktion auf wie jene in Fig. 1. Das heißt, das Programmieren, Löschen und Lesen der Flash-EEPROM-Zellen wird in derselben Weise wie vorstehend beschrieben durchgeführt und somit wird auf deren Beschreibung verzichtet.

Mit Bezug auf Fig. 6 sind Spalten (als "Hauptspalten" bezeichnet) in der Hauptzellenmatrix 200 beispielsweise in sechzehn Bitsegmente (oder als "Eingabe/Ausgabe-Blöcke" bezeichnet) 201 aufgeteilt, so daß sie jeweils sechzehn Eingangs/Ausgangs-Anschlüssen E/A0-E/A15 entsprechen. Ein erstes Spaltenansteuerelement 240a steuert eine der Hauptspalten in jedem Bitsegment 201, die jeweils den Eingangs/Ausgangs-Anschlüssen E/A0-E/A15 entsprechen, gemäß der Steuerung der Spaltendecodiererschaltung 230 an. Die Redundanzzellenmatrix 210 umfaßt mindestens ein Redundanzbitsegment 211 von mehreren redundanten Spalten (nicht dargestellt) und die Hauptzellenmatrix 200 und die Redundanzzellenmatrix 210 teilen sich dieselben Zeilen (Wortleitungen). Ein zweites Spaltenansteuerelement 240b steuert eine der redundanten Spalten in der Redundanzzellenmatrix 210 gemäß der Steuerung der Spaltendecodiererschaltung 230 an. Das erste und das zweite Spaltenansteuerelement 240a und 240b bilden die Spalten- Durchgangsgatterschaltung 240 in Fig. 4.

Sechzehn Leseverstärker und sechzehn Schreibansteuerelemente sind in der Schaltung 250 vorgesehen, so daß sie jeweils den Eingangs/Ausgangs- Anschlüssen E/A0-E/A15 entsprechen. Beim Lesen liest jeder der Leseverstärker Daten aus der Hauptzellenmatrix 200 über die angesteuerte Spalte in einem entsprechenden Bitsegment 201 aus, und jedes der Schreibansteuerelemente steuert die angesteuerte Spalte in dem entsprechenden Bitsegment 201 mit entweder einer Programmierspannung oder einer Programmiersperrspannung gemäß Programmierdaten an. Und ein Leseverstärker und ein Schreibansteuerelement sind in der Schaltung 260 vorgesehen. Ausgangssignale aus den Leseverstärkern 250, die der Hauptzellenmatrix 200 entsprechen, werden jeweils zu entsprechenden Multiplexern 270 geliefert. Gleichzeitig wird ein Ausgangssignal aus dem Leseverstärker, der der Redundanzzellenmatrix 210 entspricht, gemeinsam zu den sechzehn Multiplexern geliefert, wie in Fig. 6 dargestellt. Jeder Multiplexer wählt eines von zwei so gelieferten Eingangssignalen als Reaktion auf ein entsprechendes Redundanzansteuersignal RSi aus.

Wenn beispielsweise das Redundanzansteuersignal RS0 aktiviert wird, reagiert der Multiplexer auf das Redundanzansteuersignal RS0 und überträgt Daten von der Redundanzzellenmatrix 210 anstelle von Daten von der Hauptzellenmatrix 200. Dies bedeutet, daß die angesteuerte Spalte im Bitsegment 201, das dem ersten Eingangs/Ausgangs- Anschluß E/A0 entspricht, fehlerhaft ist. Wenn andererseits das Redundanzansteuersignal RS0 inaktiviert wird, überträgt der Multiplexer Daten von der Hauptzellenmatrix 200 anstelle von Daten von der Redundanzzellenmatrix 210. Dies bedeutet, daß die angesteuerte Spalte im Bitsegment 201, das dem ersten Eingangs/Ausgangs-Anschluß E/A0 entspricht, fehlerlos ist.

Wenn man zu Fig. 4 zurückkehrt, umfaßt das erfindungsgemäße Flash-Speicherbauelement ferner eine Redundanzansteuerschaltung 300, die Adressen, das heißt, Spaltenadressen, entsprechend den fehlerhaften Spalten in der Hauptzellenmatrix 200 speichert, und dadurch werden die fehlerhaften Spalten während den normalen Lese- und Programmierbetriebsarten gegen entsprechende redundante Bitleitungen in der Redundanzzellenmatrix 210 ausgetauscht. Ferner befinden sich in der Redundanzansteuerschaltung 300 programmierte Spaltenadressen, die ermöglichen, daß alle redundanten Speicherzellen in der Matrix 210 während einer Testbetriebsart angesteuert werden. Wie aus der obigen Beschreibung genau zu erkennen ist, können Adreßinformationen in der Redundanzansteuerschaltung 300 frei neu geschrieben werden, so daß die Fehlerexistenz und -nichtexistenz aller redundanten Speicherzellen in der Redundanzzellenmatrix 210 während der Testbetriebsart ausgewählt wird. Und alle redundanten Speicherzellen werden unter Verwendung der programmierten Spaltenadressen in der Schaltung 300 während der Testbetriebsart getestet. Das heißt, Daten werden ausgelesen, die in den redundanten Speicherzellen der Matrix 210 gespeichert sind. Auch Fehleradressen werden in der Redundanzansteuerschaltung 300 gespeichert, so daß fehlerhafte Spalten in der Hauptzellenmatrix 200 gegen entsprechende redundante Spalten in der Redundanzzellenmatrix 210 während der normalen Betriebsart (z. B. Programmieren und Lesen) ausgetauscht werden.

Ein bevorzugtes Ausführungsbeispiel der Redundanzansteuerschaltung 300 ist in Fig. 7 dargestellt. Die Redundanzansteuerschaltung 300 umfaßt eine Matrix 310, die Fehleradreßinformationen zum Austauschen von fehlerhaften Speicherzellen in der Hauptzellenmatrix 200 in Fig. 4 gegen redundante Speicherzellen in der Redundanzzellenmatrix 210 speichert. In der Matrix 310 werden auch Adressen zum Testen der Fehlerexistenz und -nichtexistenz aller redundanten Speicherzellen in der Redundanzzellenmatrix 210 gespeichert. Die erfindungsgemäße Matrix 310 wird unter Verwendung derselben Flash-EEPROM- Zellen wie jener der Hauptzellenmatrix 200 konfiguriert.

Da auf in der Matrix 310 gespeicherte Fehleradressen durch jeden Lesezyklus zugegriffen wird, können die Speicherzellen der Matrix 310 mehr durch eine Lesespeichererscheinung (oder Erscheinung einer weichen Programmierung) beeinträchtigt werden als jene der Hauptzellenmatrix 200. Daher ist es bevorzugt, daß die Matrix 310 von der gut bekannten Erscheinung des Draindurchsteuerns (übermäßiges Löschen) und der Lesespeicherung (weiche Programmierung) frei ist.

Mit Bezug auf Fig. 8, welche ein bevorzugtes Ausführungsbeispiel der Matrix 310 zeigt, sind in der Matrix 310 eine Vielzahl von Zelleneinheiten 312, eine Wortleitung WL und eine Vielzahl von Bitleitungen BL0-BLn vorgesehen, und jede der Zelleneinheiten 312 umfaßt mehrere, beispielsweise zwei, Flash-EEPROM-Zellen MC1 und MC2. Die Flash-EEPROM-Zellen MC1 und MC2 jeder Zelleneinheit 312 umfassen einen Zellentransistor mit einem Drainpol, einem Sourcepol, einem schwebenden Gate bzw. einem Steuergate. Die Steuergates der EEPROM- Zellentransistoren in jeder Zelleneinheit 312 sind gemeinsam mit der Wortleitung WL gekoppelt, ihre Sourcepole sind gemeinsam mit einer Sourceleitung SL gekoppelt und ihre Drainpole sind gemeinsam mit einer entsprechenden Bitleitung BLn gekoppelt.

Die Matrix 310 weist die Vorteile der in Fig. 9A und 9B dargestellten Strukturen auf, so daß die Zellen der Matrix 310 von der Erscheinung des Draindurchsteuerns und der Lesespeicherung frei sind, wie nachstehend genauer beschrieben wird.

Mit Bezug auf Fig. 9 A ist zunächst die Matrixstruktur zur Vermeidung des Problems der weichen Programmierung dargestellt. Die EEPROM-Zellentransistoren sind mit einer Bitleitung BL parallel geschaltet und sind gemeinsam mit einer Wortleitung WL gekoppelt. Insbesondere sind die Steuergates der Zellentransistoren gemeinsam mit der Wortleitung WL gekoppelt, deren Drainpole sind gemeinsam mit der Bitleitung BL gekoppelt und deren Sourcepole sind gemeinsam mit einer Sourceleitung SL gekoppelt. Das heißt, 1-Bit-Daten werden in einer Vielzahl von EEPROM-Zellen gespeichert, die miteinander parallel geschaltet sind. Falls ein Teil der EEPROM-Zellen weichprogrammiert sind, können folglich, wenn mindestens eine EEPROM-Zelle als EIN- Zelle wirkt, Daten aus einer Zelleneinheit der EEPROM- Zellen ausgelesen werden. Die Matrixstruktur von Fig. 9 A weist auch einen weiteren Vorteil auf, wie z. B. eine verbesserte Lesegeschwindigkeit.

Wie in Fig. 9B dargestellt, sind eine Vielzahl von EEPROM- Zellen parallel mit einer Wortleitung WL gekoppelt, damit die Zellen der Matrix 310 vom Erscheinen des Draindurchsteuerns frei sind. Jede der mehreren EEPROM- Zellen ist außerdem mit einer entsprechenden Bitleitung BL0-BLn gekoppelt. Auch wenn eine EEPROM-Zelle übermäßig gelöscht ist, werden gemäß der Anordnung andere EEPROM- Zellen nicht durch die übermäßig gelöschte Zelle beeinflußt. Das heißt, die Zellen der Matrix 310 sind vom Erscheinen des Draindurchsteuerns frei.

Da die Matrix 310 die Vorteile der in Fig. 9A und 9B dargestellten Strukturen aufweist, sind die Zellen der Matrix 310 folglich vom Erscheinen des Draindurchsteuerns und der Lesespeicherung frei. Ferner werden die Zellen der Matrix 310 so gelöscht, daß sie eine Schwellenspannung von 0 V oder eine negative Schwellenspannung besitzen. Unter Verwendung eines solchen Löschschemas kann im Lesezyklus der Hauptspeicherzelle und der Matrix 310 in Fig. 7 eine relativ niedrige Spannung an die Wortleitung WL angelegt werden. Folglich wird auf die Zellen der Matrix 310 eine geringere Beanspruchung aufgebracht und dadurch kann das Erscheinen der Lesespeicherung (weichen Programmierung) verhindert werden.

Wenn man wieder zu Fig. 7 zurückkehrt, umfaßt die Redundanzansteuerschaltung 300 ferner einen ersten Decodierer 320, eine Spalten-Durchgangsgatterschaltung 330, eine Leseverstärkerschaltung 340, einen zweiten Decodierer 350, eine Schreibsteuereinheit 360 und eine Schreibansteuerschaltung 370. Der erste Decodierer 320 empfängt Adreßsignale Ai, um die empfangenen Adreßsignale zu decodieren. Da, wie vorstehend beschrieben, nur eine Wortleitung WL in der Matrix 310 angeordnet ist, werden die decodierten Adreßsignale als Signale zum Ansteuern der Bitleitungen BL0-BLn der Matrix 310 verwendet, und die Wortleitung WL wird im Lesezyklus mit einer Versorgungsspannung versorgt, die geringer ist als eine Wortleitungsspannung zur Hauptzellenmatrix 200. Dies liegt daran, daß die Zellen in der Matrix 310 die Schwellenspannungen von 0 V bzw. den negativen Spannungspegel besitzen. Die Spalten- Durchgangsgatterschaltung 330 steuert einen Teil der Bitleitungen BL0-BLn als Reaktion auf Ausgangssignale aus dem ersten Decodierer 320 an. Beispielsweise werden fünf der Bitleitungen BL0-BLn durch die Spalten- Durchgangsgatterschaltung 330 angesteuert. Daher umfaßt die Leseverstärkerschaltung 340 fünf Leseverstärker und die Schreibansteuerschaltung 370 umfaßt fünf Schreibansteuerelemente.

In einem Lesezyklus arbeiten die Leseverstärker 340 der Redundanzansteuerschaltung 300 synchron mit jenen, die zur Hauptzellenmatrix 200 gehören. Daten von fünf Bits, die aus der Matrix 310 ausgelesen werden, werden als Information zum Austauschen einer fehlerhaften Spalte der Hauptzellenmatrix 200 gegen eine entsprechende redundante Spalte verwendet. Ein Signal eines höchstwertigen Bits (MSB) der Signale aus fünf Datenbits dient zum Anzeigen, ob die Adresse Ai für den ersten Decodierer 320 fehlerhaft ist oder nicht, und entspricht einer ersten Redundanzadresse.

Der Rest der fünf Datenbits wird verwendet, um einen der Multiplexer 270 anzusteuern, die jeweils den Eingangs/Ausgangs-Anschlüssen E/A0-E/A15 entsprechen, und entspricht einer zweiten Redundanzadresse. Wenn das MSB- Signal beispielsweise anzeigt, daß die Adresse Ai fehlerhaft ist, weist es einen hohen Logikpegel auf. Wenn das MSB-Signal andererseits anzeigt, daß die Adresse Ai fehlerlos ist, weist es einen niedrigen Logikpegel auf. Wie aus der obigen Beschreibung zu sehen ist, bilden der erste Decodierer, die Matrix und die Leseverstärkerschaltung ein Mittel zum Erzeugen der ersten Redundanzadresse und der zweiten Redundanzadresse.

Unter weiterem Bezug auf Fig. 7 decodiert der zweite Decodierer 350 die Ausgangssignale aus der Leseverstärkerschaltung 340, um Redundanzansteuersignale RS0-RS15 auszugeben, die jeweils den Multiplexern 270 entsprechen. Wenn das MSB-Signal aus der Leseverstärkerschaltung 340 auf einen hohen Pegel aktiviert wird, aktiviert der zweite Decodierer 350 eines der Redundanzansteuersignale RS0-RS15 als Reaktion auf den Rest der Ausgangssignale aus der Schaltung 340.

Adreßinformationen zum Testen der Redundanzzellenmatrix 210 und zum Austauschen von fehlerhaften Spalten der Hauptzellenmatrix 200 werden in der Matrix 310 unter der Steuerung der Schreibsteuereinheit 360 programmiert. Um die Adreßinformationen zu programmieren geht das Flash- Speicherbauelement zuerst in eine Testbetriebsart. In der Testbetriebsart reagiert die Schreibsteuereinheit 360 auf ein Testsignal TE zum Steuern der Programmierung der Matrix 310. Die Schreibsteuereinheit 360 empfängt beispielsweise in der Matrix 310 zu programmierende Daten XDi, um die empfangenen Daten Di zur Schreibansteuerschaltung 370 zu übertragen. Spannungen, die zum Programmieren erforderlich sind, werden entweder von außen oder von einer eine hohe Spannung erzeugenden Schaltung (nicht dargestellt), die in dem Flash-Speicherbauelement verwendet wird, geliefert.

Angenommen, daß die zum Programmieren erforderlichen Spannungen von außen geliefert werden. Unter dieser Annahme empfängt die Schreibsteuereinheit 360 eine zur Wortleitung WL der Matrix 310 zu liefernde hohe Spannung V_WL, um die empfangene hohe Spannung V_WL zum ersten Decodierer 320 zu übertragen. Die Schreibansteuerschaltung 370 steuert Bitleitungen, die vom ersten Decodierer 320 und von der Spalten-Durchgangsgatterschaltung 330 angesteuert werden, mit einer Programmierspannung oder einer Programmiersperrspannung gemäß den empfangenen Daten Di an. Wie vorstehend dargelegt, werden die Spannungen auf den Bitleitungen entweder von außen oder von der eine hohe Spannung erzeugenden Schaltung, die in dem Flash- Speicherbauelement verwendet wird, geliefert. Unter diesem Vorspannungsumstand werden die in der Wortleitung und den angesteuerten Bitleitungen angeordneten EEPROM-Zellen programmiert.

Gemäß der vorliegenden Erfindung speichert die Redundanzansteuerschaltung 300 Fehleradressen unter Verwendung derselben Flash-EEPROM-Zellen wie jener der Hauptzellenmatrix 200 anstelle von elektrischen oder Laserstrahlsicherungen. Dies bedeutet, daß die zum Testen aller redundanten Speicherzellen der Matrix 210 erforderlichen Adressen ohne Einschränkung programmiert werden können. Da keine separate Schaltung erforderlich ist, die ermöglicht, daß die Fehlerexistenz und -nichtexistenz der redundanten Speicherzellen getestet wird, wird folglich die Größe des Flash-Speicherbauelements nicht erhöht, obwohl die Funktion des Testens der Fehlerexistenz und -nichtexistenz der redundanten Speicherzellen enthalten ist. Da kein Sicherungstrennprozeß, der viel Zeit braucht, nötig ist, wird ferner die Gesamttestzeit des Flash- Speicherbauelements verringert, so daß die Testkosten des Flash-Speicherbauelements verringert werden können.

Die Erfindung wurde unter Verwendung des beispielhaften bevorzugten Ausführungsbeispiels beschrieben. Es sollte jedoch selbstverständlich sein, daß der Schutzbereich der Erfindung nicht auf das offenbarte Ausführungsbeispiel begrenzt ist. Im Gegenteil ist vorgesehen, verschiedene Modifikationen und ähnliche Anordnungen einzuschließen. Dem Schutzbereich der Ansprüche sollte daher die breiteste Interpretation gewährt werden, um alle solchen Modifikationen und ähnlichen Anordnungen einzuschließen.

Claims

1. Halbleiterspeicherbauelement, welches folgendes umfaßt:
eine erste Matrix von ersten Speicherzellen, die in einer Matrix von ersten Zeilen und ersten Spalten angeordnet sind;
eine zweite Matrix von zweiten Speicherzellen, die in einer Matrix von zweiten Zeilen und zweiten Spalten angeordnet sind;
ein Spaltenansteuerelement zum Ansteuern eines Teils der ersten Spalten und mindestens einer der zweiten Spalten als Reaktion auf eine Spaltenadresse;
ein Auslesemittel zum Auslesen von Daten aus der ersten Matrix über die ersten angesteuerten Spalten und von Daten aus der zweiten Matrix über die zweite angesteuerte Spalte;
ein Mittel zum simultanen Erzeugen einer ersten Redundanzadresse und einer zweiten Redundanzadresse als Reaktion auf die Spaltenadresse in einem Lesezyklus, wobei die erste Redundanzadresse anzeigt, ob die Spaltenadresse fehlerhaft ist, und die zweite Redundanzadresse die Stelle anzeigt, wo eine fehlerhafte der ersten angesteuerten Spalten positioniert ist;
ein Mittel zum Erzeugen von Redundanzansteuersignalen, die jeweils den ersten angesteuerten Spalten entsprechen, als Reaktion auf die erste und zweite Redundanzadresse; und
ein Mittel zum Austauschen von Daten in der ersten fehlerhaften Spalte gegen Daten in der zweiten angesteuerten Spalte als Reaktion auf die Redundanzansteuersignale, wenn die erste Redundanzadresse anzeigt, daß die Spaltenadresse fehlerhaft ist.

2. Halbleiterspeicherbauelement nach Anspruch 1, wobei das Halbleiterspeicherbauelement eine Testbetriebsart umfaßt, in der die Fehlerexistenz und -nichtexistenz aller zweiten Speicherzellen in der zweiten Matrix abgeschätzt wird.

3. Halbleiterspeicherbauelement nach Anspruch 2, wobei während der Testbetriebsart in dem Mittel zum simultanen Erzeugen Testadressen programmiert werden, so daß Daten in der zweiten angesteuerten Spalte in einem Lesezyklus der Testbetriebsart ungeachtet der Fehlerexistenz und -nichtexistenz der ersten Speicherzellen in der ersten Matrix ausgegeben werden.

4. Halbleiterspeicherbauelement nach Anspruch 3, wobei das Mittel zum simultanen Erzeugen eine dritte Matrix mit einer Vielzahl von Zelleneinheiten umfaßt, von denen jede mindestens zwei dritte Speicherzellen umfaßt, die dieselben sind wie die ersten Speicherzellen.

5. Halbleiterspeicherbauelement nach Anspruch 4, wobei jede der dritten Speicherzellen eine Zelle eines elektrisch löschbaren und programmierbaren Festwertspeichers (EEPROM) umfaßt, welche einen Zellentransistor mit einem Sourcepol, einem Drainpol, einem schwebenden Gate und einem Steuergate enthält.

6. Halbleiterspeicherbauelement nach Anspruch 5, wobei die Gates der zwei EEPROM-Zellen in jeder Zelleneinheit gemeinsam mit einer Wortleitung verbunden sind, die Drainpole der zwei EEPROM-Zellen darin gemeinsam mit einer entsprechenden Bitleitung verbunden sind, und die Sourcepole der zwei EEPROM-Zellen darin gemeinsam mit einer Sourceleitung verbunden sind.

7. Halbleiterspeicherbauelement nach Anspruch 6, wobei das Mittel zum simultanen Erzeugen ferner folgendes umfaßt:
einen Decodierer zum Erzeugen von Spaltenansteuersignalen als Reaktion auf die Spaltenadresse;
ein zweites Spaltenansteuerelement zum Ansteuern eines Teils der Bitleitungen in der dritten Matrix als Reaktion auf die Spaltenansteuersignale; und
eine Leseverstärkerschaltung zum Auslesen von Datenbitsignalen aus der dritten Matrix über die angesteuerten Bitleitungen, um die gelesenen Datenbitsignale als erste und zweite Redundanzadressen auszugeben.

8. Halbleiterspeicherbauelement nach Anspruch 7, wobei die Wortleitung in der dritten Matrix in einem Lesezyklus mit einer Versorgungsspannung versorgt wird.

9. Halbleiterspeicherbauelement nach Anspruch 7, wobei die Leseverstärkerschaltung synchron mit dem zur ersten Matrix gehörenden Auslesemittel arbeitet.

10. Halbleiterspeicherbauelement nach Anspruch 7, wobei das Mittel zum simultanen Erzeugen ferner eine Schreibsteuereinheit zum Steuern der Programmierung der Testadressen und der Fehleradressen umfaßt.

11. Flash-Speicherbauelement, welches folgendes umfaßt:
eine Hauptzellenmatrix, die in mehrere Eingabe/Ausgabe-Blöcke unterteilt ist, von denen jeder den Eingangs/Ausgangs-Anschlüssen entspricht und ein Bitsegment von mehreren Hauptspalten von Hauptspeicherzellen aufweist;
eine Redundanzzellenmatrix mit einem Redundanzbitsegment von mehreren redundanten Spalten von redundanten Speicherzellen;
ein Spaltenansteuerelement zum Ansteuern eines Teils der Hauptspalten und mindestens einer der redundanten Spalten als Reaktion auf eine Spaltenadresse;
eine Vielzahl von ersten Leseverstärkern, die jeweils den Eingabe/Ausgabe-Blöcken entsprechen, jeweils zum Lesen und Verstärken von gespeicherten Daten in einem entsprechenden Eingabe/Ausgabe-Block über eine so angesteuerte entsprechende Hauptspalte;
mindestens einen zweiten Leseverstärker zum Lesen und Verstärken von gespeicherten Daten in der Redundanzzellenmatrix über die so angesteuerte redundante Spalte;
eine Redundanzansteuerschaltung zum Erzeugen von Redundanzansteuersignalen, die jeweils den Eingangs/Ausgangs-Anschlüssen entsprechen, als Reaktion auf die Spaltenadresse; und
eine Vielzahl von Multiplexern, die jeweils mit den Eingangs/Ausgangs-Anschlüssen gekoppelt sind, jeweils zum Empfangen von Ausgangssignalen aus einem ersten entsprechenden Leseverstärker und aus dem zweiten Leseverstärker und zum Auswählen von einem der so empfangenen Ausgangssignale als Reaktion auf ein entsprechendes der Redundanzansteuersignale,
wobei die Redundanzansteuerschaltung ein Mittel zum simultanen Erzeugen einer ersten Redundanzadresse und einer zweiten Redundanzadresse als Reaktion auf die Spaltenadresse in einem Lesezyklus, wobei die erste Redundanzadresse anzeigt, ob die Spaltenadresse fehlerhaft ist, und die zweite Redundanzadresse die Stelle anzeigt, wo eine fehlerhafte der angesteuerten Hauptspalten positioniert ist; und ein Mittel zum Erzeugen der Redundanzansteuersignale als Reaktion auf die erste und zweite Redundanzadresse umfaßt.

12. Flash-Speicherbauelement nach Anspruch 11, wobei das Flash-Speicherbauelement eine Testbetriebsart umfaßt, in der die Fehlerexistenz und -nichtexistenz aller redundanten Speicherzellen in der Redundanzzellenmatrix abgeschätzt wird.

13. Flash-Speicherbauelement nach Anspruch 12, wobei während der Testbetriebsart Testadressen in dem Mittel zum simultanen Erzeugen programmiert werden, so daß Daten in der angesteuerten redundanten Spalte in einem Lesezyklus der Testbetriebsart ungeachtet der Fehlerexistenz und -nichtexistenz der Hauptspeicherzellen in der Hauptzellenmatrix ausgegeben werden.

14. Flash-Speicherbauelement nach Anspruch 13, wobei das Mittel zum simultanen Erzeugen eine Matrix mit einer Vielzahl von Zelleneinheiten umfaßt, von denen jede mindestens zwei Speicherzellen umfaßt, die dieselben sind wie die Hauptspeicherzellen.

15. Flash-Speicherbauelement nach Anspruch 14, wobei jede der Speicherzellen in dem Mittel zum simultanen Erzeugen eine Zelle eines elektrisch löschbaren und programmierbaren Festwertspeichers (EEPROM) umfaßt, welche einen Zellentransistor mit einem Sourcepol, einem Drainpol, einem schwebenden Gate und einem Steuergate umfaßt.

16. Flash-Speicherbauelement nach Anspruch 15, wobei die Gates der zwei EEPROM-Zellen in jeder Zelleneinheit gemeinsam mit einer Wortleitung in dem Mittel zum simultanen Erzeugen verbunden sind, die Drainpole der zwei EEPROM-Zellen darin gemeinsam mit einer entsprechenden Bitleitung in dem Mittel zum simultanen Erzeugen verbunden sind, und die Sourcepole der zwei EEPROM-Zellen darin gemeinsam mit einer Sourceleitung in dem Mittel zum simultanen Erzeugen verbunden sind.

17. Flash-Speicherbauelement nach Anspruch 16, wobei das Mittel zum simultanen Erzeugen ferner folgendes umfaßt:
einen Decodierer zum Erzeugen von Ansteuersignalen als Reaktion auf die Spaltenadresse;
ein zweites Spaltenansteuerelement zum Ansteuern eines Teils der Bitleitungen in dem Mittel zum simultanen Erzeugen als Reaktion auf die Ansteuersignale; und
eine Vielzahl von dritten Leseverstärkern, jeweils zum Auslesen eines Datenbitsignals aus der Matrix in dem Mittel zum simultanen Erzeugen über die angesteuerte Bitleitung, wobei die von den dritten Leseverstärkern gelesenen Datenbitsignale als erste und zweite Redundanzadressen ausgegeben werden.

18. Flash-Speicherbauelement nach Anspruch 17, wobei die Wortleitung in der Matrix des Mittels zum simultanen Erzeugen in einem Lesezyklus mit einer Versorgungsspannung versorgt wird.

19. Flash-Speicherbauelement nach Anspruch 17, wobei die dritten Leseverstärker in dem Mittel zum simultanen Erzeugen synchron mit den ersten Leseverstärkern, die zur Hauptzellenmatrix gehören, arbeiten.

20. Flash-Speicherbauelement nach Anspruch 17, wobei das Mittel zum simultanen Erzeugen ferner eine Schreibsteuereinheit zum Steuern der Programmierung der Testadressen und der Fehleradressen umfaßt.