CN1954435A - 在包括soi和体硅区域的半导体器件中sti的形成 - Google Patents

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Abstract

本发明公开了在绝缘体上硅(SOI)区域和体硅区域上形成或蚀刻硅沟槽隔离(STI)的方法，以及由此形成的半导体器件。通过利用STI掩模蚀刻到最上硅层，进行定时蚀刻，其在体硅区域中蚀刻到希望深度并且在SOI区域的掩埋绝缘体上停止，并蚀刻穿过SOI区域的掩埋绝缘体，可以在SOI和体硅区域中同时蚀刻STI。用于该方法的掩埋绝缘体蚀刻可以作为硬掩模除去步骤的一部分，以很小的复杂性进行。此外，通过为体和SOI区域选择相同的深度，可以避免后续CMP工艺产生的问题。本发明还清洁了有可能存在氮化硅残留物的SOI和体区域之间的边界。

Description

在包括SOI和体硅区域的 半导体器件中STI的形成
技术领域
本发明通常涉及浅沟槽隔离(STI)，更具体的说，涉及在包括绝缘体上硅(SOI)和体硅区域的半导体器件中STI的形成方法。
背景技术
随着科技发展日益复杂，集成电路(IC)用户对更多功能的需求也在增长。为了给IC提供最佳设计，高性能互补金属氧化物半导体(CMOS)器件需要具有附加特征，例如增强型动态随机存取存贮器(eDRAM)或射频(RF)应用。相对于提供所有这些特征出现的难点是每一项特征是在不同条件下达到最优。举例来说，高性能CMOS在绝缘体上硅(SOI)晶片上实现，但是RF和eDRAM则需要在体硅中构造。
为了将“体技术”中的最优和“SOI技术”中的最优合并，常规技术是制造构图SOI(部分体和部分SOI)晶片。采用这种方法的一种技术是在SOI中结合eDRAM。这种情形下，eDRAM阵列块在体硅上构造，逻辑电路在SOI中构造。采用这种方法的另一种技术是在SOI技术中形成65nm。在65nm情况下的衬底由SOI上的Nfet和体硅上的Pfet组成。这种工艺技术在混合取向技术中被认为是“热门”的。
上述提及的两个例子面临的一个难点是，制造者必须既为SOI也为体硅提供有效扩散隔离。提供这种隔离的常规技术需要两种分离浅沟槽工艺：一种针对体硅，另一种针对SOI。而上述工艺是非常复杂和不合算的。特别指出的是，与体硅相比，构图SOI在浅沟槽隔离(STI)工艺中存在大量难点。
第一个难点与STI蚀刻深度有关。对于SOI区域，STI蚀刻深度是硅厚度，蚀刻停止在掩埋绝缘体顶部，深度通常小于1000A。然而对于体工艺，STI深度远远大于当前SOI厚度，举例来说，通常为3500A或者更深。构图SOI时，STI蚀刻深度相对于体硅只有少数选择。第一个选择是采用SOI STI蚀刻深度，这种蚀刻不能在体区域提供充足隔离。第二个选择是采用体STI蚀刻深度，这种蚀刻在SOI区域操作非常困难。第三个选择是SOI区域中的STI蚀刻深度等于在SOI STI工艺中的标准深度，体硅区域深度等于标准体STI深度。然而这种工艺需要额外的光致抗蚀剂层，并且可能在STI平面化上出现问题。
第二个难点存在于构图SOI中的STI工艺，源于采用注氧隔离(SIMOX)工艺制备的晶片内部的特殊工艺缺陷。在构图SIMOX工艺中，氧化物硬掩模岛最初在体晶片上形成，将晶片区域与高剂量、高能量的氧注入屏蔽。在掩埋氧化物(BOX)的形成中，通过高温氧化工序，BOX边缘(即SOI-体边界的BOX)比SOI场区域的BOX变得更厚。在许多情形下，沿着SOI-体区域边界，掩埋氧化物事实上破坏了晶片表面。原因是，氧化物蚀刻需要除去生长在SIMOX晶片上的氧化物，那些被掩埋氧化物破坏表面的区域也会被蚀刻，晶片表面就会遗留下小凹坑。晶片然后经过衬垫氧化和衬垫氮化硅(SiN)沉积。在SiN沉积工艺中，这些凹坑被氮化物填充并且保留在贯穿多数STI工艺的构图晶片上，如果它们在STI蚀刻工艺中没有被蚀刻掉。一旦STI被填充并且平面化，衬垫SiN需要从晶片表面剥离。经过蚀刻后，在表面附近形成并且填充有SiN的凹坑中没有SiN，并且将保留没有材料直到下一个沉积步骤，例如栅极多晶硅。因为多晶硅通过掺杂或者转化为硅化物可以被电激活，那么填充多晶硅的凹坑就会导致器件短路。这个问题在早期SOI eDRAM硬件中已经被发现。因此，构图SIMOX晶片必须结合工艺来完全除去亚表面凹坑中的氮化物残留物。
综上所述，现有技术需要解决相关问题的工艺。
发明内容
本发明包括在绝缘体上硅(SOI)区域和体硅区域中形成或蚀刻硅沟槽隔离(STI)的方法，以及由此形成的半导体器件。通过利用STI掩模蚀刻到最上硅层，进行定时蚀刻，其在体硅区域中蚀刻到希望深度并且在SOI区域的掩埋绝缘体上停止，并蚀刻穿过SOI区域的掩埋绝缘体，可以在SOI和体硅区域中同时蚀刻STI。用于该方法的掩埋绝缘体蚀刻可以作为硬掩模除去步骤的一部分，以很小的复杂性进行。此外，通过为体和SOI区域选择相同的深度，可以避免后续CMP工艺产生的问题。本发明还清洁了有可能存在氮化硅残留物的SOI和体区域之间的边界。
本发明的第一个方面旨在一种在包括绝缘体上硅(SOI)区域和体硅区域的器件中形成硅沟槽隔离(STI)的方法，该方法包括以下步骤：利用STI掩模蚀刻到最上硅层；进行定时蚀刻，其在所述体硅区域中蚀刻到希望深度并且在所述SOI区域的掩埋绝缘体上停止；蚀刻穿过所述SOI区域的掩埋绝缘体；以及沉积STI材料以形成STI。
本发明的第二个方面旨在一种在混合绝缘体上硅(SOI)区域和体硅区域器件中蚀刻硅沟槽隔离(STI)的方法，该方法包括以下步骤：利用STI掩模蚀刻到最上硅层；进行定时蚀刻，其在所述体硅区域中蚀刻到希望深度并且在所述SOI区域的掩埋绝缘体上停止；以及蚀刻穿过所述SOI区域的掩埋绝缘体。
本发明的第三个方面旨在一种包括绝缘体上硅(SOI)区域和体硅区域的半导体器件，该半导体器件包括：硅沟槽隔离(STI)，延伸到与所述SOI区域的硅层和掩埋绝缘体的厚度基本上相等的深度。
本发明的第四个方面旨在一种在包括绝缘体上硅(SOI)区域和体硅区域的器件中形成硅沟槽隔离(STI)的方法，该方法包括以下步骤：提供STI掩模；以及在所述SOI区域和所述体硅区域中同时形成所述STI。
通过以下对本发明的实施例的更为详细的描述，本发明的上述和其它特征将显而易见。
附图说明
通过参考下面的附图，将对本发明的实施例进行详细描述，其中同样的标号表示同样的要素，其中：
图1示出了在应用本发明之前的晶片的截面图。
图2-6示出了本发明的形成STI或为STI进行蚀刻的方法的截面图。
图7示出了在应用本发明之后的半导体器件的截面图。
具体实施方式
参考附图，图1示出了在体硅区域14中深沟槽12形成之后，在硅沟槽隔离(STI)硬掩模沉积之前的典型晶片10的截面图。晶片10包括绝缘体上硅(SOI)区域20，其中在掩埋绝缘体24上具有硅层22。晶片10还包括例如氮化硅和二氧化硅的衬垫层30。
在一个实施例中，掩埋绝缘体24材料是二氧化硅，但是也可以采用其它材料。仅为了图解说明，SOI区域20的硅层22的厚度大约为700A，SOI区域20的掩埋绝缘体24的厚度大约为1350A。衬垫层30的厚度包括二氧化硅大约为80A(不按比例显示)和氮化硅大约为1200A。然而，需要指出的是，本发明的教导不限于这些特定深度或者图1最初结构的起始点。
如图2-3显示，提供STI掩模。更具体的说，如图2显示，在衬垫层30顶部沉积硬掩模层40，并且进入所有开口。硬掩模层40材料具有与掩埋绝缘体24基本相同的蚀刻特性。在一个实施例中，硬掩模层40包括大约为1000A的原硅酸四乙酯(TEOS)或者掺硼硅酸盐玻璃(BSG)。接下来如图3显示，构图硬掩模层40，进行蚀刻42以形成STI掩模46。蚀刻42延伸穿过硬掩模层40和至少一个抗反射涂层(ARC)(没有显示)和衬垫层30，在最上硅层50上停止，例如在体硅区域14和SOI区域20的硅层22的最上表面上停止。
接下来的步骤如图4显示，进行定时蚀刻50以在体硅区域14中蚀刻到希望深度(D)，在SOI区域20的掩埋绝缘体24的最上表面52上停止。在一个实施例中，在体硅区域14中的希望深度D(以及因此，随后形成的STI)将延伸到至少和SOI区域20的厚度相同的深度，例如至少达到硅层22和掩埋绝缘体24的深度。基于以上描述的深度，举例来说，希望深度大约为2050A，即是硅层22的700A和掩埋绝缘体24的1350A之和。在一个实施例中，定时蚀刻50为反应离子蚀刻工艺，然而也可以采用其它蚀刻工艺。在任何情形下，定时蚀刻50对于掩埋绝缘体24材料例如二氧化硅具有选择性，既蚀刻硅层22，也蚀刻在SOI形成工艺中由于掩埋绝缘体24成为表面在硅层22之下的任何氮化硅。这个步骤同时清洁了有可能存在氮化硅残留物的SOI区域20和体硅区域14之间的边界76。
参考图5，接下来的步骤包括穿过SOI区域20的掩埋绝缘体24进行蚀刻60。在优选实施例中，提供蚀刻60作为硬掩模层40(图3)去除蚀刻的一部分。蚀刻60既蚀刻硬掩模层40，也蚀刻暴露的掩埋绝缘体24材料。然而蚀刻60不能蚀刻任何暴露的硅、多晶硅或氮化硅。也就是说，蚀刻方法对于蚀刻任何暴露的硅、多晶硅和氮化硅是无能力的。
参考图6，接下来的步骤包括沉积STI材料70以形成STI 72。如图6-7显示，最终处理包括进行常规高性能CMOS或DRAM技术抛光(图6)以除去最上表面上的STI材料70，并进行衬垫层30(图6)剥离以形成半导体器件100，如图7显示。半导体器件100包括延伸到与SOI区域20的硅层22和掩埋绝缘体24的厚度基本上相等的深度的STI 72。当希望深度D(图4)基本上等于SOI区域20的硅层22和掩埋绝缘体24的厚度时，STI 72延伸到在SOI区域20和体硅区域14中基本上相等的深度。这个蚀刻深度与仅停止在SOI区域20的硅层22厚度相比，为体硅区域14提供了更多隔离。
尽管与上述详细实施例结合对本发明进行了描述，显然，许多选择、改进和变化对于本领域的技术人员来说是显而易见的。因此，上述本发明的实施例旨在说明，而不是限制。只要不脱离在接下来的权利要求中定义的本发明的精神和范围，可以进行各种改变。

Claims (30)

1.一种在包括绝缘体上硅(SOI)区域和体硅区域的器件中形成硅沟槽隔离(STI)的方法，该方法包括以下步骤：
利用STI掩模蚀刻到最上硅层；
进行定时蚀刻，其在所述体硅区域中蚀刻到希望深度并且在所述SOI区域的掩埋绝缘体上停止；
蚀刻穿过所述SOI区域的掩埋绝缘体；以及
沉积STI材料以形成STI。
2.根据权利要求1的方法，其中在所述体硅区域中的希望深度至少与所述SOI区域的硅层和掩埋绝缘体的厚度相同。
3.根据权利要求1的方法，还包括通过沉积硬掩模层，构图和蚀刻以形成STI掩模来形成STI掩模的步骤。
4.根据权利要求3的方法，其中所述硬掩模层包括原硅酸四乙酯(TEOS)。
5.根据权利要求3的方法，其中所述STI掩模蚀刻步骤包括蚀刻穿过所述硬掩模层和任何抗反射涂层(ARC)和衬垫层中的至少一个。
6.根据权利要求1的方法，其中所述定时蚀刻步骤包括利用对所述掩埋绝缘体材料具有选择性的蚀刻方法。
7.根据权利要求1的方法，其中所述定时蚀刻步骤包括除去所述SOI区域的硅层之下的任何氮化硅。
8.根据权利要求1的方法，其中所述掩埋绝缘体蚀刻步骤包括除去所述STI掩模。
9.根据权利要求1的方法，其中所述掩埋绝缘体蚀刻步骤包括利用不能蚀刻任何暴露的硅、多晶硅和氮化硅的蚀刻方法。
10.根据权利要求1的方法，还包括抛光以除去最上表面上的STI材料并除去衬垫层的步骤。
11.一种在混合绝缘体上硅(SOI)区域和体硅区域器件中蚀刻硅沟槽隔离(STI)的方法，该方法包括以下步骤：
利用STI掩模蚀刻到最上硅层；
进行定时蚀刻，其在所述体硅区域中蚀刻到希望深度并且在所述SOI区域的掩埋绝缘体上停止；以及
蚀刻穿过所述SOI区域的掩埋绝缘体。
12.根据权利要求11的方法，其中在所述体硅区域中的希望深度至少与所述SOI区域的硅层和掩埋绝缘体的厚度相同。
13.根据权利要求11的方法，还包括通过沉积硬掩模层，构图和蚀刻以形成STI掩模来形成STI掩模的步骤。
14.根据权利要求13的方法，其中所述硬掩模层包括原硅酸四乙酯(TEOS)。
15.根据权利要求13的方法，其中所述STI掩模蚀刻步骤包括蚀刻穿过所述硬掩模层和抗反射涂层(ARC)和衬垫层中的至少一个。
16.根据权利要求11的方法，其中所述掩埋绝缘体蚀刻步骤还包括除去所述STI掩模。
17.根据权利要求11的方法，其中所述定时蚀刻步骤包括利用对所述掩埋绝缘体材料具有选择性的蚀刻方法。
18.根据权利要求11的方法，其中所述定时蚀刻步骤包括除去所述SOI区域的硅层之下的任何氮化硅。
19.根据权利要求11的方法，其中所述掩埋绝缘体蚀刻步骤还包括除去一STI掩模。
20.根据权利要求11的方法，其中所述掩埋绝缘体蚀刻步骤包括利用不能蚀刻任何暴露的硅、多晶硅和氮化硅的蚀刻方法。
21.根据权利要求11的方法，还包括抛光以除去最上表面上的STI材料并除去衬垫层的步骤。
22.一种包括绝缘体上硅(SOI)区域和体硅区域的半导体器件，该半导体器件包括：
硅沟槽隔离(STI)，延伸到与所述SOI区域的硅层和掩埋绝缘体的厚度基本上相等的深度。
23.根据权利要求22的半导体器件，其中所述STI延伸到在所述SOI区域和所述体硅区域中基本上相等的深度。
24.根据权利要求22的半导体器件，其中所述STI延伸穿过所述SOI区域的硅层和掩埋绝缘体。
25.一种在包括绝缘体上硅(SOI)区域和体硅区域的器件中形成硅沟槽隔离(STI)的方法，该方法包括以下步骤：
提供STI掩模；以及
在所述SOI区域和所述体硅区域中同时形成所述STI。
26.根据权利要求25的方法，其中所述形成步骤包括：
利用STI掩模蚀刻到最上硅层；
进行定时蚀刻，其在所述体硅区域中蚀刻到希望深度并且在所述SOI区域的掩埋绝缘体上停止；
蚀刻穿过所述SOI区域的掩埋绝缘体；以及
沉积STI材料以形成STI。
27.根据权利要求26的方法，其中在所述体硅区域中的希望深度至少与所述SOI区域的硅层和掩埋绝缘体的厚度相同。
28.根据权利要求26的方法，其中所述定时蚀刻步骤包括利用对所述掩埋绝缘体材料具有选择性的蚀刻方法。
29.根据权利要求26的方法，其中所述定时蚀刻步骤除去所述SOI区域的硅层之下的任何氮化硅。
30.根据权利要求1的方法，其中所述掩埋绝缘体蚀刻步骤包括利用不能蚀刻任何暴露的硅、多晶硅和氮化硅的蚀刻方法。
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