CN112103347A - 一种半导体结构的制造方法 - Google Patents
一种半导体结构的制造方法 Download PDFInfo
- Publication number
- CN112103347A CN112103347A CN202011283775.6A CN202011283775A CN112103347A CN 112103347 A CN112103347 A CN 112103347A CN 202011283775 A CN202011283775 A CN 202011283775A CN 112103347 A CN112103347 A CN 112103347A
- Authority
- CN
- China
- Prior art keywords
- layer
- voltage
- sacrificial
- oxide layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 150000004767 nitrides Chemical class 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 18
- 238000000059 patterning Methods 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000011049 filling Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
本发明公开了一种半导体结构的制造方法。所述制造方法包括：提供一衬底，其包括高压区和低压区；形成牺牲氧化层和牺牲氮化层于所述衬底上；形成图案化的光阻层于所述氮化层，并暴露出位于所述高压区上的所述牺牲氮化层；以所述图案化的光阻层为掩模，对所述高压区进行刻蚀，以于所述高压区内形成凹部；形成高压氧化层于所述凹部内，其与所述牺牲氧化层平齐，且厚度大于所述牺牲氧化层的厚度；移除所述低压区上的所述牺牲氮化层；形成介质层于所述高压区和所述低压区上；形成先进图案化层于所述介质层上，以及形成覆盖层于所述先进图案化层上；形成至少一浅沟槽隔离结构于所述衬底中。本发明改善了浅沟槽隔离结构中填充孔洞的问题。
Description
技术领域
本发明属于集成电路技术领域，特别是涉及一种半导体结构的制造方法。
背景技术
MOSFET（MetallicOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管）半导体器件的制造过程是在半导体衬底（例如硅衬底）中植入STI（ShallowTrenchIsolation，浅沟槽隔离）在STI之间的衬底区域制造NMOS（N-Metal-Oxide-Semiconductor，N型金属氧化物半导体）、PMOS（P-Metal-Oxide-Semiconductor，P型金属氧化物半导体）等多种半导体器件。
半导体衬底上设有多个区域，目前若以同步沉积蚀刻的方式于半导体衬底表面沉积STI以及栅氧化层，受较高的深宽比的影响，会造成STI内出现孔洞等缺陷，随之影响半导体的电性及良率。因此，提供一种半导体结构的制造方法十分重要。
发明内容
本发明的目的在于提供一种半导体结构的制造方法，该制造方法改善了受高深宽比的影响而导致现有STI中填充孔洞的问题。
为实现上述目的，本发明是通过以下技术方案实现的：
本发明提供浅沟槽隔离结构的制造方法，其包括：提供一衬底，所述衬底包括高压区和低压区；形成牺牲氧化层和牺牲氮化层于所述衬底上，所述牺牲氧化层覆盖所述高压区和所述低压区，所述牺牲氮化层覆盖所述牺牲氧化层上；形成图案化的光阻层于所述氮化层上，所述图案化的光阻层暴露出位于所述高压区上的所述牺牲氮化层；以所述图案化的光阻层为掩模，对所述高压区的所述牺牲氮化层、所述牺牲氧化层和部分所述衬底进行刻蚀，以于所述高压区内形成凹部；形成高压氧化层于所述凹部内，所述高压氧化层与所述低压区上的所述牺牲氧化层平齐，且所述高压氧化层的厚度大于所述牺牲氧化层的厚度；移除所述低压区上的所述牺牲氮化层；形成介质层于所述高压区和所述低压区上，所述介质层的厚度大于所述牺牲氮化层的厚度；形成先进图案化层于所述介质层上，以及形成覆盖层于所述先进图案化层上；形成至少一浅沟槽隔离结构于所述衬底中，以隔开所述高压区和所述低压区。
在本发明公开的一些实施例中，使用磷酸溶液刻蚀所述高压区的所述牺牲氮化层，并使用氢氟酸溶液刻蚀所述高压区的所述牺牲氧化层。
在本发明公开的一些实施例中，使用离子刻蚀所述高压区的所述衬底，以于所述高压区内形成预定深度的所述凹部。
在本发明公开的一些实施例中，使用热氧化法于所述高压区的所述衬底中形成预定深度的氧化硅，并使用氢氟酸溶液刻蚀所述氧化硅，以于所述高压区内形成预定深度的所述凹部。
在本发明公开的一些实施例中，所述凹部的预定深度D= H-H/k-h；其中，H为所述高压氧化层的厚度；h为所述牺牲氧化层的厚度；k为氧化物对所述衬底的选择比。
在本发明公开的一些实施例中，所述牺牲氧化层的厚度为90～130A，所述牺牲氮化层的厚度为400～1000A。
在本发明公开的一些实施例中，所述高压氧化层的厚度为800～2000A。
在本发明公开的一些实施例中，所述介质层为氮化硅层，厚度为400～1000A。
在本发明公开的一些实施例中，所述浅沟槽隔离结构中浅沟槽的深度为2000～4000A，刻蚀后检测关键尺寸为600～1200A。
在本发明公开的一些实施例中，所述衬底上还包括：中压区，位于所述低压区和所述高压区之间；存储区，位于所述低压区和所述中压区之间。
本发明提供了一种半导体结构的制造方法，其利用在包括高压区和低压区的半导体衬底上进行多次的刻蚀和氧化层生长，并基于氧化硅和硅之间的选择比，在高压区的半导体衬底上形成预定深度的凹部，从而使得半导体衬底上高压区和低压区上最终的氧化层厚度不一致而整体的高度齐平，所述高压区上氧化层的厚度在预期范围内，且大于低压区上的氧化层的厚度，从而不仅满足半导体器件制程上的需要，同时在所述半导体衬底进行后续的STI的制作过程中避免了受高深宽比的影响而导致孔洞问题。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的半导体结构的制造方法的流程示意图。
图2为对应步骤S1中在衬底器件的结构示意图。
图3为对应步骤S2中在衬底上形成牺牲氮化层和牺牲氧化层时的器件的结构示意图。
图4为对应步骤S3中形成图案化光阻层时的器件的结构示意图。
图5为对应步骤S4中对衬底进行离子刻蚀的一具体方式的结构示意图。
图6为对应步骤S4中对衬底进行热氧化生长的另一具体方式的结构示意图。
图7为对应步骤S4中形成凹部时的器件的结构示意图。
图8为对应步骤S5中器件的结构示意图。
图9为对应步骤S6中器件的结构示意图。
图10为对应步骤S7中器件的结构示意图。
图11为对应步骤S8中器件的结构示意图。
图12为对应步骤S9中进行STI制程时器件的结构示意图。
图13为对应步骤S9中形成STI结构时器件的结构示意图。
图14为对应步骤S9中于STI结构中沉积绝缘介质时器件的结构示意图。
元件符号：
100、衬底；100a、氧化层；110、牺牲氧化层；120、牺牲氮化层；130、图案化光阻层；140、高压氧化层；150、介质层；160、先进图案化层；170、覆盖层；180、浅沟槽；190、绝缘介质；S1~S9步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
如图1至图14所示，本发明制造的半导体结构上形成有多个区域，例如存储（SRAM，Static Random-Access Memory）区、高压（HV，High Voltage）区、中压（MV，MiddleVoltage）区和低压（LV，Low Voltage）以封装相应的半导体器件，例如，存储区由存储单元组成，高压区和低压区共同组成了外围电路区域，并通过STI对各个半导体器件进行隔离，防止器件之间漏电流的产生等。当STI形成以后，再进行后续的制造例如NMOS、PMOS等器件。本发明提供的半导体结构于半导体衬底上进行多次的刻蚀和氧化层生长，并基于氧化硅和硅之间的选择比，在高压区的半导体衬底上形成预定厚度的凹部，从而使得半导体衬底上高压区和低压区上最终的氧化层厚度不一致而整体的高度齐平，所述高压区上氧化层的厚度在预期范围内，且大于低压区上的氧化层的厚度，从而不仅满足半导体器件制程上的需要（高压区需要承受相对较高的电压，例如12V～60V，其上需要形成较厚的栅氧化层），同时在所述半导体衬底进行后续的STI的制作过程中，降低了低压区（核心逻辑电路）的STI的深宽比，例如为4～6，例如为4.3、5.5、5.9，从而避免了向STI沟槽内填充绝缘物质时出现孔洞问题，进而影响电性及良率。
如图1所示，所述半导体器件的制造方法包括但不限于以下步骤：
—S1，提供一衬底，所述衬底包括高压区和低压区；
—S2，形成牺牲氧化层和牺牲氮化层于所述衬底上，所述牺牲氧化层覆盖所述高压区和所述低压区，所述牺牲氮化层覆盖所述牺牲氧化层上；
—S3，形成图案化的光阻层于所述氮化层上，所述图案化的光阻层暴露出位于所述高压区上的所述牺牲氮化层；
—S4，以所述图案化的光阻层为掩模，对所述高压区的所述牺牲氮化层、所述牺牲氧化层和部分所述衬底进行刻蚀，以于所述高压区内形成凹部；
—S5，形成高压氧化层于所述凹部内，所述高压氧化层与所述低压区上的所述牺牲氧化层平齐，且所述高压氧化层的厚度大于所述牺牲氧化层的厚度；
—S6，移除所述低压区上的所述牺牲氮化层；
—S7，形成介质层于所述高压区和所述低压区上，所述介质层的厚度大于所述牺牲氮化层的厚度；
—S8，形成先进图案化层于所述介质层上，以及形成覆盖层于所述先进图案化层上；
—S9，形成至少一浅沟槽隔离结构于所述衬底中，以隔开所述高压区和所述低压区。
如图1和图2所示，在步骤S1中，所述衬底100的材料例如为单晶硅（Si）、单晶锗（Ge）、硅锗（GeSi）或者碳化硅（SiC），也可以为绝缘体上硅（SOI）、绝缘体上锗（GOI）等，在衬底100中形成有高压区和低压区，进一步的还包括位于高压区和低压区之间的中压区和存储区，在这些区域内均具有阱区，例如n阱、p阱（图中未示出）。
如图3所示，在步骤S2中，在所述衬底100的上表面依次形成厚度为90～130A，例如110A的牺牲氧化层110和厚度为400～1000A，例如500A的牺牲氮化层120，该牺牲氧化层110覆盖衬底100的上表面，牺牲氮化层120覆盖氧化层110的上表面，所述牺牲氧化层110可以作为后续的例如核心逻辑控制电路制造工艺中作为栅氧化层，进行后续的STI以及于所述STI内进行高深宽比（HARP）填充作业的过程中，栅氧化层的厚度在上述范围内时，保证了低压区具有预期的深宽比，有效避免了孔洞的现象发生。
如图3所示，形成牺牲氧化层110和牺牲氮化层120的方法没有特别限定，例如使用化学气相沉积法或者热氧化法（例如高温炉管氧化、快速热氧化，原位水蒸气产生氧化）在该衬底100生长该牺牲氧化层110，使用化学气相沉积法在该牺牲氧化层110上生长该牺牲氮化层120。
如图4所示，在步骤S3中，在牺牲氮化层120的上表面旋涂光刻胶，覆盖整个牺牲氮化层120的上表面，经曝光、显影后，去除多余的光刻胶，形成覆盖在位于例如低压区、存储区、中压区的牺牲氮化层120上表面的光阻130，以利于后续对高压区的进行刻蚀作业。
如图4-5，以及图7所示，在步骤S4中，以步骤S3中的光阻130为掩膜，采用刻蚀依次去除位于高压区中的牺牲氮化物层120、牺牲氧化物层110以及部分衬底100，从而于所述高压区的衬底100上形成一刻蚀深度为D的凹部101，在去除该光阻130后，形成如图7所示的结构。
如图4-5，以及图7所示，刻蚀去除牺牲氮化层120、牺牲氧化层110的方法没有特别的限定，例如可以使用热磷酸溶液进行湿法刻蚀制程去除该牺牲氮化层120，使用氢氟酸进行湿法刻蚀制程去除牺牲氧化层110，而不对衬底100表面发生损伤，接着使用例如离子刻蚀继续向下刻蚀衬底100而形成凹部101。
如图7所示，在该衬底100的刻蚀过程中，该凹部101的刻蚀深度的大小和形状并不能进行随意选择，基于后续所述生长的高压氧化层作为高压区的栅氧化层的观点，该刻蚀为整体刻蚀，即高压区衬底100整体下移而形成一矩形平台式的刻蚀凹部101。该凹部101的刻蚀的预定深度D取决于后续形成的高压氧化层140厚度H，低压区处的牺牲氧化层110的厚度h，以及形成高压氧化层140的过程中，氧化物对衬底的选择比k，该预定深度D=H-H/k-h，例如，所述氧化硅对硅衬底的选择比k为2.174 (即，1：0.46)，低压区处牺牲氧化层110的厚度h例如为110A时，那么在形成高压氧化层140厚度H为800～2000A，例如900A时，D为=900A-110A-900A/2.174=376A。
在如上所述的方式中，本发明利用离子刻蚀直接形成该凹部101，如图4，以及图6-7所示，在本发明的另一实施方式中，还可以在刻蚀去除牺牲氮化层120、牺牲氧化层110之后，基于氧化物对衬底100的选择特性，从而直接在衬底100中通过热氧化法生长厚度为D的氧化层100a，例如，对硅衬底进行氧化生成氧化硅，接着例如可以通过氢氟酸刻蚀去除该生长的氧化层100a，形成如图7所示的结构，即，深度为D的凹部101。
如图8所示，在步骤S5中，在该刻蚀深度为D的凹部101中形成预定厚度为H的高压氧化层140，所述高压氧化层140作为高压区的栅氧化层，所述牺牲氧化层110作为低压区的栅氧化层，他们的整体高度齐平，且所述高压氧化层的厚度大于所述牺牲氧化层的厚度，例如为800～2000A，例如900A、1000A，从而保证了可以承受高压电流的影响。
如图8所示，形成高压氧化层140的方法没有特别限定，例如使用热氧化法（例如高温炉管氧化、快速热氧化，原位水蒸气产生氧化）在该凹部101上生长该高压氧化层140。
如图9所示，在步骤S6中，例如可以使用热磷酸溶液进行湿法刻蚀制程去除剩余的牺牲氮化层120，即移除位于所述低压区上的所述牺牲氮化层120，以利于后续于衬底100上进行STI制程，移除剩余的牺牲氮化层120之后，该衬底100以及位于其上的牺牲氧化层110、高压氧化层140，具有平整的表面，牺牲氧化层110作为低压区的栅氧化物层，高压氧化层140作为高压区的栅氧化物层。
如图10所示，在步骤S7中，例如通过化学气相沉积法在所述高压区和所述低压区上表面形成一介质层150，介质层150覆盖牺牲氧化层110和高压氧化层140，该介质层108作为后续STI制程中的掩膜，于所述牺牲氧化层110和高压氧化层140，以及衬底100上形成STI沟槽。所述介质层150与牺牲氮化层120相同，均为氮化硅，厚度例如为120～180nm，例如153nm。
如图11所示，在步骤S8中，在介质层150的上表面依次形成先进图案化层(advanced patterningfilm, APF)160，以及覆盖层170，所述覆盖层170的厚度小于所述先进图案化层160的厚度，例如先进图案化层160厚度为2000～5000A，例如为3000A，覆盖层170的厚度为300～1000A，例如300A、450A，例如采用旋涂工艺形成先进图案化层160，温度为20℃-300℃，先进图案化层160的材料可以为无定形碳或其他材料，能够提供高蚀刻选择比和低线边缘粗糙度(LER)，例如可以采用沉积工艺形成覆盖层170，温度为20℃-250℃，覆盖层170的材料可以为二氧化硅和/或氮氧化硅。
如图12至图13所示，在步骤S9中，以上述的先进图案化层160和覆盖层170为掩膜，刻蚀该介质层150、牺牲氧化层110，高压氧化层140，以及至衬底100中，从而分别于低压区和高压区中，以及位于二者之间的存储区、中压区制备多个浅沟槽180，所述浅沟槽的沟槽深度为2000～4000A，例如3000A、3100A，刻蚀后检测(AEI，After Etch Inspection)关键尺寸(CD，Critical Dimension)为600～1200A，例如800A。此时，所述低压区的深宽比为牺牲氧化层的厚度、介质层的厚度，以及浅沟槽的沟槽深度之和，与AEI CD尺寸之比，例如为4～6，例如为4.3、5.5、5.9，可以有效改善后续沉积绝缘介质190的过程中的孔洞问题。
如图14所示，之后，在该浅沟槽内可以通过沉积工艺、化学机械研磨平坦化（CMP）制程、刻蚀制程，沉积绝缘介质190，以及移除先进图案化层160和覆盖层170，获得浅沟槽隔离结构。
如图14所示，在所述浅沟槽180中沉积绝缘介质190，可以进一步地所述绝缘介质190覆盖所述介质层150的表面，具体地，例如可以通过CVD制程，例如HDP-CVD、HARP-CVD沉积形成相应的绝缘介质190，所述绝缘介质190例如为对研磨具有较高适应力的氧化硅，当然并不限定于此，还可以为氟硅玻璃、二氧化硅等绝缘材料，所述绝缘介质190的厚度为200～1000 nm，例如248 nm、560nm、750nm、890 nm、970 nm。基于本发明提供的半导体结构，在进行填充时，在低压区，进一步地，在低压区、存储区以及中压区上具有低厚度的牺牲氧化层110，从而整体具有低的深宽比，避免了在这些区域中的浅沟槽180内的填充孔洞的问题。
在沉积绝缘介质190之后，可进行一高温（例如800~1200℃）回火制程，以增加所述绝缘介质190的密度和应力情况，之后，例如利用CMP工艺平坦化所述绝缘介质190和部分介质层150，获得相应浅沟槽隔离结构。
因此，本发明利用了在包括高压区和低压区的半导体衬底上进行多次的刻蚀和氧化层的生长，并基于氧化硅和硅之间的选择比，在高压区的半导体衬底上形成预定厚度的凹部，从而使得半导体衬底上高压区和低压区上最终的氧化层厚度不一致而整体的高度齐平，所述高压区上氧化层的厚度在预期范围内，且大于低压区上的氧化层的厚度，从而不仅满足半导体器件制程上的需要，同时在所述半导体衬底进行后续的STI的制作过程中避免了受高深宽比的影响而导致孔洞问题。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括高压区和低压区；
形成牺牲氧化层和牺牲氮化层于所述衬底上，所述牺牲氧化层覆盖所述高压区和所述低压区，所述牺牲氮化层覆盖所述牺牲氧化层；
形成图案化的光阻层于所述牺牲氮化层上，所述图案化的光阻层暴露出位于所述高压区上的所述牺牲氮化层；
以所述图案化的光阻层为掩模，对所述高压区的所述牺牲氮化层、所述牺牲氧化层和部分所述衬底进行刻蚀，以于所述高压区内形成凹部；
形成高压氧化层于所述凹部内，所述高压氧化层与所述低压区上的所述牺牲氧化层平齐，且所述高压氧化层的厚度大于所述牺牲氧化层的厚度；
移除所述低压区上的所述牺牲氮化层；
形成介质层于所述高压区和所述低压区上，所述介质层的厚度大于所述牺牲氮化层的厚度；
形成先进图案化层于所述介质层上，以及形成覆盖层于所述先进图案化层上；
形成至少一浅沟槽隔离结构于所述衬底中，以隔开所述高压区和所述低压区。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，使用磷酸溶液刻蚀所述高压区的所述牺牲氮化层，并使用氢氟酸溶液刻蚀所述高压区的所述牺牲氧化层。
3.根据权利要求1所述的半导体结构的制造方法，其特征在于，使用离子刻蚀所述高压区的所述衬底，以于所述高压区内形成预定深度的所述凹部。
4.根据权利要求1所述的半导体结构的制造方法，其特征在于，使用热氧化法于所述高压区的所述衬底中形成预定深度的氧化硅，并使用氢氟酸溶液刻蚀所述氧化硅，以于所述高压区内形成预定深度的所述凹部。
5.根据权利要求3或4所述的半导体结构的制造方法，其特征在于，所述凹部的预定深度D= H-H/k-h；
其中，H为所述高压氧化层的厚度；
h为所述牺牲氧化层的厚度；
k为氧化物对所述衬底的选择比。
6.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述牺牲氧化层的厚度为90～130A，所述牺牲氮化层的厚度为400～1000A。
7.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述高压氧化层的厚度为800～2000A。
8.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述介质层为氮化硅层，厚度为400～1000A。
9.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述浅沟槽隔离结构中浅沟槽的深度为2000～4000A，刻蚀后检测关键尺寸为600～1200A。
10.根据权利要求1～9任意一项所述的半导体结构的制造方法，其特征在于，所述衬底上还包括：
中压区，位于所述低压区和所述高压区之间；
存储区，位于所述低压区和所述中压区之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011283775.6A CN112103347A (zh) | 2020-11-17 | 2020-11-17 | 一种半导体结构的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011283775.6A CN112103347A (zh) | 2020-11-17 | 2020-11-17 | 一种半导体结构的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112103347A true CN112103347A (zh) | 2020-12-18 |
Family
ID=73784634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011283775.6A Pending CN112103347A (zh) | 2020-11-17 | 2020-11-17 | 一种半导体结构的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112103347A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112864088A (zh) * | 2021-01-11 | 2021-05-28 | 长江存储科技有限责任公司 | 浅沟槽隔离结构的制作方法 |
| CN114175232A (zh) * | 2021-05-12 | 2022-03-11 | 长江存储科技有限责任公司 | 半导体器件及其制作方法 |
| CN114496925A (zh) * | 2022-04-01 | 2022-05-13 | 晶芯成(北京)科技有限公司 | 半导体结构及其制备方法 |
| CN117174650A (zh) * | 2023-11-02 | 2023-12-05 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137453A (zh) * | 2011-11-25 | 2013-06-05 | 上海华虹Nec电子有限公司 | 生长用于高压金属氧化物半导体器件厚栅极氧化层的方法 |
| US20150061022A1 (en) * | 2011-10-11 | 2015-03-05 | Renesas Electronics Corporation | Mos device having shalow trench isolations (sti) with different tapered portions |
| CN109300987A (zh) * | 2018-09-26 | 2019-02-01 | 武汉新芯集成电路制造有限公司 | 一种高压器件的制作方法及mos管器件 |
| CN109545788A (zh) * | 2018-11-28 | 2019-03-29 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| CN109585376A (zh) * | 2018-11-28 | 2019-04-05 | 武汉新芯集成电路制造有限公司 | 半导体器件及其掺杂方法 |
-
2020
- 2020-11-17 CN CN202011283775.6A patent/CN112103347A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150061022A1 (en) * | 2011-10-11 | 2015-03-05 | Renesas Electronics Corporation | Mos device having shalow trench isolations (sti) with different tapered portions |
| CN103137453A (zh) * | 2011-11-25 | 2013-06-05 | 上海华虹Nec电子有限公司 | 生长用于高压金属氧化物半导体器件厚栅极氧化层的方法 |
| CN109300987A (zh) * | 2018-09-26 | 2019-02-01 | 武汉新芯集成电路制造有限公司 | 一种高压器件的制作方法及mos管器件 |
| CN109545788A (zh) * | 2018-11-28 | 2019-03-29 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| CN109585376A (zh) * | 2018-11-28 | 2019-04-05 | 武汉新芯集成电路制造有限公司 | 半导体器件及其掺杂方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112864088A (zh) * | 2021-01-11 | 2021-05-28 | 长江存储科技有限责任公司 | 浅沟槽隔离结构的制作方法 |
| CN114175232A (zh) * | 2021-05-12 | 2022-03-11 | 长江存储科技有限责任公司 | 半导体器件及其制作方法 |
| CN114496925A (zh) * | 2022-04-01 | 2022-05-13 | 晶芯成(北京)科技有限公司 | 半导体结构及其制备方法 |
| CN114496925B (zh) * | 2022-04-01 | 2022-07-01 | 晶芯成(北京)科技有限公司 | 半导体结构及其制备方法 |
| CN117174650A (zh) * | 2023-11-02 | 2023-12-05 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
| CN117174650B (zh) * | 2023-11-02 | 2024-03-01 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100295929B1 (ko) | 트렌치격리부형성및반도체디바이스제조방법 | |
| CN112103347A (zh) | 一种半导体结构的制造方法 | |
| US5989977A (en) | Shallow trench isolation process | |
| US7394131B2 (en) | STI formation in semiconductor device including SOI and bulk silicon regions | |
| KR100459724B1 (ko) | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 | |
| US6482715B2 (en) | Method of forming shallow trench isolation layer in semiconductor device | |
| EP0444836B1 (en) | Process for forming semiconductor device isolation regions | |
| US6350662B1 (en) | Method to reduce defects in shallow trench isolations by post liner anneal | |
| KR20000022794A (ko) | 반도체소자의 트렌치 소자 분리 방법 | |
| US5858857A (en) | Method of forming top corner rounding of shallow trenches in semiconductor substrate | |
| JP2006041503A (ja) | フラッシュメモリ素子の製造方法 | |
| KR20010091947A (ko) | 소자 분리 구조의 형성 방법 | |
| CN113345834A (zh) | 低压器件及其制作方法 | |
| KR100251280B1 (ko) | 샐로우 트랜치 아이솔레이션 방법 | |
| US6268281B1 (en) | Method to form self-aligned contacts with polysilicon plugs | |
| KR20010008579A (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| US20110024871A1 (en) | Semiconductor structure | |
| CN114765171A (zh) | 半导体结构及其制作方法 | |
| US7045450B2 (en) | Method of manufacturing semiconductor device | |
| US6586313B2 (en) | Method of avoiding the effects of lack of uniformity in trench isolated integrated circuits | |
| KR20010068644A (ko) | 반도체장치의 소자격리방법 | |
| CN113097123B (zh) | 半导体结构及其制造方法 | |
| KR100268907B1 (ko) | 반도체소자의격리막및이의형성방법 | |
| JP2006005224A (ja) | 半導体装置の製造方法 | |
| KR100334390B1 (ko) | 이중 게이트산화막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20201218 |
|
| RJ01 | Rejection of invention patent application after publication |