CN1938857A - 肖特基结合型半导体装置的制造方法 - Google Patents

肖特基结合型半导体装置的制造方法 Download PDF

Info

Publication number
CN1938857A
CN1938857A CNA2005800096944A CN200580009694A CN1938857A CN 1938857 A CN1938857 A CN 1938857A CN A2005800096944 A CNA2005800096944 A CN A2005800096944A CN 200580009694 A CN200580009694 A CN 200580009694A CN 1938857 A CN1938857 A CN 1938857A
Authority
CN
China
Prior art keywords
schottky
silicon carbide
under
semiconductor device
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800096944A
Other languages
English (en)
Other versions
CN100463216C (zh
Inventor
中村智宣
土田秀一
三柳俊之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Central Research Institute of Electric Power Industry
Original Assignee
Central Research Institute of Electric Power Industry
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Central Research Institute of Electric Power Industry filed Critical Central Research Institute of Electric Power Industry
Publication of CN1938857A publication Critical patent/CN1938857A/zh
Application granted granted Critical
Publication of CN100463216C publication Critical patent/CN100463216C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在碳化硅外延层的表面形成肖特基电极的肖特基结合型半导体装置的制造方法中,在碳化硅外延层的表面形成由钼、钨、或者它们的合金形成的肖特基电极之后,通过热处理,使合金化反应在碳化硅外延层和肖特基电极之间的界面上发生,从而在该界面形成合金层,据此,在保持n因子为几乎不变的低值的状态下,控制肖特基势垒高度。

Description

肖特基结合型半导体装置的制造方法
技术领域
本发明涉及在碳化硅外延层的表面形成肖特基电极层的肖特基结合型半导体装置的制造方法。
背景技术
碳化硅(SiC)是一种与硅(Si)相比具有优良物性值的半导体,其带隙(band gap)约为硅的3倍,饱和漂移速度约为硅的2倍,绝缘击穿电场强度约为硅的10倍。因此,碳化硅作为电力用半导体装置的材料,被大力开发,现已出售由碳化硅形成的肖特基二极管。
该肖特基二极管由下述部分构成。即:将通过升华法等进行晶体生长的碳化硅的块状单晶,切割成圆形薄片而制得的碳化硅单晶基片;采用化学气相沉积法(CVD:Chemical Vapor Deposition)使碳化硅单晶膜在该碳化硅单晶基片的表面上生长而获得的外延层;采用真空阴极喷镀法、真空蒸镀法等形成于该外延层的表面的肖特基电极;形成于碳化硅单晶基片的内表面的欧姆性电极。镍、钛等可被用作肖特基电极的材料(专利文献1)。
在例如肖特基二极管的肖特基结合型的电力用半导体装置中,必须降低功率损耗。基于正向通电时的功率损耗与因反向电压作用时的漏电流等而造成的功率损耗之总和的肖特基二极管的功率损耗,取决于肖特基电极与碳化硅外延层结合界面上的肖特基势垒高度(SBH:Schottky Barrier Height)。
例如,可以将50%工作循环的肖特基二极管的功率损耗密度记载为1/2(VfJf+VrJr)(非专利文献1)。这里,Vr为反向电压;Jf为正向电流;Vf为正向电压;Jr为反向电流。可以用Vr和Jf评价肖特基二极管。另外,Vf和Jr取决于SBH。作为例子,设Jf为100Acm-2,Vr为4kV,若计算4H-SiC肖特基二极管的功率损耗,则在25~200℃的温度范围内,当SBH等于1.18~1.3eV时,其值为最小。
许多场合使用反向耐压约为0.6~5.0kV的肖特基二极管。而对于该反向耐压,当SBH约为0.9~1.3eV时,功率损耗为最小。但是,在使用镍或者钛形成肖特基电极的场合下,其SBH,镍时约为1.6eV,钛时约为0.8eV。因此,不能使肖特基二极管的功率损耗最小。
以下建议被提出。即:在碳化硅层上使用钛形成肖特基电极之后,在指定的温度下进行热处理,以控制SBH。但是,如果对于使用钛等形成肖特基电极的材料进行热处理,如图2所示,作为参数用来表示肖特基二极管性能的理想因子(n因子)的值增大,并且极大地偏离理想值1。
一般,通过肖特基势垒界面的电流,仅通过势垒的峰顶的场合,即仅为热扩散电流输送的场合,电流相对于电压成指数函数关系地增大。电流值用exp(eV/kT)-1(这里,e为基本电荷;V为电压;k为玻耳兹曼常数;T为温度)表示。但是,在不仅只是通过势垒的峰顶,而且由隧道效应等而通过势垒的内部的场合,电压即使很低,电流也能流通,使电流值不符合上式。因此,为使电压V与该式在形式上吻合,用V/n将其取代,电流值用exp(eV/nkT)-1表示。此n为理想因子,在仅为热扩散电流输送的理想情况下,n=1。然而,在因各种主要原因而发生的除此之外的电流流动的实际情况下,n因子的值变得比1大。
如上所述,用钛等形成肖特基电极之后,为控制SBH,在指定的温度下进行热处理,则n因子的值将增大至远大于1,使得肖特基二极管的性能下降,例如、存在反向电压作用时漏电流变大等问题。
专利文献1:特开2000-188406号公报
非专利文献1:「IEEE Trans.Electron Devices」1993年3月,第40卷第3号,p.645~655。
非专利文献2:「IEEE Trans.Electron Devices」2002年4月,第49卷第4号,p.665~672。
发明内容
本发明旨在解决上述现有技术问题,其目的在于,提供一种在获得常用的、耐压约为0.6~5.0kV的肖特基二极管时,不增大n因子即可将肖特基势垒高度控制在使其功率损耗为最小的期待值的肖特基结合型半导体装置的制造方法。
本发明人发现:通过使用钼或者钨形成肖特基电极,进行热处理,则可在保持n因子为1.05以下的低值状态下,将肖特基势垒高度控制在使其功率损耗为最小的1.0~1.3eV范围内的所期待的最佳值。直至完成本发明。
本发明的肖特基结合型半导体装置的制造方法,是在碳化硅外延层的表面形成肖特基电极的肖特基结合型半导体装置的制造方法,其特征在于:
在碳化硅外延层的表面形成由钼、钨、或者它们的合金形成的肖特基电极之后,通过热处理,使合金化反应在碳化硅外延层和肖特基电极之间的界面上发生,从而在该界面形成合金层,据此,在保持n因子几乎不变的低值的状态下,控制肖特基势垒高度。
该热处理在300~1200℃,最好在400~700℃的温度下进行。据此,可以在保持n因子为1.05以下的低值状态下,将肖特基势垒高度任意控制在1.0~1.3eV(对于钼,1.1~1.3eV;对于钨,1.0~1.1eV)的范围内。
根据本发明,可以不使n因子大幅度地增大,且可将肖特基势垒高度控制在使其功率损耗为最小的范围内的期待值。
另外,因为在制造时对肖特基电极进行了预先的热处理,所以可以制得在高温环境下特性良好的、而且对于因脉冲电流等造成的发热具有高耐热性的肖特基结合型半导体装置。
附图说明
图1为说明本发明一实施例的肖特基二极管制造工序的剖视图。
图2为显示热处理温度与SBH及n因子的关系的曲线图。
图3为对用本发明的制造方法制得的肖特基二极管之正向及反向电流电压进行测试的结果的曲线图。图3(a)为正向的特性,图3(b)为反向的特性。
符号的说明
1.碳化硅单晶基片
2.碳化硅外延层
3.离子注入层
4.二氧化硅氧化膜
5.二氧化硅氧化膜
6.镍膜
7.欧姆电极
8.钼膜
具体实施方式
以下,参照附图说明本发明的实施例。图1(a)~(d)为说明本发明一实施例的肖特基二极管制造工序的剖视图。图1(a)中,1为碳化硅单晶基片;2为碳化硅外延层;3为离子注入层。碳化硅单晶基片1为以高浓度(5×1018cm-3)掺杂不纯物的n型4H-SiC基片,使用由切割通过升华法(改良雷利法)等使晶体生长的碳化硅块状晶体而制得的圆形薄片。
在采用改良雷利法的场合,例如,在坩锅中加入碳化硅粉末,在2200~2400℃的温度下加热使之气化,使其在籽晶的表面,以通常为0.8~1mm/h的速度沉积并整体生长。按照指定的厚度以及使所要的晶面表露的要求将得到的结晶块切割成薄片,制得碳化硅单晶基片1。
通过研磨处理等,使该碳化硅单晶基片1平滑。使用氢腐蚀、化学机械研磨(CMP:Chemical Mechanical Polishing)等方法处理切割出来的圆形薄片表面,使其如镜面一样平滑,则可以减小向外延膜的基面位错的传播密度。
接着,采用CVD法,使碳化硅单晶膜在已作平滑加工的碳化硅单晶基片1的表面外延生长。使用丙烷等作为碳的原料气,使用硅烷等作为硅的原料气。向碳化硅单晶基片的表面上,供给由这些原料气与氢气等载气及作为掺杂气体的氮气组成的混合气体。
在这些气体的环境下,例如:在1500~1600℃、40~80Torr的条件下,使碳化硅以2~20μm/h的生长速度外延生长。据此,使具有与碳化硅单晶基片1相同晶体型(crystal type)的4H-SiC单晶阶梯型滑移生长(step flow growth),结果形成,以2.2×1015cm-3掺杂不纯物氮气的、膜厚为30μm的碳化硅外延层2。
可以使用作为用于外延生长的具体装置的立式热壁炉(verticaltype hot wall reactor)。在立式热壁炉中,设置了用石英形成的水冷双重圆筒管。在水冷双重圆筒管的内部,设置了圆筒状的绝热材料、由石墨形成的热壁、以及用于纵向固定碳化硅单晶基片的楔形基座。在水冷双重圆筒管的外侧周围,设置了高频加热线圈。使用该高频加热线圈,通过高频感应加热该热壁。利用来自热壁的辐射热,加热固定在楔形基座上的碳化硅单晶基片。在加热碳化硅单晶基片的同时,从水冷双重圆筒管的下方供给反应气体。据此,使碳化硅在碳化硅单晶基片的表面上外延生长。
在碳化硅单晶基片1的表面上形成碳化硅外延层2膜之后,洗净该基片。接着,将基片导入热氧化炉,在1125℃的温度下,进行约1小时的氧化处理。由此在碳化硅外延层2上形成当离子注入时防止污染的、起保护膜作用的氧化膜。
接着,采用光刻法除去部分氧化膜,形成开口。使碳化硅外延层2从该开口露出。然后,从该开口离子注入作为p型不纯物的铝,形成铝离子注入层3(JTE:Junction Termination Extension)。为了缓和之后形成的肖特基电极周边的电场集中(electrical field concentration)、和提高耐压性(voltage withstanding capability),在肖特基电极周边的位置形成该铝离子注入层3。控制铝离子注入层3中的铝离子的浓度,使其从中心向外部降低.铝离子的浓度,中心为2.2×1018cm-3,外部为3×1017cm-3。在注入铝离子之后,为了电激活铝,在1700℃的温度下进行3分钟的热处理。
接着,洗净已形成铝离子注入层的碳化硅单晶基片1。然后,在1200℃的温度下进行5小时的氧化处理,使如图1(b)所示的氧化硅氧化膜4、5在该基片的两面形成。在使用缓冲氢氟酸(bufferedhydrofluoric)去除碳化硅单晶基片1背面的氧化膜5之后,采用真空蒸镀法,在该背面堆积如图1(c)所示的、膜厚为350nm的镍膜6。接着,在1050℃的温度下进行90秒的热处理。通过该热处理,镍膜6和碳化硅单晶基片1形成如图1(d)所示的合金(硅化镍)层。该层作为欧姆电极7而发挥其功能。
在形成欧姆电极7之后,采用与以上同样的光刻法,去除所要形成肖特基电极的区域内的氧化硅氧化膜4。接着,通过喷镀法,即:在温度约为室温至50℃的温度下,使用数分钟的喷镀气体—氩气,在碳化硅外延层2的表面堆积膜厚为100nm的钼膜8(肖特基电极)。
在堆积了钼膜8之后,在规定的温度下进行热处理。优选地为在氩气或氮气等惰性气体的氛围下进行热处理。
通过该热处理,在碳化硅外延层2与肖特基电极8之间的界面上进行合金化(alloying reaction),从而在该界面上形成数nm的合金层。通过高分辨透射式电子显微镜的反差图像(contrast image)可以确认该合金层的存在。该合金层的组份被认为是由碳化钼和硅化钼组成的合金。
通过热处理形成合金层,可以使肖特基二极管具有使用中不随温度条件等的变动而改变的稳定物性,同时还可以控制SBH,使其能够成为功率损耗为最小的范围内的期待值。即:通过在300~1200℃、优选地在400~700℃的温度范围内进行热处理,可以控制SBH,使其成为1.1~1.3eV之间的任一数值(在400~700℃的温度下为1.1~1.25eV)。此时,n因子几乎不因在上述温度范围内进行的热处理而发生改变,可以被保持为接近于1的较低的数值。
图2表示热处理温度与SBH,以及热处理温度与n因子的关系。在如图2所示的使用钼的场合,SBH由热处理前约1.1eV增大至在600℃的温度下约1.2eV,而n因子却保持为1.05以下的几乎为定值的数值。另外,图中虽未表示,在900℃的热处理温度下,SBH为1.27eV、n因子为1.05以下。本实施例中,通过600℃的温度下进行10分钟的热处理,已控制SBH,使其成为耐压4kV的场合降低功率损耗的最佳值1.2eV。
相比之下,对于至今一直使用的金属之一的钛,如图2所示,虽然可通过进行热处理而能控制SBH,但是由于n因子同时发生大幅度的变动和增大,故而当施加反向电压时漏电流由此增大等,影响了元件性能。
图3表示,对在本实施例中制得的肖特基二极管在20℃的温度下所进行的正向及反向电流电压测定的结果。图3(a)为正向特性,图3(b)为反向特性。特性正向电阻为12.2mΩcm2,特性正向电压(Vf:正向电流密度为100Acm-2的电压)为2.2V,耐压为4.4kV。如上所述,获得了具有高的耐压,同时具有非常低的特性正向电阻及特性正向电压、且功率损耗小的肖特基二极管。
下面介绍基于以上实施例制作的两个肖特基二极管的物性数值。
[肖特基二极管(1)]
SBH:1.27V
n因子:1.02
(以下为在20℃的温度下的测定值)
特性正向电阻:12.20mΩcm2
特性正向电压:2.16V
耐压:4.40V
漏电流密度:0.66mAcm-2(反向电压4.0kV)
[肖特基二极管(2)]
SBH:1.28V
n因子:1.02
(以下为在20℃的温度下的测定值)
特性正向电阻:9.07mΩcm2
特性正向电压:1.89V
耐压:4.15V
漏电流密度:0.14mAcm-2(反向电压3.5kV)
0.96mAcm-2(反向电压4.0kV)
(以下为在150℃的温度下的测定值)
特性正向电阻:29.46mΩcm2
特性正向电压:3.64V
漏电流密度:0.30mAcm-2(反向电压3.0kV)
另外,尽管肖特基二极管(2)的反向电压3.5kV下的漏电流密度0.14mAcm-2,为以上非专利文献2中所报告的5-kV Ni-4H-SiC肖特基二极管的1/100以下的值,但是特性正向电压(在25Acm-2)约为其值的一半。
此外,在150℃、正向电流100mAcm-2、反向电压3kV的条件下使肖特基二极管(2)工作时,通电状态下和断电状态下的功率损耗分别为364Wcm-2和0.9Wcm-2。如此,即使在高温环境下,断电状态下的功率损耗与通电状态下的功率损耗相比仍非常小。
因为在本发明的制造工序中,对肖特基电极预先进行了高温热处理,所以根据本发明获得的肖特基二极管,即使在高温下也能稳定地工作,即高温环境下的特性良好。例如,如上所述,即使在高温下漏电流也非常小,如可在250℃温度条件下工作。另外,即使因脉冲电流突然流经二极管而引起其发热,因为如上所述对肖特基电极预先进行了高温热处理,所以不易损伤,耐热性高。
在本实施例中,使用钼作为形成肖特基电极的材料。然而,如图2所示,使用钨也可以在保持n因子低值且不降低元件的性能的状态下,将肖特基势垒高度控制在使其功率损耗为最小的范围内的期待值。在同一图中,在热处理前的约为1.2eV的SBH减小至600℃的温度下的约1.1eV,而n因子保持为1.05以下的几乎为定值的数值。另外,图中未表示的,在700℃的热处理温度下,SBH为1.06eV、n因子为1.05以下。
在使用钨作为形成肖特基电极的材料的场合,在碳化硅外延层上堆积钨膜、形成肖特基电极后,在规定的温度下进行热处理。优选地为在氩气或氮气等惰性气体的氛围下进行热处理。通过该热处理,使合金化反应在碳化硅外延层与肖特基电极之间的界面上发生,从而在界面上形成数nm的合金层。该合金层的组分被认为是由碳化钨和硅化钨组成的合金。
在300~1200℃,优选地在400~700℃的温度范围内进行热处理,通过该热处理,使钨与碳化硅在界面上发生反应,以形成合金层。据此,可以在保持n因子为1.05以下的低值状态下,将SBH控制在使功率损耗成为最小最佳值的1.0~1.1eV(在400~700℃的温度下,1.05~1.1eV)范围内的任一数值。即使在使用钼和钨的合金形成肖特基电极的场合,也可以通过在上述温度范围内的热处理,进行同样的控制。
以上说明了本发明的优选的实施例。但是,本发明并不仅限于这些实施例,可以在不偏离其宗旨的范围内进行各种变形和变更。以下叙述其中一例。
作为碳化硅单晶基片,除了使用通过改良瑞利法整体生长的结晶块以外,还可使用通过CVD法整体生长的结晶块。
使外延膜生长的单晶基片可以是硅。如上述实施例,在使用碳化硅单晶基片作为使外延膜生长的单晶基片的场合,并不特别限定其晶体型(crystal type),可以使用各种晶体型的碳化硅单晶基片。例如,除了在上述实施例中使用的4H-SiC(hexagonal crystal four timesperiodic type),作为优选的晶体,其它的还有6H-SiC(hexagonal crystalsix times periodic type)、3C(cubic crystal three times periodic type)等。
在本发明中,也不特别限定碳化硅单晶基片的进行外延生长的晶面和晶体取向。作为碳化硅单晶基片的进行外延生长的晶面,例如,可列举(0001)Si面、(000-1)C面、(11-20)面、(01-10)面和(03-38)面等。
在(0001)Si面、(000-1)C面上外延生长的场合,使用沿着[01-10]方向、[11-20]方向、或者[01-10]方向和[11-20]方向之间的中间方向的偏离方向,例如使用1~12°的偏离角斜切出来的基片,通过阶梯型滑移生长技术,在该晶面上使碳化硅外延生长。
另外,关于上述内容,对于晶格方位及晶格面,个别的方位用[],个别的面用()表示。对于负的指数,在结晶学上,在数字的上方加“-”(细线标记)表示,可是,为了方便说明书的制作,在数字的前面加负号以代替原表示。
为了缓和肖特基电极周边的电场集中,如上述本实施例,在形成离子注入层的场合,例如,也可以离子注入与SiC外延层的导电型相反的导电型的其它不纯物。
作为在SiC外延层上堆积钼或者钨的方法,除了真空阴极喷镀法,也可采用真空蒸镀法、电子束法等其它方法。
在上述实施例中,使用钼作为肖特基二极管的肖特基电极并进行了热处理,但是,除此之外,本发明也适用于,作为栅电极使用肖特基电极的MESFET等肖特基结合型半导体装置的制造。

Claims (3)

1、一种肖特基结合型半导体装置的制造方法,是在碳化硅外延层的表面形成肖特基电极的肖特基结合型半导体装置的制造方法,其特征在于,
在碳化硅外延层的表面形成由钼、钨、或者它们的合金构成的肖特基电极之后,通过热处理,使合金化反应在碳化硅外延层和肖特基电极之间的界面上发生,从而在该界面形成合金层,据此,在保持n因子为几乎不变的低值的状态下,控制肖特基势垒高度。
2、如权利要求1所述肖特基结合型半导体装置的制造方法,其特征在于,热处理温度为300~1200℃。
3、如权利要求2所述肖特基结合型半导体装置的制造方法,其特征在于,在保持n因子为1.05以下的低值的状态下,将肖特基势垒高度任意控制在1.0~1.3eV的范围内。
CNB2005800096944A 2004-03-26 2005-03-25 肖特基结合型半导体装置的制造方法 Expired - Fee Related CN100463216C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP092660/2004 2004-03-26
JP2004092660 2004-03-26

Publications (2)

Publication Number Publication Date
CN1938857A true CN1938857A (zh) 2007-03-28
CN100463216C CN100463216C (zh) 2009-02-18

Family

ID=35056485

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800096944A Expired - Fee Related CN100463216C (zh) 2004-03-26 2005-03-25 肖特基结合型半导体装置的制造方法

Country Status (6)

Country Link
US (1) US7507650B2 (zh)
EP (1) EP1739753A4 (zh)
KR (1) KR100797855B1 (zh)
CN (1) CN100463216C (zh)
TW (1) TW200534377A (zh)
WO (1) WO2005093840A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102124567B (zh) * 2008-08-21 2013-04-03 昭和电工株式会社 半导体装置及半导体装置的制造方法
CN104576325A (zh) * 2015-01-27 2015-04-29 株洲南车时代电气股份有限公司 一种制作碳化硅sbd器件的方法及其正面保护方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394158B2 (en) 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7834376B2 (en) 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
JP2007220889A (ja) * 2006-02-16 2007-08-30 Central Res Inst Of Electric Power Ind ショットキー接合型半導体素子およびその製造方法
EP2047514A4 (en) * 2006-07-31 2010-12-01 Vishay Siliconix MOLYBDENUM BARRIER METAL FOR SIC SCHOTTKY DIODE AND METHOD FOR MANUFACTURING THE SAME
JP5078314B2 (ja) * 2006-10-18 2012-11-21 ローム株式会社 ショットキーバリアダイオードおよびその製造方法
CN100428436C (zh) * 2006-11-23 2008-10-22 复旦大学 一种通过导纳值测量提取肖特基势垒高度的测试方法
JP4964672B2 (ja) * 2007-05-23 2012-07-04 新日本製鐵株式会社 低抵抗率炭化珪素単結晶基板
JP2009094392A (ja) 2007-10-11 2009-04-30 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
TW200935607A (en) 2008-02-05 2009-08-16 Univ Yuan Ze Ceramic MESFET device and a manufacturing method therefor
US8133793B2 (en) 2008-05-16 2012-03-13 Sandisk 3D Llc Carbon nano-film reversible resistance-switchable elements and methods of forming the same
US8569730B2 (en) 2008-07-08 2013-10-29 Sandisk 3D Llc Carbon-based interface layer for a memory device and methods of forming the same
US20100032639A1 (en) 2008-08-07 2010-02-11 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8835892B2 (en) 2008-10-30 2014-09-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same
US8421050B2 (en) 2008-10-30 2013-04-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having carbon-based liners, and methods of forming the same
US20100108976A1 (en) * 2008-10-30 2010-05-06 Sandisk 3D Llc Electronic devices including carbon-based films, and methods of forming such devices
JP2010157547A (ja) * 2008-12-26 2010-07-15 Showa Denko Kk 炭化珪素半導体素子の製造方法
US8183121B2 (en) 2009-03-31 2012-05-22 Sandisk 3D Llc Carbon-based films, and methods of forming the same, having dielectric filler material and exhibiting reduced thermal resistance
JP5598015B2 (ja) * 2010-02-23 2014-10-01 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法
JP2011233669A (ja) * 2010-04-27 2011-11-17 Sumitomo Electric Ind Ltd 半導体装置
EP3614420A1 (en) 2012-06-06 2020-02-26 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
KR101595082B1 (ko) 2014-08-27 2016-02-18 메이플세미컨덕터(주) 쇼트키 접합 타입 전력 반도체 제조방법
KR102016447B1 (ko) 2017-04-17 2019-08-30 한국전기연구원 폴리실리콘을 이용한 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법
KR102097711B1 (ko) 2018-05-24 2020-04-06 한국전기연구원 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555552A (ja) * 1991-08-27 1993-03-05 Hitachi Ltd 化合物半導体装置及びその製造方法
JPH0684967A (ja) * 1992-08-31 1994-03-25 Nec Corp 半導体装置
JP2000164528A (ja) * 1998-11-25 2000-06-16 Sanyo Electric Co Ltd ショットキ接合を有する炭化珪素半導体装置
JP3635956B2 (ja) * 1998-12-24 2005-04-06 富士電機ホールディングス株式会社 炭化けい素ショットキーバリアダイオードの製造方法
JP2003068760A (ja) * 2001-08-29 2003-03-07 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4126359B2 (ja) * 2002-03-01 2008-07-30 新電元工業株式会社 炭化けい素ショットキーダイオードおよびその製造方法
JP3890311B2 (ja) 2002-03-28 2007-03-07 ローム株式会社 半導体装置およびその製造方法
US7262434B2 (en) * 2002-03-28 2007-08-28 Rohm Co., Ltd. Semiconductor device with a silicon carbide substrate and ohmic metal layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102124567B (zh) * 2008-08-21 2013-04-03 昭和电工株式会社 半导体装置及半导体装置的制造方法
US9035321B2 (en) 2008-08-21 2015-05-19 Showa Denko K.K. Semiconductor device and manufacturing method of semiconductor device
CN104576325A (zh) * 2015-01-27 2015-04-29 株洲南车时代电气股份有限公司 一种制作碳化硅sbd器件的方法及其正面保护方法
CN104576325B (zh) * 2015-01-27 2017-07-21 株洲南车时代电气股份有限公司 一种制作碳化硅sbd器件的方法及其正面保护方法

Also Published As

Publication number Publication date
TW200534377A (en) 2005-10-16
KR20070020232A (ko) 2007-02-20
US20070134897A1 (en) 2007-06-14
US7507650B2 (en) 2009-03-24
EP1739753A4 (en) 2008-08-27
WO2005093840A1 (ja) 2005-10-06
CN100463216C (zh) 2009-02-18
EP1739753A1 (en) 2007-01-03
KR100797855B1 (ko) 2008-01-24

Similar Documents

Publication Publication Date Title
CN100463216C (zh) 肖特基结合型半导体装置的制造方法
Kimoto Bulk and epitaxial growth of silicon carbide
JP4185215B2 (ja) SiCウエハ、SiC半導体デバイス、および、SiCウエハの製造方法
JP3854508B2 (ja) SiCウエハ、SiC半導体デバイス、およびSiCウエハの製造方法
JP4021448B2 (ja) ショットキー接合型半導体装置の製造方法
US9691607B2 (en) Process for producing epitaxial silicon carbide single crystal substrate and epitaxial silicon carbide single crystal substrate obtained by the same
JP4844330B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN101385146A (zh) 肖特基结半导体元件及其制造方法
JP2007131504A (ja) SiCエピタキシャルウエーハおよびそれを用いた半導体デバイス
JP2009088223A (ja) 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP4442366B2 (ja) エピタキシャルSiC膜とその製造方法およびSiC半導体デバイス
JP4879507B2 (ja) バイポーラ型半導体装置の順方向電圧回復方法、積層欠陥縮小方法およびバイポーラ型半導体装置
JP2010189235A (ja) n型SiC単結晶の製造方法、それによって得られるn型SiC単結晶およびその用途
Chaussende et al. Silicon carbide
CN110462112B (zh) 碳化硅基板、碳化硅基板的制造方法及碳化硅半导体装置的制造方法
WO2008015766A1 (en) Method for recovering forward voltage of bipolar semiconductor device, method for reducing lamination defect and bipolar semiconductor device
JP5487888B2 (ja) n型SiC単結晶の製造方法
JP2006120897A (ja) 炭化珪素素子及びその製造方法
JP2007210861A (ja) SiC基板の製造方法及びSiC基板並びに半導体装置
JP6253133B2 (ja) 炭化珪素半導体装置の製造方法
JP2004343133A (ja) 炭化珪素製造方法、炭化珪素及び半導体装置
JP5794276B2 (ja) n型SiC単結晶およびその用途
JP2007235162A (ja) ショットキー接合型半導体装置
JP5322044B2 (ja) 絶縁層埋め込み型半導体炭化珪素基板及びその製造方法
Matsunami et al. Surface polarity dependence in step-controlled epitaxy: progress in SiC epitaxy

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090218

Termination date: 20140325