KR102097711B1 - 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 낮은 턴-온 전압을 가질 뿐만 아니라 역방향 특성을 향상시킬 수 있는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법에 관한 것이다.
이러한 본 발명은, 실리콘카바이드 기판의 상부에 에피택시얼층, 폴리실리콘, 산화막 및 포토레지스트를 차례대로 적층하여 형성되는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드에 있어서, 실리콘카바이드 기판; 에피택시얼층의 바닥 영역을 식각하여 형성되는 에피택시얼패턴; 에피택시얼패턴의 상부에 형성되는 폴리실리콘패턴; 폴리실리콘패턴을 포함하는 에피택시얼층 전 영역의 표면에 형성되는 금속층; 실리콘카바이드 기판의 하부에 형성되는 전극을 포함하는 것으로, 에피택시얼패턴 및 폴리실리콘패턴의 측벽이 셀프 얼라인(self-align)되어 트렌치가 형성되되, 에피택시얼패턴의 깊이(Trench depth) 대비 에피택시얼패턴의 폭(Mesa width)은 0.5~3:0.5~5의 길이 비율로 이루어지는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법을 기술적 요지로 한다.
이러한 본 발명은, 실리콘카바이드 기판의 상부에 에피택시얼층, 폴리실리콘, 산화막 및 포토레지스트를 차례대로 적층하여 형성되는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드에 있어서, 실리콘카바이드 기판; 에피택시얼층의 바닥 영역을 식각하여 형성되는 에피택시얼패턴; 에피택시얼패턴의 상부에 형성되는 폴리실리콘패턴; 폴리실리콘패턴을 포함하는 에피택시얼층 전 영역의 표면에 형성되는 금속층; 실리콘카바이드 기판의 하부에 형성되는 전극을 포함하는 것으로, 에피택시얼패턴 및 폴리실리콘패턴의 측벽이 셀프 얼라인(self-align)되어 트렌치가 형성되되, 에피택시얼패턴의 깊이(Trench depth) 대비 에피택시얼패턴의 폭(Mesa width)은 0.5~3:0.5~5의 길이 비율로 이루어지는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법을 기술적 요지로 한다.
Description
본 발명은 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 낮은 턴-온 전압을 가질 뿐만 아니라 역방향 특성을 향상시킬 수 있는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법에 관한 것이다.
현재 전력반도체 중에서 높은 항복전압, 높은 열전도성, 큰 전자 유동속도와 같은 우수한 대전력 및 스위칭성을 충족시켜줄 수 있는 소자로, 기존의 실리콘(Si) 소자보다 우수한 실리콘카바이드(SiC) 소자가 주목받고 있다.
이러한 실리콘카바이드 소자 중에서, 예컨대 쇼트키 배리어 다이오드(SBD; Schottky Barrier Diode)는 금속전극과 실리콘카바이드의 접촉면에 형성되는 쇼트키 배리어를 이용해 정류 작용을 실현시키는 소자를 말한다.
특히 쇼트키 배리어 다이오드를 만드는데 있어서 쇼트키 배리어 높이(SBH; Schottky Barrier Height)는 중요한 변수이다. 즉 쇼트키 배리어 높이는 역누설전류(reverse leakage current)에 대한 쇼트키 배리어를 나타내는 것으로, PN 다이오드의 내부전계(built-in potential)보다 낮아 높은 순방향 전류특성과 함께 단극성(unipolar) 동작으로 인해 짧은 역방향 회복시간(reverse recovery time)을 가지는 특징이 있다.
여기서 쇼트키 배리어 높이는 금속 일함수와 반도체 일함수의 차로 계산되는데, 만약 반도체를 특정 소재(예를 들어, 실리콘카바이드)로 고정한다면 반도체 일함수의 값이 고정되기 때문에, 금속 일함수에 의해 결정된다고 할 수 있다. 즉 일함수가 큰 금속인지 또는 일함수가 작은 금속인지에 따라 턴-온/턴-오프 특성이 결정되는 것이다.
한 예로, 티타늄 일함수가 4.3eV이고 실리콘카바이드 일함수가 3.2eV인 경우, 쇼트키 배리어 높이는 1.1eV이다. 또 한 예로, 니켈 일함수가 5.0eV이고 실리콘카바이드 일함수가 3.2eV인 경우, 쇼트키 배리어 높이는 1.8eV이다. 이때 순방향만 고려한다면 티타늄과 같은 단일의 금속만 쓰면 되긴 하나, 역방향에서의 장점이 없으므로, 단일의 금속만 쓰게 되는 경우 순방향 및 역방향 특성을 동시에 개선하기 어렵다.
이에 따라 순방향 및 역방향 특성을 동시에 개선하기 위하여 일함수가 상이한 복수의 금속과 트렌치구조를 적용한 트렌치 쇼트키 배리어 제어형 쇼트키 다이오드(TSBS; Trench Schottky Barrier controlled Schottky diode)가 개발되어 왔다.
하지만 도 1은 트렌치 형성 후 전극이 형성될 때 발생하는 margin을 예시적으로 나타낸 것인데, 도 1에 도시된 바와 같이, 트렌치 쇼트키 배리어 제어형 쇼트키 다이오드의 경우, 트렌치구조를 먼저 형성한 후 전극을 올리게 되면 항상 비효율적인 공간인 margin이 생기는 문제점이 있었다.
즉 트렌치구조를 형성한 후 트렌치구조의 패턴과 전극과의 align 작업은 필수적인데, 그 align 작업을 통해서 margin을 고려해야 하기 때문에 공간적인 손실이 발생할 수밖에 없는 문제점이 있었으므로, 이를 개선하기 위한 기술개발 연구가 절실히 요구되는 시점이다.
본 발명은 상기한 문제점을 해소하기 위하여 발명된 것으로, 낮은 턴-온 전압을 가질 뿐만 아니라 역방향 특성을 향상시킬 수 있는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 실리콘카바이드 기판의 상부에 에피택시얼층, 폴리실리콘, 산화막 및 포토레지스트를 차례대로 형성하는 제1단계; 상기 포토레지스트를 패터닝하여 포토레지스트패턴을 형성한 후, 상기 포토레지스트패턴으로 상기 산화막을 식각하여 산화막패턴을 형성하는 제2단계; 상기 포토레지스트패턴 또는 상기 산화막패턴으로 상기 폴리실리콘을 식각하여 폴리실리콘패턴을 형성하는 제3단계; 및 상기 산화막패턴으로 상기 에피택시얼층 바닥 영역을 소정의 깊이로 식각하여 에피택시얼패턴을 형성한 후 상기 산화막패턴을 제거함으로써, 상기 에피택시얼패턴 및 상기 폴리실리콘패턴의 측벽이 셀프 얼라인(self-align)된 트렌치가 형성되는 제4단계;를 포함하는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법을 기술적 요지로 한다.
바람직하게는 상기 에피택시얼패턴의 깊이(Trench depth) 대비 상기 에피택시얼패턴의 폭(Mesa width)은 0.5~3:0.5~5의 길이 비율로 이루어지는 것을 특징으로 한다.
바람직하게는 상기 제3단계에서는, 상기 포토레지스트패턴으로 상기 폴리실리콘을 식각하여 폴리실리콘패턴을 형성한 후, 상기 포토레지스트패턴을 제거하는 것을 특징으로 한다.
바람직하게는 상기 제3단계에서는, 상기 포토레지스트패턴을 제거한 후, 상기 산화막패턴으로 상기 폴리실리콘을 식각하여 폴리실리콘패턴을 형성하는 것을 특징으로 한다.
바람직하게는 상기 제4단계에서는, 상기 실리콘카바이드 기판의 하부에 전극을 배치하는 것을 특징으로 한다.
바람직하게는 상기 제4단계의 다음에는, 상기 폴리실리콘패턴을 포함하는 상기 에피택시얼층 전 영역의 표면에 금속을 증착시키는 제5단계;를 더 포함하는 것을 특징으로 한다.
삭제
상기 과제의 해결 수단에 의한 본 발명에 따른 실리콘카바이드 트렌치 쇼트키 배리어 다이오드 및 이의 제조방법은, 폴리실리콘과 니켈의 조합으로 낮은 턴-온 전압을 가질 뿐만 아니라, self-align 공정으로 margin을 없애 트렌치 간의 간격을 줄임으로써 순방향 및 역방향 특성을 동시에 향상시킬 수 있는 효과가 있다.
도 1은 트렌치 형성 후 전극이 형성될 때 발생하는 margin.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 순서도.
도 3은 Ti/Ni SiC TSBS의 구조.
도 4는 Si/Ni SiC TSBS의 구조.
도 5는 Ti/Ni SiC TSBS의 순방향 특성.
도 6은 Si/Ni SiC TSBS의 순방향 특성.
도 7은 Ti/Ni SiC TSBS의 역방향 특성.
도 8은 Si/Ni SiC TSBS의 역방향 특성.
도 9는 본 발명의 바람직한 실시예에 따른 Si/Ni SiC TSBS의 Balliga's FOM.
도 10은 본 발명의 바람직한 실시예에 따른 Si/Ni SiC TSBS의 역전류-역방향전압 특성.
도 11은 본 발명의 바람직한 실시예에 따른 Si/Ni SiC TSBS의 역전류-역방향전압 특성.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 순서도.
도 3은 Ti/Ni SiC TSBS의 구조.
도 4는 Si/Ni SiC TSBS의 구조.
도 5는 Ti/Ni SiC TSBS의 순방향 특성.
도 6은 Si/Ni SiC TSBS의 순방향 특성.
도 7은 Ti/Ni SiC TSBS의 역방향 특성.
도 8은 Si/Ni SiC TSBS의 역방향 특성.
도 9는 본 발명의 바람직한 실시예에 따른 Si/Ni SiC TSBS의 Balliga's FOM.
도 10은 본 발명의 바람직한 실시예에 따른 Si/Ni SiC TSBS의 역전류-역방향전압 특성.
도 11은 본 발명의 바람직한 실시예에 따른 Si/Ni SiC TSBS의 역전류-역방향전압 특성.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 순서도이다. 이러한 도 2a 내지 도 2g에 도시된 바와 같이, 본 발명의 실리콘카바이드 트렌치 쇼트키 배리어 다이오드는 제1단계(S10), 제2단계(S20), 제3단계(S30), 제4단계(S40) 및 제5단계(S50)를 통하여 제조될 수 있다.
이러한 과정을 통한 실리콘카바이드 기판(100)의 상부에 에피택시얼층(200), 폴리실리콘(300), 산화막(400) 및 포토레지스트(500)를 차례대로 적층하여 형성되는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드는, 실리콘카바이드 기판(100), 에피택시얼층(200)의 바닥 영역을 식각하여 형성되는 에피택시얼패턴(200'), 에피택시얼패턴(200')의 상부에 형성되는 폴리실리콘패턴(300'), 폴리실리콘패턴(300')을 포함하는 에피택시얼층(200) 전 영역의 표면에 형성되는 금속층(700), 실리콘카바이드 기판(100)의 하부에 형성되는 전극(600)을 포함하는 것으로, 에피택시얼패턴(200') 및 폴리실리콘패턴(300')은 셀프 얼라인(self-align)됨으로써 트렌치가 형성되되, 에피택시얼패턴(200')의 깊이(Trench depth) 대비 에피택시얼패턴(200')의 폭(Mesa width)은 0.5~3:0.5~5의 길이 비율로 이루어지는 것을 특징으로 한다.
먼저, 제1단계는 실리콘카바이드 기판(100)의 상부에 에피택시얼층(200), 폴리실리콘(300), 산화막(400) 및 포토레지스트(500)를 차례대로 형성하는 단계이다. (S10)
우선 실리콘카바이드 기판(100)의 상면에 에피택시얼층(200)을 일정 두께로 성장시키는데, 절연 또는 비절연성의 실리콘카바이드 기판(100) 상에 화학기상증착(CVD, chemical vapor deposition) 공법 등을 통해 N형 불순물이 도핑되면서 에피택시얼층(200)이 성장된다.
여기서 실리콘카바이드 기판(100) 및 에피택시얼층(200) 모두 N형으로 마련될 수 있는데, 실리콘카바이드 기판(100)에 N+형 반도체층이 형성된 상태에서, 에피택시얼층(200)이 전술한 성장 공법 등을 통해 N-형 불순물이 도핑되면서 성장된 형태로 이루어질 수 있다.
예를 들어, 실리콘카바이드 기판(100)은 3C-SiC, 4H-SiC 및 6H-SiC 중에서 어느 하나 이상이 선택적으로 적용될 수 있으며, 에피택시얼층(200)은 HYPE(Hydride Vapor Phase Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 스퍼터링을 이용하여 성장될 수 있다.
이어서 에피택시얼층(200)의 상부에는 폴리실리콘(300)이 증착되는데, 폴리실리콘(300)은 애노드(Anode)로 사용될 때 많은 장점이 있다. 첫째, 폴리실리콘(300)은 700℃와 같은 높은 온도에서 CVD 장비 활용이 용이하여 열안정성이 우수하다. 둘째, 본 발명에서 금속을 대신하여 폴리실리콘(300)을 사용하는 것이므로 금속 오염없이 식각이 수행될 수 있다. 셋째, 폴리실리콘(300)은 티타늄(Ti)보다 더 낮은 일함수를 가진다는 점에서, TSBS의 애노드(Anode)로써의 기능을 충실히 수행할 수 있다.
도 2a에 도시된 바와 같이, 실리콘카바이드 기판(100)의 상부에 에피택시얼층(200), 고농도로 도핑되어 있는 n-type의 폴리실리콘(300), 이산화규소(SiO2)의 산화막(400) 및 포토레지스트(500)를 차례대로 형성하는 이유는, 결국에는 실리콘카바이드로 이루어진 에피택시얼층(200)을 식각하기 위한 식각마스크로 사용하기 위함이다.
즉 에피택시얼층(200)의 실리콘카바이드와, 에피택시얼층(200) 상부의 폴리실리콘(300)은 선택비가 좋지 못한데, 예를 들어, 에피택시얼층(200) 상부의 폴리실리콘(300)은 식각이 잘되어버려 견디지 못해 식각마스크로써의 기능을 충실히 수행하지 못하기 때문에, 산화막(400)을 에피택시얼층(200)을 식각하기 위한 식각마스크로 사용하고자 하는 것이다.
내용인즉 폴리실리콘(300) 상부의 산화막(400)은 폴리실리콘(300)과 에피택시얼층(200) 모두를 식각할 수 있는 식각마스크로써, 본 발명의 모든 과정이 완료되면 최종적으로 제거하는 것이 바람직하다.
특히 폴리실리콘(300)만 식각하는 거라면, 산화막(400)없이 포토레지스트패턴(500')을 마스크로 하여 식각을 하면 되나, 식각 후 셀프 얼라인(self-align)을 통해서 에피택시얼층(200)의 실리콘카바이드를 못깎기 때문에 산화막(400)은 필수적으로 필요하다.
참고로 산화막은 이산화규소(SiO2)인 것이 바람직하나, 반드시 이에 한정되는 것만은 아니다.
다음으로, 제2단계는 포토레지스트(500)를 패터닝하여 포토레지스트패턴(500')을 형성한 후, 포토레지스트패턴(500')으로 산화막(400)을 식각하여 산화막패턴(400')을 형성하는 단계이다.
즉 도 2b 및 도 2c에 도시된 것처럼, 포토장비를 이용하여 포토레지스트(500)를 패터닝하여 일정 형상의 포토레지스트패턴(500')을 형성한 후, 포토레지스트패턴(500')을 마스크로 하여 산화막(400)을 식각해 포토레지스트패턴(500')의 하부에 동일하게 대응되는 형상으로 산화막패턴(400')을 형성하게 된다.
다음으로, 제3단계는 포토레지스트패턴(500') 또는 산화막패턴(400')으로 폴리실리콘(300)을 식각하여 폴리실리콘패턴(300')을 형성하는 단계이다.
즉 도 2d를 참조하면, 포토레지스트패턴(500')을 제거하지 않은 상태에서 포토레지스트패턴(500')을 마스크로 작용시켜 폴리실리콘(300)을 식각하여 산화막패턴(400') 하부에 산화막패턴(400')과 대응되는 크기로 이루어진 일정 형상의 폴리실리콘패턴(300')을 형성한 다음, 최상층의 포토레지스트패턴(500')이 제거되는 과정임을 알 수 있다.
도 2d와는 달리, 도 2e를 참조하면, 우선 산화막패턴(400') 상부에 존재하던 포토레지스트패턴(500')을 제거한 다음, 산화막패턴(400')이 식각마스크가 되어 폴리실리콘(300)을 식각하여 폴리실리콘패턴(300')이 형성될 수도 있음을 알 수 있다.
이러한 도 2d에 도시된 것처럼, 포토레지스트패턴(500')을 제거하지 않은 상태에서 포토레지스트패턴(500')을 마스크로 하여 폴리실리콘(300)을 식각할 수도 있으며, 도 2e에 도시된 것처럼 포토레지스트패턴(500')을 제거한 상태에서 산화막패턴(400')을 마스크로 하여 폴리실리콘(300)을 식각할 수도 있음을 알 수 있다.
특히 산화막(400)과 폴리실리콘(300)을 동시에 함께 식각하지 않고, 두 단계에 걸쳐 식각하는 이유는 깨끗한 식각마스크를 얻어 에피택시얼층(200)을 식각하고자 하는 것으로, 즉 산화막(400) 식각 과정 중에 포토레지스트(500)가 손상되거나 일부 유실되면 폴리실리콘(300)의 식각이 안정적으로 이루어지기 어렵기 때문에 이를 방지하기 위함이다.
참고로, 산화막(400)은 산화막/포토레지스트의 우수한 선택비를 갖는 조건으로 식각하고, 폴리실리콘(300)은 폴리실리콘/산화막 및 폴리실리콘/실리콘카바이드의 우수한 선택비를 갖는 조건으로 식각하는 것으로, 산화막(400)과 폴리실리콘(300)의 식각 조건은 상이하다할 수 있다.
다음으로, 제4단계는 산화막패턴(400')으로 에피택시얼층(200) 바닥 영역을 소정의 깊이로 식각하여 에피택시얼패턴(200')을 형성한 후 산화막패턴(400')을 제거함으로써, 에피택시얼패턴(200') 및 폴리실리콘패턴(300')의 측벽이 셀프 얼라인(self-align)된 트렌치가 형성되는 단계이다.
말하자면, 본 발명에서는 일함수가 낮으면서 고농도 도핑된 폴리실리콘(300)을 Schottky contact의 전극으로 사용하고자 하는 것이다.
즉 폴리실리콘(300)을 Schottky contact으로 사용하기 위해서는 도 1에서와 같은 margin을 없애는 것이 중요한데, 이러한 margin을 없애기 위하여 산화막패턴(400')을 식각마스크로 하여 에피택시얼층(200)의 바닥 영역을 소정의 깊이로 식각한다(도 2f 참조).
이렇게 에피택시얼층(200) 바닥 영역의 식각이 완료된 후 산화막패턴(400')을 제거하면, 비효율적인 공간 손실을 초래하는 margin이 없는 형태가 만들어지게 된다(도 2g 참조).
이를 정리하자면, 트렌치구조를 먼저 형성한 후 전극을 별도로 올리게 됨에 따라 margin이 생기는 문제점을 해소하기 위하여 본 발명에서는 전극부터 형성한 후 식각을 한 것이라 할 수 있다.
이에 따라 산화막(400), 폴리실리콘(300) 및 에피택시얼층(200)은 셀프 얼라인(self-align)됨으로써, 최종적으로 에피택시얼패턴(200') 및 폴리실리콘패턴(300')이 셀프 얼라인(self-align)된 트렌치구조를 형성하게 되는 것이다.
원래라면 두 번의 포토공정과 한 번의 align 공정이 필요한데, 트렌치구조 형성 후 그 트렌치패턴과 전극과의 필수적인 align 공정을 통해서 margin을 고려해야 하기 때문에 공간적 손실이 있기 마련이다. 즉 기존에는 트렌치구조를 형성하고 align 공정으로 맞춘 다음, 전극을 올리고 나서 식각을 했는데, 이런 경우 마스크는 식각할 때 한 번 필요하고, 금속 증착한 다음 포토레지스트를 올려서 식각해낼 때 한 번 필요하여, 총 2개의 식각마스크가 필요하다.
하지만 본 발명에서는 align 작업 없이 깎는 것으로, 깎는 마스크로 인해 전극도 형성하고 식각도 하게 된다. 즉 본 발명의 산화막패턴(400')이 트렌치구조를 형성하는 것과 전극을 형성하게 하는 같은 식각마스크로써의 기능을 하게 됨을 의미한다. 따라서 기존에는 트렌치구조 상부에 전극을 정확하게 align해서 위치시켜야 하는데, 본 발명에서는 이렇게 위치시킬 필요가 없으므로, 이 자체로 셀프 얼라인(self-align)된다는 것이다.
참고로, 도 2g에 도시된 것처럼 식각마스크로 사용된 산화막패턴(400')을 제거한 다음에는, 실리콘카바이드 기판(100)의 하부에 전극(600)을 배치하는 것이 바람직하다. 즉 실리콘카바이드 기판(100)의 배면에 급속열처리장비인 RTA system으로 950℃ 하에서 90초 동안 어닐링하는 것과 같은 방법으로 오믹 컨택(ohmic contact)을 위한 전극(600)을 형성시키게 되는데, 이러한 전극(600)은 캐소드(cathode) 역할을 하게 된다.
마지막으로, 제5단계는 폴리실리콘패턴(300')을 포함하는 에피택시얼층(200) 전 영역의 표면에 금속을 증착시키는 단계이다.
즉 제5단계는 도 2h에 도시된 바와 같이, 산화막패턴(400')의 제거로 인하여 노출된 폴리실리콘패턴(300') 표면을 포함하여 트렌치구조를 이루는 에피택시얼층(200) 전 영역의 표면에 금속이 증착되는 단계로써, 외부로 노출된 다수 개의 폴리실리콘패턴(300')들이 연결되도록 에피택시얼층(200)의 상부 전 영역에 금속을 증착하여 금속층(700)을 형성하게 됨에 따라, 실리콘카바이드 트렌치 쇼트키 배리어 다이오드가 형성될 수 있다.
이때 금속은 백금(Pt), 니켈(Ni), 금(Au), 팔라듐(Pd) 및 몰리브덴(Mo) 중 어느 하나 이상 선택적으로 사용될 수 있으나, 반드시 이에 한정되는 것만은 아니고, 이를 대체할 수 있는 금속이라면 어느 것을 사용하여도 무방하다.
이하에서는, 종래의 Ti/Ni SiC TSBS 및 본 발명의 Ti/Ni SiC TSBS를 상세히 비교하여 설명해 보기로 한다.
도 3은 Ti/Ni SiC TSBS의 구조이다. 도 3을 참조하면, 종래의 Ti/Ni SiC TSBS의 구조를 나타낸 것으로, Drift region(N- SiC)의 두께(도 3의 c)는 15㎛이고, 농도는 7×1015cm-3인 조건 하에서, Trench width는 2㎛로 고정된 상태에서 Trench depth(도 3의 a)는 0.5~3㎛이고, Mesa width(도 3의 b)는 2.5~5㎛임을 확인할 수 있다.
도 4는 Si/Ni SiC TSBS의 구조이다. 도 4를 참조하면, 본 발명에 따른 Si/Ni SiC TSBS의 구조를 나타낸 것으로, Drift region(N- SiC)의 두께(도 4의 c)는 15㎛이고, 농도는 7×1015cm-3인 조건 하에서, Trench width는 2㎛로 고정된 상태에서 에피택시얼패턴(200')의 깊이(Trench depth, 도 4의 a)는 0.5~3㎛이고, 에피택시얼패턴(200')의 폭(Mesa width, 도 4의 b)은 0.5~5㎛임을 확인할 수 있다.
| Ti/Ni SiC TSBS (종래) | Si/Ni SiC TSBS (본 발명) | |
| Drift region(N- SiC) 두께 | 15㎛ | 15㎛ |
| Drift region(N- SiC) 농도 | 7×1015cm-3 | 7×1015cm-3 |
| Trench width | 2㎛ | 2㎛ |
| Trench depth | 0.5~3㎛ | 0.5~3㎛ |
| Mesa width | 2.5~5㎛ | 0.5~5㎛ |
표 1은 도 3 및 도 4의 Ti/Ni SiC TSBS와 Si/Ni SiC TSBS에 도시된 Drift region(N- SiC)에 특정 두께와 농도를 적용하여 비교한 결과값을 나타낸 표이다. 이러한 표 1과 함께, 도 3 및 도 4를 통하여 종래 Ti/Ni SiC TSBS의 경우, Mesa width(도 3의 b)가 2.5~5㎛이기 때문에 Ti(low workfunction) 좌우의 align margin으로 인하여 그 값을 줄이기 어려움을 알 수 있다.
상세하게는, 도 4에 따른 에피택시얼패턴(200')의 깊이(Trench depth) 대비 에피택시얼패턴(200')의 폭(Mesa width)은 0.5~3:0.5~5의 길이 비율로 이루어짐을 확인할 수 있다.
에피택시얼패턴(200')의 깊이(Trench depth)와 관련하여, 순방향 특성에서 Trench depth의 깊고 얕은 정도에 따라 전류가 영향을 받고, 역방향 특성에서 Trench depth의 깊고 얕은 정도에 따라 항복전압이 결정되기 때문에 에피택시얼패턴(200')의 깊이(Trench depth)는 0.5~3의 길이 비율을 가지는 것이 가장 바람직함을 확인할 수 있었다.
그리고 에피택시얼패턴(200')의 폭(Mesa width)이 0.5 길이 비율 미만이면 폴리실리콘패턴(300')과의 셀프 얼라인(self-align)이 용이하게 진행되지 못하고, 5 길이 비율을 초과하면 오히려 폴리실리콘패턴(300')과의 사이에서 비효율적인 공간인 margin을 처리하는데 어려움이 발생할 수 있으므로, 에피택시얼패턴(200')의 폭(Mesa width)은 0.5~5의 길이비율을 가지는 것이 바람직함을 확인할 수 있었다.
단, 도 3 및 도 4에서는 Drift region(N- SiC)의 특정 두께와 농도를 적용한 것이기 때문에, 반드시 상술된 수치에 한정되는 것만은 아니라, 다양하게 조절 가능함은 자명하다.
도 5는 Ti/Ni SiC TSBS의 순방향 특성을 나타낸 것이고, 도 6은 Si/Ni SiC TSBS의 순방향 특성을 나타낸 것이다. 도 5 및 도 6을 참조하면, Si/Ni SiC TSBS는 Ti/Ni SiC TSBS에 비해 동일 Mesa width에서 더 높은 전류를 보이는데, 이는 align margin의 감소와 낮은 Si/SiC 쇼트키 장벽때문임을 확인할 수 있다.
말하자면, Trench depth가 깊을수록 순방향 전류가 증가하는데, Trench depth가 얕은 경우에는 Mesa width가 증가함에 따라 전류가 증가하지만 Trench depth가 깊은 경우에는 오히려 전류가 감소한다.
다시 말하자면, Si/Ni SiC TSBS는 셀프 얼라인(self-align) 공정으로 종래의 Ti/Ni SiC TSBS 대비 Mesa width를 감소시킴에 따라, 단위면적당 더 높은 전류를 가질 수 있다.
도 7은 Ti/Ni SiC TSBS의 역방향 특성을 나타낸 것이고, 도 8은 Si/Ni SiC TSBS의 역방향 특성을 나타낸 것이다. 도 7 및 도 8을 참조하면, Trench depth가 깊을수록 Drift region(N- SiC)의 두께가 감소하여 항복전압 값이 감소됨을 이해할 수 있다.
즉 Si/Ni SiC TSBS의 경우 Mesa width가 감소할수록 항복전압(Breakdown voltage)이 증가하고, 2.5㎛ 이하에서는 항복전압이 크고 가파르게 증가함을 알 수 있는데, 이는 Si/Ni SiC TSBS가 셀프 얼라인(self-align) 공정으로 인해 Ti/Ni SiC TSBS에 비해 Mesa width가 작기때문에 항복전압 값이 상대적으로 높음을 의미한다.
도 9는 본 발명의 바람직한 실시예에 따른 Si/Ni SiC TSBS의 Balliga's FOM이다. 도 9를 참조하면, 본 발명에 따른 Si/Ni SiC TSBS의 순방향 및 역방향 특성을 모두 반영한 Balliga's FOM(figure-of-merit)을 기준으로 Mesa width를 0.5~2.5㎛, Trench depth를 0.5~1.5㎛로 한정한 상태를 그래프로 나타낸 것임을 확인할 수 있다.
도 10 및 도 11은 본 발명의 바람직한 실시예에 따른 Si/Ni SiC TSBS의 역전류(A)-역방향전압(V) 특성을 나타낸 것이다. 우선 도 10을 참조하면, Si/Ni SiC TSBS의 Trench depth가 0.5㎛일 때 각각의 Mesa width(0.5㎛, 1.0㎛, 1.5㎛, 2.0㎛, 2.5㎛)에 따른 역방향전압을 확인할 수 있다. 그리고 도 11을 참조하면, Si/Ni SiC TSBS의 Trench depth가 1㎛일 때 각각의 Mesa width(0.5㎛, 1.0㎛, 1.5㎛, 2.0㎛, 2.5㎛)에 따른 역방향전압을 확인할 수 있다. 이러한 도 10 및 도 11에 도시된 것처럼, Trench depth가 깊어짐에 따라 Mesa width에 따른 역방향전압이 영향을 받는 정도가 큼을 확인할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니라, 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것도 아니다.
본 발명의 보호 범위는 특허청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 실리콘카바이드 기판
200: 에피택시얼층
200': 에피택시얼패턴
300: 폴리실리콘
300': 폴리실리콘패턴
400: 산화막
400': 산화막패턴
500: 포토레지스트
500': 포토레지스트패턴
600: 전극
700: 금속층
a: Trench depth
b: Mesa width
c: Drift region(N- SiC) 두께
200: 에피택시얼층
200': 에피택시얼패턴
300: 폴리실리콘
300': 폴리실리콘패턴
400: 산화막
400': 산화막패턴
500: 포토레지스트
500': 포토레지스트패턴
600: 전극
700: 금속층
a: Trench depth
b: Mesa width
c: Drift region(N- SiC) 두께
Claims (7)
- 실리콘카바이드 기판의 상부에 에피택시얼층, 폴리실리콘, 산화막 및 포토레지스트를 차례대로 형성하는 제1단계;
상기 포토레지스트를 패터닝하여 포토레지스트패턴을 형성한 후, 상기 포토레지스트패턴으로 상기 산화막을 식각하여 산화막패턴을 형성하는 제2단계;
상기 포토레지스트패턴 또는 상기 산화막패턴으로 상기 폴리실리콘을 식각하여 폴리실리콘패턴을 형성하는 제3단계; 및
상기 산화막패턴으로 상기 에피택시얼층 바닥 영역을 소정의 깊이로 식각하여 에피택시얼패턴을 형성한 후 상기 산화막패턴을 제거함으로써, 상기 에피택시얼패턴 및 상기 폴리실리콘패턴의 측벽이 셀프 얼라인(self-align)된 트렌치가 형성되는 제4단계;를 포함하는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법. - 제1항에 있어서,
상기 에피택시얼패턴의 깊이(Trench depth) 대비 상기 에피택시얼패턴의 폭(Mesa width)은 0.5~3:0.5~5의 길이 비율로 이루어지는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법. - 제1항에 있어서,
상기 제3단계에서는,
상기 포토레지스트패턴으로 상기 폴리실리콘을 식각하여 폴리실리콘패턴을 형성한 후, 상기 포토레지스트패턴을 제거하는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법. - 제1항에 있어서,
상기 제3단계에서는,
상기 포토레지스트패턴을 제거한 후, 상기 산화막패턴으로 상기 폴리실리콘을 식각하여 폴리실리콘패턴을 형성하는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법. - 제1항에 있어서,
상기 제4단계에서는,
상기 실리콘카바이드 기판의 하부에 전극을 배치하는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법. - 제1항에 있어서,
상기 제4단계의 다음에는,
상기 폴리실리콘패턴을 포함하는 상기 에피택시얼층 전 영역의 표면에 금속을 증착시키는 제5단계;를 더 포함하는 것을 특징으로 하는 실리콘카바이드 트렌치 쇼트키 배리어 다이오드의 제조방법. - 삭제
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