CN1801489A - 电阻温度系数可调的电阻器及其制造方法 - Google Patents

电阻温度系数可调的电阻器及其制造方法 Download PDF

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CN1801489A CNA2006100513370A CN200610051337A CN1801489A CN 1801489 A CN1801489 A CN 1801489A CN A2006100513370 A CNA2006100513370 A CN A2006100513370A CN 200610051337 A CN200610051337 A CN 200610051337A CN 1801489 A CN1801489 A CN 1801489A
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伊伯内泽尔·E·伊叔恩
罗伯特·M·拉塞尔
理查德·J·拉塞尔
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Abstract

本发明涉及并入集成电路的可调TCR电阻器和一种可调TCR电阻器的制造方法。这些可调TCR电阻器包括两种或更多种不同材料的两个或更多个电阻器，这些材料具有相反极性和不同大小的TCR、具有相同极性和不同大小的TCR或具有相反极性和大约相同大小的TCR。

Description

电阻温度系数可调的电阻器及其制造方法
技术领域
本发明涉及集成电路电阻器领域；更具体地说，是涉及这样的集成电路电阻器：即，该电阻器的电阻温度系数在集成电路的设计和/或制造过程中是可调的。
背景技术
集成电路的温度能够影响集成电路的工作，因此在设计和制造集成电路的过程中必须考虑温度的工作范围。电阻器是受温度影响的集成电路的一个元件。例如，电流基准电路利用负荷电阻器控制电流水平。当集成电路的工作温度改变时，电流也改变。在给定的温度范围部分(期望集成电路在此温度范围部分工作)，电阻器对温度的依赖性经常对集成电路的形成产生不利影响。在其它集成电路中，电阻在一个温度范围中的变化可能是理想的，但也是难以控制的。
因此，需要一种集成电路电阻器和这种电阻器的制造方法，其中在包含该电阻器的集成电路的设计和/或制造过程中，这种电阻器的电阻对温度的依赖性是可调的。
发明内容
本发明的第一方面是一种结构，包括：含有第一材料的第一电阻器，第一材料具有第一电阻温度系数，第一电阻器在集成电路的第一中间(interlevel)介电层内；以及含有第二材料的第二电阻器，第二材料具有第二电阻温度系数，第二电阻温度系数不同于第一电阻温度系数，第二电阻器在集成电路的第一中间(interlevel)介电层内或集成电路的第二中间介电层内，第一电阻器和第二电阻器通过在第一或第一和第二介电层内形成的布线彼此电连接并与电压源电耦合，布线具有低于第一和第二电阻器的电阻。
本发明的第二方面是一种结构，包括：含有第一硅材料的第一电阻器，第一材料具有第一电阻温度系数；以及含有第二硅材料的第二电阻器，第二材料具有第二电阻温度系数，第二电阻温度系数不同于第一电阻温度系数，第一电阻器和第二电阻器彼此电连接，并相对于电压源串联或并联电耦合。
本发明的第三方面是一种电阻元件的制造方法，包括：为电阻元件提供设计电阻温度系数；选择具有第一电阻温度系数的第一材料，以及选择具有第二电阻温度系数的第二材料；第二电阻温度系数不同于第一电阻温度系数；用第一材料形成电阻元件的第一电阻器；用第二材料形成电阻元件的第二电阻器；使第一电阻器和第二电阻器彼此电连接；使第一电阻器和第二电阻器与电压源电耦合；以及选择电阻的第一和第二温度系数，以便使电阻元件的电阻温度系数与设计电阻温度系数匹配。
本发明的第四方面是一种电阻元件的制造方法，包括：为电阻元件提供设计电阻温度系数；选择具有第一电阻温度系数的第一硅材料，以及选择具有第二电阻温度系数的第二硅材料；第二电阻温度系数不同于第一电阻温度系数；用第一材料形成电阻元件的第一电阻器；用第二材料形成电阻元件的第二电阻器；使第一电阻器和第二电阻器彼此电连接；使第一电阻器和第二电阻器与电压源电耦合；以及选择电阻的第一和第二温度系数，以便使电阻元件的电阻温度系数与设计电阻温度系数匹配。
附图说明
本发明的特征列在所附的权利要求书中。然而，本发明本身，通过在结合附图阅读时参考下面对图示实施例的详细描述，将得到最佳理解，其中：
图1A-1F是按照本发明第一实施例、制造可调TCR电阻器的部分截面图；
图2A-2E是按照本发明第二实施例、制造可调TCR电阻器的部分截面图；
图3A-3F是按照本发明第三实施例、制造可调TCR电阻器的部分截面图；
图4A-4H是按照本发明第四实施例、制造可调TCR电阻器的部分截面图；
图5A-5J是按照本发明第五实施例、制造可调TCR电阻器的部分截面图；
图6是按照本发明第六实施例的可调TCR电阻器的部分截面图。
具体实施方式
给定温度下的电阻器的电阻由公式(1)定义：
R＝RREF[1+α(T-TREF)]                 (1)
其中：
R＝温度T(℃)下的电阻器的电阻(欧姆)，
RREF＝温度TREF(℃，通常为20℃)下的电阻器的电阻(欧姆)，
α＝包括电阻器的材料的电阻温度系数(TCR)(1/℃)(TCR表经常是ppm/℃)，
T＝电阻器的工作温度(℃)，以及
TREF＝电阻器材料的α的特定基准温度(℃)。
一些材料的TCR是正的，即电阻随着温度的升高而增大。一些材料的TCR是负的，即电阻随着温度的升高而减小。给定电阻器的基准电阻RREF是电阻器材料的宽度、长度、厚度和电阻率的函数，而电阻率本身是电阻器材料的物理特性。
在设计过程中通过选择光掩模的尺寸或者在制造过程中通过选择材料或工艺调节以改变电阻器材料的电阻，而可以选择RREF。杂质物类的离子植入是一种改变材料电阻的方法。在设计过程中通过选择材料或者在制造过程中通过选择材料或工艺调节以改变电阻器材料的TCR，能够选择电阻器的TCR。杂质物类的离子植入是一种改变材料的TCR的方法。
在两个电阻器串联的示范情形中，串联组合的电阻由公式(2)给出：
RSERIES＝{R1REF[1+α1(T-TREF)]}+{R2REF [1+α2(T-TREF)]}(2)
其中：
RSERIES＝电阻器R1和R2的电阻，
R1REF＝温度TREF(℃)下的R1电阻器的电阻，
R2REF＝温度TREF(℃)下的R2电阻器的电阻，
α1＝R1电阻器的TCR(1/℃)，以及
α2＝R2电阻器的TCR(1/℃)。
在该实例中，最容易看出的是，当R1REF＝R2REF时，RSERIES＝R1+R2的有效TCR是α1+α2。当R1REF不等于R2REF时，R1+R2的有效TCR是R1REF、R2REF、α1和α2的函数。在本发明中，选择包括两个(或更多个)互相电连接的电阻器的一个组中的不同电阻器的TCR，使其都为负TCR、都为正TCR、一些为负TCR而一些为正TCR。TCR的绝对值可以相同或不同。在两个具有大约相等大小但相反极性的TCR的电阻器串联的情形中，所得到的组合电阻器将具有零或大约为零的TCR。具有相反极性TCR(一个电阻器具有正TCR，一个电阻器具有负TCR)的两个(或更多个)电阻器的连线，使得包括两个(或更多个)单独电阻器的组合电阻器的整个TCR更小，并且组合电阻器的电阻由此将不随温度改变那么多。
也可研究出并联电阻器和电阻器的复杂组合的类似公式。应该记得，多电阻器组合的有效基准电阻和有效TCR是可调的。为了利用TCR或电阻的可调性，必须如下文讨论的那样来制造具有不同TCR的两个或更多个电阻器。
本发明将利用金属镶嵌(damascene)和双金属镶嵌连线技术来描述。金属镶嵌和双金属镶嵌连线技术经常用铝、铝合金以及铜冶金术来实践。然而，本发明可以利用亚蚀刻(sub-etch)布线技术来实践。亚蚀刻技术经常用Al以及Al合金冶金术来实践。
金属镶嵌工艺是这样的工艺：布线沟槽或通路开口在集成电路的中间介电层(ILD)上形成，电导体位于电介质顶面上，其厚度足以填充沟槽，实施化学-机械抛光(CMP)工艺，以除去多余导体，并使导体表面与ILD层的表面共面，从而形成金属镶嵌布线(或金属镶嵌通路)。
双金属镶嵌工艺是这样的工艺：在任何给定的截面图中，贯穿ILD的整个厚度形成通路开口，随后在贯穿介电层的通路形成沟槽部分。所有通路开口与上面的一体布线沟槽以及下面的布线沟槽相交，但并不是所有的沟槽都需要与通路开口相交。电导体沉积于电介质顶面上，其厚度足以填充沟槽和通路开口，实施CMP工艺，以使沟槽中的导体表面与ILD层的表面共面，从而形成双金属镶嵌布线和具有一体双金属镶嵌通路的双金属镶嵌布线。
如此形成的金属镶嵌布线和双金属镶嵌布线用来将衬底上或ILD层内形成的有源或无源器件连接成集成电路。
亚蚀刻工艺是这样的工艺：导电层沉积在含有通路(或者第一连线层情形含有接触点)的ILD顶部，在导电层上形成光刻胶(光致抗蚀剂)层，对光刻胶层进行构图，对导电层进行蚀刻，除去图案化的光刻胶，从而形成亚蚀刻布线。亚蚀刻工艺的通路以类似于如上所述的金属镶嵌通路的方式在ILD中形成。如此形成的亚蚀刻布线用来将衬底上或ILD层内形成的有源或无源器件连接成集成电路。
可调TCR电阻器是这样的电阻器：通过在电阻器的设计或制造过程中选择材料，能够预定该电阻器的TCR。
图1A-1F是按照本发明第一实施例、制造可调TCR电阻器的部分截面图。在图1A中，示范性中间介电层(ILD)100在衬底或下(部)ILD层110(随后称作ILD层110)的顶表面105上形成。ILD层100包括下部介电层115和任选的上部介电层120。在ILD层100上形成的是示范性金属镶嵌布线125。金属镶嵌布线125用核心导体130和任选的导体衬层135形成。在ILD层100的顶表面140(也是上ILD层120的顶表面)上形成的是第一电阻层145。在第一电阻层145的顶表面150上形成的是任选的蚀刻终止层155。
在一个实例中，下介电层115包括SiO2或低K电介质，上介电层120包括Si3N4或Si3N4层顶部上的SiO2层，核心导体130包括Al、AlCu、AlCuSi或Cu，导电衬层135包括Ta、TaN、Ti、TiN或它们的组合，蚀刻终止层155包括Si3N4。
在图1B中，实施光刻工艺，以形成第一电阻器160，所述光刻工艺包括：在任选的蚀刻终止层155上形成光刻胶层、对光刻胶层进行构图、对蚀刻终止层155(如果存在的话)进行蚀刻、蚀刻第一电阻层145(参见图1A)并除去图案化光刻胶层。诸如，如果用来在后面的ILD层(参见图1C)中形成互连的蚀刻工艺侵蚀性地蚀刻第一电阻器160，那么就需要蚀刻终止层155。第一电阻器160具有第一TCR。可选择第一电阻器160，使其具有约-400ppm/℃至约400ppm/℃的TCR。第一电阻器160的材料可以从(但不限于)下文的表1中所列的任何材料中选择。
在图1C中，示范性ILD层165在ILD层100的顶表面140上形成。ILD层165包括下介电层170和任选的上介电层175。在ILD层165中形成的是双金属镶嵌布线180A和180B。每个双金属镶嵌布线180A和180B是用核心导体185和任选的导电衬层190形成的。双金属镶嵌布线180A包括布线部分195A和一体通路部分200A。双金属镶嵌布线180B包括布线部分195B和一体通路部分200B。各个双金属镶嵌布线180A和180B的通路部分200A和200B分别接触第一电阻器160的相反两端205A和205B。
在一个实例中，下介电层170包括SiO2或低K电介质，上介电层175包括Si3N4层顶部上的SiO2层或Si3N4，核心导体185包括Al、AlCu、AlCuSi或Cu，导电衬层190包括Ta、TaN、Ti、TiN或它们的组合。
在图1D中，在ILD层165的顶表面210(也是ILD层75的顶表面)上形成的是第二电阻层215。在第二电阻层215的顶表面220上形成的是任选的蚀刻终止层225。在一个实例中，蚀刻终止层225包括Si3N4。
在图1E中，实施光刻工艺，以形成第二电阻器230，所述光刻工艺包括：在任选的蚀刻终止层225上形成光刻胶层、对光刻胶层进行构图、对蚀刻终止层225(如果存在的话)进行蚀刻、蚀刻第二电阻层215(参见图1D)并除去图案化光刻胶层。诸如，如果用来在后面的ILD层(参见图1F)中形成互连的蚀刻工艺侵蚀性地蚀刻第二电阻器230，那么就需要蚀刻终止层225。第二电阻器230具有第二TCR。在一个实例中，第二电阻器230约30-约70nm厚。可选择第二电阻器230，使其具有约-400ppm/℃至约400ppm/℃的TCR，但是与第一电阻器160的TCR不一样。第二电阻器230的材料可以从(但不限于)下文的表1中所列的任何材料中选择，但是与第一电阻器160不是一样的材料。
在图1F中，示范性ILD层235在ILD层165的顶表面210上形成。ILD层235包括下介电层240和任选的上介电层245。在ILD层235中形成的是双金属镶嵌布线250A、250B和250C。每个双金属镶嵌布线250A、250B和250C是用核心导体255和任选的导电衬层260形成的。双金属镶嵌布线250A包括布线部分265A和一体通路部分270A。双金属镶嵌布线250B包括布线部分265B和一体通路部分270B1和270B2。双金属镶嵌布线250C包括布线部分265C和一体通路部分270C。双金属镶嵌布线250A的通路部分270A接触双金属镶嵌布线180A。双金属镶嵌布线250B的通路部分270B1接触双金属镶嵌布线180B，双金属镶嵌布线250B的通路部分270B2接触第二电阻器230的第一端275A。双金属镶嵌布线250C的通路部分270C接触双金属镶嵌布线180B。双金属镶嵌布线250B的通路部分270B2接触第二电阻器230的第一端275A。
在一个实例中，下介电层240包括SiO2或低K电介质，上介电层245包括Si3N4，核心导体255包括Al、AlCu、AlCuSi或Cu，导电衬层260包括Ta、TaN、Ti、TiN或它们的组合。
布线180A、180B、250A、250B和250C具有与电阻器160和170不同的TCR。布线180A、180B、250A、250B和250C具有明显低于电阻器160和170的电阻。在一个实例中，布线180A、180B、250A、250B和250C的电阻比电阻器160和170的组合电阻大约低3个数量级。
虽然电阻器160和230在图1F中相对于耦合在布线250A与250C之间的电压源是串联连接的，但是本领域的普通技术人员能够设计出使电阻器160和230并联连接的互连方案。
表1
  材料   欧姆/平方范围(Sheet Rho ohms/square Range)   TCR ppm/℃范围
  CrNi   10到400   100到200
  CrSi   100到4000   -200到200
  CrTi   250到600   -150到150
  CrSiO   高达600   -50到200
  SnO2   高达104   约100
  W或Mo或Re   10到500   -20到-100
  Ta   高达100   -100到100
  Ta2N   10到100   约-85
  NiCr(80∶50)   约-85
  NiCrAlFe(75∶20∶3∶2)   约20
  NiCrAlFe(76∶20∶2∶2)   约5
  Ru   250-300   约0
  Ru   约10,000   约-400
  多晶硅
图2A-2E是按照本发明第二实施例、制造可调TCR电阻器的部分截面图。在图2A中，ILD100在衬底110的顶表面105上形成。ILD层100包括下介电层115和任选的上介电层120。在ILD层100中形成的是金属镶嵌布线125。金属镶嵌布线125用核心导体130和任选的导电衬层135形成。在1LD层100的顶表面140(也是上ILD层120的顶表面)上形成的是第一电阻层145。在第一电阻层145的顶表面150上形成的是第二电阻层215。在第二电阻层215的顶表面220上形成的是任选的蚀刻终止层225。诸如，如果用来在后面的ILD层(参见图2E)中形成互连的蚀刻工艺侵蚀性地蚀刻第二电阻层215的材料，那么就需要蚀刻终止层225。下介电层115、上介电层120、核心导体130、导电衬层135和蚀刻终止层255的材料在上文中已经描述。
在图2B中，实施光刻工艺，以形成被一部分第一电阻层215覆盖的第一电阻器160，所述光刻工艺包括：在蚀刻终止层225上形成光刻胶层、对光刻胶层进行构图、对蚀刻终止层225(如果存在的话)进行蚀刻、蚀刻第二电阻层145和第二电阻层215(参见图2A)并除去图案化光刻胶层。第一电阻器160的厚度、材料和TCR在上文中已经描述并且列在表1中。
在图2C中，实施光刻工艺，由此形成第二电阻器230并将第一电阻器160在其第二端部205B的顶表面280暴露，所述光刻工艺包括：在暴露的上介电层215、金属镶嵌布线125和剩余的蚀刻终止层225上形成光刻胶层、对光刻胶层进行构图、对蚀刻终止层225(如果存在的话)进行蚀刻、蚀刻一部分剩余的第二电阻层215(参见图2B)。然后，除去图案化光刻胶层。第二电阻器230被一部分蚀刻终止层2225所覆盖。第二电阻器230的厚度、材料和TCR在上文中已经描述并且列在表1中。
在图2D中，任选的蚀刻终止层285(也可用作扩散势垒层)在上介电层120的暴露顶表面140、金属镶嵌布线125的顶表面290、第一电阻器160的暴露顶表面280和蚀刻终止层225的顶表面295上形成。诸如，如果用来在后面的ILD层(参见图2E)中形成互连的蚀刻工艺侵蚀性地蚀刻第一电阻器160的材料或者避免扩散进入第一和第二电阻器160和230或者从其中扩散出来，那么就需要蚀刻终止层285。在一个实例中，蚀刻终止层285包括Si3N4。
在图2E中，示范性ILD层300在蚀刻终止层285的顶表面305上形成。ILD层300包括下介电层310和任选的上介电层315。在ILD层300中形成的是示例性双金属镶嵌布线320A和320B。每个双金属镶嵌布线320A和320B是用核心导体325和任选的导电衬层330形成的。双金属镶嵌布线320A包括布线部分335A和一体通路部分340A。双金属镶嵌布线320B包括布线部分335B和一体通路部分340B。双金属镶嵌布线320A的通路部分340A接触第二电阻器230的第一端275A。双金属镶嵌布线320B的通路部分340B接触第一电阻器160的第二端205B。电阻器160和230相对于耦合在布线320A与320B之间的电压源以复杂的串联/并联组合方式相连。
在一个实例中，下介电层310包括SiO2或低K电介质，上介电层315包括Si3N4，核心导体325包括Al、AlCu、AlCuSi或Cu，导电衬层330包括Ta、TaN、Ti、TiN或它们的组合。
布线320A和320B具有与电阻器160和170不同的TCR。布线320A和320B具有明显低于电阻器160和170的电阻。在一个实例中，布线320A和320B的电阻比电阻器160和170的组合电阻大约低3个数量级。
图3A-3F是按照本发明第三实施例、制造可调TCR电阻器的部分截面图。在图3A中，ILD100在衬底110的顶表面105上形成。ILD层100包括下介电层115和任选的上介电层120。在ILD层100中形成的是金属镶嵌布线125。金属镶嵌布线125用核心导体130和任选的导电衬层135形成。在ILD层100的顶表面140(也是上ILD层120的顶表面)上形成的是第一电阻层145。在第一电阻层145的顶表面150上形成的是绝缘层345。在绝缘层345的顶表面350上形成的是第二电阻层215。在第二电阻层215的顶表面220上形成的是任选的蚀刻终止层225。诸如，如果用来在后面的ILD层(参见图3E)中形成互连的蚀刻工艺侵蚀性地蚀刻第二电阻层215的材料，那么就需要蚀刻终止层225。下介电层115、上介电层120、核心导体130、导电衬层135和蚀刻终止层255的材料在上文中已经描述。在一个实例中，绝缘层345包括Si3N4。
在图3B中，实施光刻工艺，以形成被一部分绝缘层345覆盖的第一电阻器160，所述光刻工艺包括：在蚀刻终止层225上形成光刻胶层、对光刻胶层进行构图、对蚀刻终止层225(如果存在的话)进行蚀刻、蚀刻第一电阻层145(参见图3A)、蚀刻绝缘层345、蚀刻第二电阻层215并除去图案化光刻胶层。第一电阻器160的厚度、材料和TCR在上文中已经描述并且列在表1中。
在图3C中，实施光刻工艺，以便形成第二电阻器230，所述光刻工艺包括：在暴露的上介电层215、暴露的金属镶嵌布线125和剩余的蚀刻终止层225上形成光刻胶层、对光刻胶层进行构图、对蚀刻终止层225(如果存在的话)进行蚀刻、蚀刻一部分剩余的第二电阻层215(参见图2B)，然后，蚀刻一部分剩余绝缘层345，以便暴露第一电阻器160其相反两端205A和205B的顶表面280。然后，除去图案化光刻胶层。第二电阻器230被一部分蚀刻终止层2225所覆盖。第二电阻器230的厚度、材料和TCR在上文中已经描述并且列在表1中。
在图3D中，蚀刻终止层285在上介电层120的暴露顶表面140、金属镶嵌布线125的顶表面290、第一电阻器160的暴露顶表面280和蚀刻终止层225的顶表面295上形成。诸如，如果用来在后面的ILD层(参见图3E和3F)中形成互连的蚀刻工艺侵蚀性地蚀刻第一电阻器160的材料或者避免扩散进入第一和第二电阻器160和230或者从其中扩散出来，那么就需要蚀刻终止层285。蚀刻终止层285的材料在上文中已经描述。
在图3E中，第一电阻器160和第二电阻器230相对于耦合在布线355A与355B之间的电压源并联连接。在图3E中，ILD层300在蚀刻终止层285的顶表面305上形成。ILD层300包括下介电层310和任选的上介电层315。在ILD层235中形成的是示范性双金属镶嵌布线355A和355B。每个双金属镶嵌布线355A和355B是用核心导体360和任选的导电衬层365形成的。双金属镶嵌布线355A包括布线部分370A和一体通路部分375A1和375A2。双金属镶嵌布线355B包括布线部分370B和一体通路部分375B1和375B2。双金属镶嵌布线355A的通路部分375A1接触第一电阻器160的第一端205A。双金属镶嵌布线355A的通路部分375A2接触第二电阻器230的第一端275A。双金属镶嵌布线355B的通路部分375B1接触第一电阻器160的第二端205B。双金属镶嵌布线355B的通路部分375B2接触第二电阻器230的第二端275B。下介电层310、上介电层315的材料在上文中已经描述。
在一个实例中，核心导体360包括Al、AlCu、AlCuSi或Cu，导电衬层365包括Ta、TaN、Ti、TiN或它们的组合。
布线355A和355B具有与电阻器160和170不同的TCR。布线355A和355B具有明显低于电阻器160和170的电阻。在一个实例中，布线355A和355B的电阻比电阻器160和170的组合电阻大约低3个数量级。
图3F与图3E类似，只是电阻器160和230相对于耦合在布线380B与380C之间的电压源是串联连接的。在图3F中，第一电阻器160和第二电阻器230是并联连接的。在图3F中，ILD层300在蚀刻终止层285的顶表面305上形成。ILD层300包括下介电层310和任选的上介电层315。在ILD层235中形成的是示范性双金属镶嵌布线380A、380B和380C。每个双金属镶嵌布线380A、380B和380C是用核心导体385和任选的导电衬层390形成的。双金属镶嵌布线380A包括布线部分395A和一体通路部分400A1和400A2。双金属镶嵌布线380B包括布线部分395B和一体通路部分400B。双金属镶嵌布线380C包括布线部分395B和一体通路部分400C。双金属镶嵌布线380A的通路部分400A1接触第一电阻器160的第一端205A。双金属镶嵌布线380A的通路部分400A2接触第二电阻器230的第一端275A。双金属镶嵌布线380B的通路部分400B接触第二电阻器230的第二端275B。双金属镶嵌布线380C的通路部分400C接触第一电阻器160的第二端205B。
下介电层310、上介电层315的材料包括Si3N4并且在上文中已经描述。在一个实例中，核心导体385包括Al、AlCu、AlCuSi或Cu，导电衬层390包括Ta、TaN、Ti、TiN或它们的组合。
布线380A、380B和380C具有与电阻器160和170不同的TCR。布线380A、380B和380C具有明显低于电阻器160和170的电阻。在一个实例中，布线380A、380B和380C的电阻比电阻器160和170的组合电阻大约低3个数量级。
图4A-4H是按照本发明第四实施例、制造可调TCR电阻器的部分截面图。在图4A中，在单晶(或块状)硅衬底405中形成的是，用浅沟槽隔离物415划界的掺杂单晶硅电阻器410(此后称作扩散电阻器410)。在衬底405的顶表面420上形成的是介电层425。在一个实例中，介电层425是用作栅电介质的同一层，多晶硅层435是用来形成N-沟道场效应晶体管(NFET)和P-沟道场效应晶体管(PFET)的栅极的同一层，所述晶体管是作为包括本发明的TCR可调电阻器的部分集成电路而形成在衬底405中/上的。在介电层425的顶表面430上形成的是多晶硅层435。在多晶硅层435的顶表面440上形成的是绝缘层445。扩散电阻器410是掺杂的N-型或P-型。扩散电阻器410可通过将砷(As)、磷(P)或锑(Sb)、硼(B)、氟化硼(BF2)、铟(In)或它们的组合离子植入到衬底405内或通过掺杂外延沉积而形成。扩散电阻器410具有第一TCR。可选择扩散电阻器410，使其具有约-1000ppm/℃至约1000ppm/℃的TCR。电阻器410的TCR不仅是掺杂剂种类和掺杂剂浓度的函数，而且还是在掺杂剂离子植入之后经受的热循环电阻器410的函数。扩散电阻器410的材料可以从(但不限于)下文的表II中所列的任何材料以及Sb、In和BF2中选择。
表II
  硅掺杂剂种类   浓度范围atm/cm3   TCR范围ppm/℃
  As   1017到1021   -1000到3000
  P   1017到1021   -1000到3000
  B   1017到1021   -1000到3000
  Sb   1017到1021   -1000到10000
表II中的浓度范围是指掺杂剂在整个电阻器410中不均匀分布时的掺杂剂种类的峰浓度。例如，具有离子/植入的掺杂剂的扩散电阻器可具有峰浓度分布，即，峰位于顶表面420或扩散电阻器410内，而在STI工艺之后将成为扩散电阻器的掺杂外延层的外延沉积过程中掺杂的电阻器，从顶表面420到衬底405可具有相当均匀的掺杂剂浓度分布。在一个实例中，介电层425包括SiO2，绝缘层445包括SiO2、Si3N4或它们的组合。
在图4B中，实施光刻工艺，以形成多晶硅电阻器450，所述光刻工艺包括：在绝缘层445上形成光刻胶层、对光刻胶层进行构图、蚀刻绝缘层445、蚀刻多晶硅层435(参见图4A)并除去图案化光刻胶层。通过在电阻器450形成之前或之后或者在间隔物455形成之后，离子植入As、P、Sb、B、BF2、In或它们的组合，可掺杂多晶硅电阻器450。多晶硅电阻器450具有第二TCR。在一个实例中，多晶硅电阻器450约50-约400nm厚。可选择多晶硅电阻器450，使其具有约2000ppm/℃至约-4000ppm/℃的TCR，但是与扩散电阻器410的TCR值不同。电阻器450的TCR不仅是掺杂剂种类和掺杂剂浓度的函数，而且还是在掺杂剂离子植入之后经受的热循环电阻器450以及多晶硅粒径的函数。多晶硅电阻器450的材料可以从(但不限于)下文的表III中所列的任何材料以及Sb、In和BF2中选择。
表III
  掺杂剂种类   浓度范围atm/cm3   TCR范围ppm/℃
  As   1017到1021   -4000到3000
  P   1017到1021   -4000到3000
  B   1017到1021   -4000到3000
表III中的浓度范围是指掺杂剂在整个多晶硅电阻器450中不均匀分布时的掺杂剂种类的峰浓度。例如，具有离子/植入的掺杂剂的多晶硅电阻器可具有峰浓度分布，而在多晶硅沉积过程中掺杂的多晶硅电阻器，可具有相当均匀的掺杂剂浓度分布。
在图4C中，任选的间隔物455形成在多晶硅电阻器450的侧壁460上。通过覆盖沉积绝缘层、然后进行方向性活性离子蚀刻(RIE)工艺，而形成间隔物445。此间隔物工艺可重复多次，于是间隔物445包括多个层。在一个实例中，间隔物445包括SiO2、Si3N4或它们的组合。
在图4D中，形成扩散电阻器410的各自相反两端470A和470B上的硅化物触点465A和465B。还形成多晶硅电阻器450的各自相反两端480A和480B上的硅化物触点475A和475B。通过蚀刻介电层425和绝缘层445中的开口、沉积诸如Pt或Co之类的金属层、使衬底退火从而金属与硅反应形成金属硅化物、以及蚀刻掉未反应的金属，而形成硅化物触点465A、465B、475A和475B。
图4E、4F、4G和4H表示出使扩散电阻器410和多晶硅电阻器450互连的替换型方法。
在图4E中，介电层485在扩散电阻器410、多晶硅电阻器450和STI415之上形成。在介电层485中形成的是触点490A、490B、490C和490D。触点490A、490B、490C和490D利用金属镶嵌工艺用核心导体495和任选的导电衬层500形成。ILD层505在介电层485之上形成。在ILD层505中形成的是示范性金属镶嵌布线510A和510B。每个金属镶嵌布线510A和510B是用核心导体515和任选的导电衬层520形成的。金属镶嵌布线510A通过贯穿硅化物触点465A的触点490A与扩散电阻器410的第一端470A相连。金属镶嵌布线510A通过贯穿硅化物触点475A的触点490B也与多晶硅电阻器450的第一端480A相连。金属镶嵌布线510B通过贯穿硅化物触点475B的触点490C与多晶硅电阻器450的第二端475B相连。金属镶嵌布线510B通过贯穿硅化物触点465B的触点490D也与扩散电阻器410的第二端470B相连。这样，扩散电阻器410和多晶硅电阻器450相对于耦合在布线510A与510B之间的电压源并联连接。
在一个实例中，介电层485包括SiO2，ILD层505包括SiO2、Si3N4或它们的组合，核心导体490A、490B、490C和490D包括W，导电衬层500包括Ti、TiN或它们的组合，核心导体515包括Al、AlCu、AlCuSi或Cu，导电衬层520包括Ti、TiN、Ta、TaN或它们的组合。
在图4E中，布线510A和510B以及触点490A、490B、490C和490D具有与电阻器410和450不同的TCR。布线510A和510B以及触点490A、490B、490C和490D具有明显低于电阻器410和450的电阻。在一个实例中，布线510A和510B以及触点490A、490B、490C和490D的组合电阻比电阻器410和450的组合电阻大约低3个数量级。
图4F与图4E类似，只是金属镶嵌布线510B用金属镶嵌布线510C和金属镶嵌布线510D代替。金属镶嵌布线510C和金属镶嵌布线510D都是用核心导体515和任选的导电衬层520形成的。金属镶嵌布线510C通过贯穿硅化物触点475B的触点490C而与多晶硅电阻器450的第二端480B相连。金属镶嵌布线510D通过贯穿硅化物触点465B的触点490D而与扩散电阻器410的第二端470B相连。这样，扩散电阻器410和多晶硅电阻器450相对于耦合在布线510C与510D之间的电压源串联连接。
在图4F中，布线510A、510C和510D以及触点490A、490B、490C和490D具有与电阻器410和450不同的TCR。布线510A、510C和510D以及触点490A、490B、490C和490D具有明显低于电阻器410和450的电阻。在一个实例中，布线510A、510C和510D以及触点490A、490B、490C和490D的组合电阻比电阻器410和450的组合电阻大约低3个数量级。
图4G与图4F类似，只是金属镶嵌布线510A、触点490A和触点490B用由核心导体530和任选的导电衬层535形成的触点525A代替。触点525A形成在介电层485中。另一个区别是触点490C和490D形成在介电层485和介电层540中，而介电层540本身形成在介电层485与ILD层505之间。工艺顺序是：形成介电层485、在介电层485中形成触点525A、形成介电层540、在介电层540和485中形成触点490C和490D、形成ILD层505、以及在ILD层505中形成金属镶嵌布线510C和510D。触点525A使扩散电阻器410的硅化物触点465A与多晶硅电阻器450的硅化物触点475A电连接。这样，扩散电阻器410和多晶硅电阻器450相对于耦合在布线510C与510D之间的电压源串联连接。
在一个实例中，介电层540包括SiO2，核心导体530包括W或多晶硅，导电衬层包括Ti、TiN或它们的组合。
在图4G中，布线510C和510D以及触点490C、490D和525A具有与电阻器410和450不同的TCR。布线510C和510D以及触点490C、490D和525A具有明显低于电阻器410和450的电阻。在一个实例中，布线510C和510D以及触点490C、490D和525A的组合电阻比电阻器410和450的组合电阻大约低3个数量级。
图4H与图4G类似，只是金属镶嵌布线510B、触点490C和触点490D用由核心导体530和任选的导电衬层535形成的触点525B代替。触点525B形成在介电层485中。另一个区别是触点490E和490F形成在用核心导体495和衬层500形成的介电层540中，示范性金属镶嵌布线510E和510F形成在ILD层505中。每个金属镶嵌布线510E和510F用核心导体515和任选的导电衬层520形成。触点525B使扩散电阻器410的硅化物触点465B与多晶硅电阻器450的硅化物触点475B电连接。这样，扩散电阻器410和多晶硅电阻器450相对于耦合在布线510E与510F之间的电压源并联连接。
在图4H中，布线510E和510F以及触点490E、490F、525A和525B具有与电阻器410和450不同的TCR。布线510E和510F以及触点490E、490F、525A和525B具有明显低于电阻器410和450的电阻。在一个实例中，布线510E和510F以及触点490E、490F、525A和525B的组合电阻比电阻器410和450的组合电阻大约低3个数量级。
图5A-5J是按照本发明第五实施例、制造可调TCR电阻器的部分截面图。图5A、5B和5C分别与图4A、4B和4C类似，只是介电层425、多晶硅层435和绝缘层445，在如上所述制造按照本发明的电阻器的区域中的STI 415的更大区域上而不是在扩散电阻器410上形成(参见图4A)。或者是，STI 415可不存在，然而，在电阻器450与衬底405之间可发生电容耦合。
在图5D中，多晶硅层545在介电层425、间隔物455和绝缘层445之上形成。在一个实例中，多晶硅层545在包括本发明的可调TCR电阻器的集成电路中是用来形成BiCMOS技术中的双极SiGe晶体管的基极或PFET或NFET的栅极的同一层。绝缘层550形成在多晶硅层545的顶表面555上。在一个实例中，绝缘层550包括SiO2、Si3N4或它们的组合。
在图5E中，实施光刻工艺，以形成多晶硅电阻器560，所述光刻工艺包括：在绝缘层550上形成光刻胶层、对光刻胶层进行构图、蚀刻绝缘层550、蚀刻多晶硅层545(参见图5D)并除去图案化光刻胶层。多晶硅电阻器560具有第三TCR。在一个实例中，多晶硅电阻器550约50到约400nm厚。可选择多晶硅电阻器550，使其具有约-4000ppm/℃至约2000ppm/℃的TCR，但是与多晶硅电阻器450的TCR值不同。多晶硅电阻器560的材料可以从(但不限于)上文的表III中所列的任何材料中选择。还是在图5E中，任选的氧化物层565在多晶硅电阻器560的侧壁570上形成(例如通过暴露的多晶硅的热氧化)。
在图5F中，如上所述形成多晶硅电阻器450的各自相反两端480A和480B上的硅化物触点475A和475B。与硅化物触点475A和475B同时(并因此用上述相同的材料)还形成多晶硅电阻器560的各自相反两端575A和575B上的硅化物触点570A和570B。
图5G、5H、5I和5J表示出使多晶硅电阻器450和多晶硅电阻器560互连的替换型方法。
图5G与图4E类似，只是触点490A、490B、490C和490D所接触的结构不同。在图5G中，介电层485在多晶硅电阻器450和460之上形成，介电层485包括触点490A、490B、490C和490D。ILD层505在介电层485之上形成。在ILD层505中形成的是示范性金属镶嵌布线510A和510B。金属镶嵌布线510A通过贯穿硅化物触点475A的触点490A与第一多晶硅电阻器450相连。金属镶嵌布线510A通过贯穿硅化物触点570A的触点490B也与多晶硅电阻器560相连。金属镶嵌布线510B通过贯穿硅化物触点570B的触点490C与多晶硅电阻器560相连。金属镶嵌布线510B通过贯穿硅化物触点475B的触点490D也与多晶硅电阻器450相连。这样，多晶硅电阻器450和多晶硅电阻器560相对于耦合在布线510A与510B之间的电压源并联连接。
在图5G中，布线510A和510B以及触点490A、490B、490C和490D具有与电阻器450和560不同的TCR。布线510A和510B以及触点490A、490B、490C和490D具有明显低于电阻器450和560的电阻。在一个实例中，布线510A和510B以及触点490A、490B、490C和490D的组合电阻比电阻器450和560的组合电阻大约低3个数量级。
图5H与图5G类似，只是金属镶嵌布线510B用金属镶嵌布线510C和金属镶嵌布线510D代替。金属镶嵌布线510C通过贯穿硅化物触点570B的触点490C与多晶硅电阻器560相连。金属镶嵌布线510D通过贯穿硅化物触点475B的触点490D与多晶硅电阻器450相连。这样，扩散电阻器410和多晶硅电阻器450相对于耦合在布线510C与510D之间的电压源串联连接。
在图5H中，布线510A、510C和510D以及触点490A、490B、490C和490D具有与电阻器450和560不同的TCR。布线510A、510C和510D以及触点490A、490B、490C和490D具有明显低于电阻器450和560的电阻。在一个实例中，布线510A、510C和510D以及触点490A、490B、490C和490D的组合电阻比电阻器450和560的组合电阻大约低3个数量级。
图5I与图5H类似，只是金属镶嵌布线510A、触点490A和触点490B用触点525A代替。触点525A形成在介电层485中。另一个区别是触点490C和490D形成在介电层485中和在介电层与ILD层505之间的介电层540中。触点525A使多晶硅电阻器450的硅化物触点475A与多晶硅电阻器560的硅化物触点570A电连接。这样，多晶硅电阻器450和多晶硅电阻器560相对于耦合在布线510C与510D之间的电压源串联连接。
在图5I中，布线510C和510D以及触点490C、490D和525A具有与电阻器450和560不同的TCR。布线510C和510D以及触点490C、490D和525A具有明显低于电阻器450和560的电阻。在一个实例中，布线510C和510D以及触点490C、490D和525A的组合电阻比电阻器450和560的组合电阻大约低3个数量级。
图5J与图5I类似，只是金属镶嵌布线510B、触点490C和触点490D用触点525B代替。触点525B形成在介电层485中。另一个区别是触点490E和490F形成在介电层540中，示范性金属镶嵌布线510E和510F形成在ILD层505中。触点525B使多晶硅电阻器450的硅化物触点475B与多晶硅电阻器560的硅化物触点570B电连接。这样，多晶硅电阻器450和多晶硅电阻器560相对于耦合在布线510E与510F之间的电压源并联连接。
在图5I中，布线510E和510F以及触点525A和525B具有与电阻器450和560不同的TCR。布线510E和510F以及触点525A和525B具有明显低于电阻器450和560的电阻。在一个实例中，布线510E和510F以及触点525A和525B的组合电阻比电阻器450和560的组合电阻大约低3个数量级。
本发明的第六个实施例将本发明的第四和第五实施例合并。图6是按照本发明第六实施例、制造可调TCR电阻器的部分截面图。在图6中，多晶硅电阻器560形成在多晶硅电阻器450之上，并通过绝缘层445与多晶硅电阻器450分离，多晶硅电阻器450形成在扩散电阻器410之上并通过介电层425与扩散电阻器分离。扩散电阻器410、多晶硅电阻器450和多晶硅电阻器560的制造在上面已经描述。利用上文教导的连线技术或本领域公知的其它连线技术的任一种，有许多将扩散电阻器410、多晶硅电阻器450和多晶硅电阻器560连接组合起来的方式。在本发明的第三实施例中，扩散电阻器410、多晶硅电阻器450和多晶硅电阻器560中的至少两个具有不同的TCR。
这样，本发明提供了一种集成电路电阻器和一种该电阻器的制造方法，其中温度对电阻器的电阻依赖性，在包含这种电阻器的集成电路的设计和/或制造过程中是可以调节的。
以上为了理解本发明给出了本发明实施例的描述。应该理解，本发明并不局限于本文所述的具体实施例，而是在不脱离本发明的范围的前体下如本领域技术人员显而易见的，能够作出多种修改、重新布置和替换。因此，下面的权利要求书意在覆盖所有这些修改和变化，就如同它们落在本发明的真实精髓和范围内一样。

Claims (30)

1、一种结构，包括：
包含第一材料的第一电阻器，所述第一材料具有第一电阻温度系数，所述第一电阻器在集成电路的第一中间介电层内；以及
包含第二材料的第二电阻器，所述第二材料具有第二电阻温度系数，所述第二电阻温度系数不同于所述第一电阻温度系数，所述第二电阻器在所述集成电路的所述第一中间介电层内或所述集成电路的第二中间介电层内，所述第一电阻器和所述第二电阻器通过在所述第一或所述第一和第二介电层内形成的布线彼此电连接并与电压源电耦合，所述布线具有小于所述第一和第二电阻器的电阻。
2、如权利要求1所述的结构，其特征在于，当所述第二电阻器在所述第二中间介电层时，所述第一和第二电阻器相对于所述电压源彼此串联电连接。
3、如权利要求1所述的结构，其特征在于，当所述第二电阻器在所述第二中间介电层时，所述第一和第二电阻器相对于所述电压源彼此并联电连接。
4、如权利要求1所述的结构，其特征在于，当所述第一电阻器和所述第二电阻器都在所述第一中间介电层时，所述第二电阻器的底面与所述第一电阻器的顶面直接物理和电接触。
5、如权利要求1所述的结构，其特征在于，当所述第一电阻器和所述第二电阻器都在所述第一中间介电层时，所述第一电阻器的至少一个边缘延伸过所述第二电阻器的相应边缘，所述第二电阻器的底面通过介入绝缘层与所述第一电阻器的顶面分开，并且所述第一和第二电阻器相对于所述电压源串联电耦合。
6、如权利要求1所述的结构，其特征在于，当所述第一电阻器和所述第二电阻器都在所述第一中间介电层时，所述第一电阻器的至少一个边缘延伸过所述第二电阻器的相应边缘，所述第二电阻器的底面通过介入绝缘层与所述第一电阻器的顶面分开，并且所述第一和第二电阻器相对于所述电压源并联电耦合。
7、如权利要求1所述的结构，其特征在于，所述第一电阻温度系数和所述第二电阻温度系数具有相反的极性。
8、如权利要求1所述的结构，其特征在于，所述第一电阻温度系数和所述第二电阻温度系数具有相同的极性和不同的大小。
9、如权利要求1所述的结构，其特征在于，所述第一电阻温度系数和所述第二电阻温度系数具有相反的极性和大约相同的大小。
10、如权利要求1所述的结构，其特征在于，所述第一材料和所述第二材料互相排外地选自于由以下物质构成的组：CrNi、CrSi、CrTi、CrSnO、SnO2、W、Mo、Re、Ta、Ta2N、NiCr、NiCrAlCu、Ru和多晶硅。
11、一种结构，包括：
包含第一硅材料的第一电阻器，所述第一材料具有第一电阻温度系数；以及
包含第二硅材料的第二电阻器，所述第二材料具有第二电阻温度系数，所述第二电阻温度系数不同于所述第一电阻温度系数，所述第一电阻器和所述第二电阻器彼此电连接，并相对于电压源串联或并联电耦合。
12、如权利要求11所述的结构，其特征在于，所述第一电阻器是集成电路的单晶硅衬底的掺杂区中的扩散电阻器，所述第一硅材料是掺杂单晶硅；以及所述第二电阻器是所述集成电路的中间介电层顶面上的多晶硅电阻器，所述中间介电层在所述掺杂硅区的顶面上，并且所述第二硅材料是掺杂多晶硅。
13、如权利要求12所述的结构，其特征在于，还包括含有第三硅材料的第三电阻器，所述第三电阻器在附加介电层的顶面上，所述附加介电层在所述第二电阻器的顶面上，所述第三电阻器是含有掺杂多晶硅的多晶硅电阻器。
14、如权利要求13所述的结构，其特征在于，所述第一硅材料、所述第二硅材料和所述第三硅材料是不同的材料，并单独地以As、P、B、BF2、In、Sb或其组合掺杂。
15、如权利要求11所述的结构，其特征在于，
所述第一电阻器是所述衬底的介电区顶面上的多晶硅电阻器，所述第一材料是第一掺杂多晶硅；以及
所述第二电阻器是介电层顶面上的多晶硅电阻器，所述介电层在所述第二电阻器的顶面上，所述第二材料是第二掺杂多晶硅。
16、如权利要求15所述的结构，其特征在于，所述第一硅材料和所述第二硅材料是不同的材料，并单独地以As、P、B、BF2、In、Sb或其组合掺杂。
17、如权利要求11所述的结构，其特征在于，所述第一电阻温度系数和所述第二电阻温度系数具有相反的极性。
18、如权利要求11所述的结构，其特征在于，所述第一电阻温度系数和所述第二电阻温度系数具有相同的极性和不同的大小。
19、如权利要求11所述的结构，其特征在于，所述第一电阻温度系数和所述第二电阻温度系数具有不同的极性和大约相同的大小。
20、如权利要求11所述的结构，其特征在于，所述第一硅材料和所述第二硅材料是不同的材料，并单独地以As、P、B、BF2、In、Sb或其组合掺杂。
21、一种电阻元件的制造方法，包括：
为所述电阻元件提供设计电阻温度系数；
选择具有第一电阻温度系数的第一材料，以及选择具有第二电阻温度系数的第二材料，所述第二电阻温度系数不同于所述第一电阻温度系数；
由所述第一材料形成所述电阻元件的第一电阻器；由所述第二材料形成所述电阻元件的第二电阻器；使所述第一电阻器和所述第二电阻器彼此电连接；使所述第一电阻器和所述第二电阻器与电压源电耦合；以及选择所述第一和所述第二电阻温度系数，以便使所述电阻元件的电阻温度系数与所述设计电阻温度系数匹配。
22、如权利要求21所述的方法，其特征在于，当所述第二电阻器形成在所述第二中间介电层时，所述第一和第二电阻器相对于所述电压源串联或并联电连接。
23、如权利要求21所述的方法，其特征在于，当所述第一电阻器和所述第二电阻器都形成在所述第一中间介电层时，所述第二电阻器的底面与所述第一电阻器的顶面直接物理和电接触。
24、如权利要求21所述的方法，其特征在于，还包括：
当所述第一电阻器和所述第二电阻器都在所述第一中间介电层时，在所述第一电阻器的顶面与所述第二电阻器的底面之间形成介入绝缘层，所述第一电阻器的至少一个边缘延伸过所述第二电阻器的相应边缘，所述第一和第二电阻器相对于所述电压源串联电连接。
25、如权利要求21所述的方法，其特征在于，所述第一电阻器的所述电阻温度系数和所述第二电阻器的所述电阻温度系数具有相反极性和不同大小、具有相同极性和不同大小、或者具有相反极性和大约相同的大小。
26、一种电阻元件的制造方法，包括：
为所述电阻元件提供设计电阻温度系数；
选择具有第一电阻温度系数的第一硅材料，以及选择具有第二电阻温度系数的第二硅材料；所述第二电阻温度系数不同于所述第一电阻温度系数；
由所述第一材料形成所述电阻元件的第一电阻器；
由所述第二材料形成所述电阻元件的第二电阻器；
使所述第一电阻器和所述第二电阻器彼此电连接；
使所述第一电阻器和所述第二电阻器与电压源电耦合；以及
选择所述第一和所述第二电阻温度系数，以便使所述电阻元件的电阻温度系数与所述设计电阻温度系数匹配。
27、如权利要求26所述的方法，其特征在于，还包括：
在单晶硅衬底上形成掺杂区；
由所述掺杂区的掺杂硅形成所述第一电阻器；
在所述掺杂区的顶面上形成介电层；
由掺杂多晶硅层在所述介电层的顶面上形成所述第二电阻器；以及
使所述第一和所述第二电阻器相对于所述电压源串联或并联电耦合。
28、如权利要求27所述的方法，其特征在于，还包括：
在所述第二电阻器的顶面上形成附加介电层；
由附加掺杂多晶硅层在所述附加介电层的顶面上形成所述电阻元件的第三电阻器；
所述第三电阻器具有第三材料，所述第三材料具有不同于所述第一和所述第二电阻温度系数中的至少一个的第三电阻温度系数。
29、如权利要求26所述的方法，其特征在于，还包括：
在单晶硅衬底中形成介电区；
由在所述介电区的顶面上形成的第一掺杂多晶硅层形成所述第一电阻器；
在所述第一掺杂区的顶面上形成介电层；
由第二掺杂多晶硅层在所述介电层的顶面上形成所述第二电阻器；以及
使所述第一和所述第二电阻器相对于所述电压源串联或并联电耦合。
30、如权利要求26所述的方法，其特征在于，所述第一电阻器的所述电阻温度系数和所述第二电阻器的所述电阻温度系数具有相反极性和不同大小、具有相同极性和不同大小、或者具有相反极性和大约相同的大小。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211683B (zh) * 2006-12-29 2010-04-07 深圳市振华微电子有限公司 一种温度系数可精确设定的电阻器及其制造方法
CN105140222A (zh) * 2014-05-30 2015-12-09 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN105895622A (zh) * 2016-06-16 2016-08-24 上海华虹宏力半导体制造有限公司 多晶硅电阻及其制作方法
TWI610318B (zh) * 2016-08-30 2018-01-01 新唐科技股份有限公司 零溫度係數電阻元件及其製造方法、負溫度係數電阻材料的製造方法
CN108461482A (zh) * 2017-02-17 2018-08-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110875276A (zh) * 2018-08-30 2020-03-10 瑞萨电子株式会社 半导体器件
CN114409397A (zh) * 2022-01-25 2022-04-29 广东爱晟电子科技有限公司 一种低tcr陶瓷芯片电阻及其材料和制备

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685616B1 (ko) * 2004-05-20 2007-02-22 매그나칩 반도체 유한회사 반도체 장치의 제조방법
US7261461B2 (en) * 2004-09-23 2007-08-28 Microbridge Technologies Inc. Measuring and trimming circuit components embedded in micro-platforms
US7687724B2 (en) * 2005-01-10 2010-03-30 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal resistor, method of making said circuitized substrate, and electrical assembly utilizing said circuitized substrate
KR100697278B1 (ko) * 2005-01-27 2007-03-20 삼성전자주식회사 저항소자를 가지는 반도체 집적회로
KR100615099B1 (ko) * 2005-02-28 2006-08-22 삼성전자주식회사 저항 소자를 구비하는 반도체 소자 및 그 제조방법.
US7345573B2 (en) * 2005-05-24 2008-03-18 Texas Instruments Incorporated Integration of thin film resistors having different TCRs into single die
US7485540B2 (en) * 2005-08-18 2009-02-03 International Business Machines Corporation Integrated BEOL thin film resistor
US7416951B2 (en) * 2005-09-29 2008-08-26 Texas Instruments Incorporated Thin film resistors integrated at two different metal interconnect levels of single die
JP2007129085A (ja) * 2005-11-04 2007-05-24 Texas Instr Japan Ltd 半導体装置及びその製造方法
US7585758B2 (en) * 2006-11-06 2009-09-08 International Business Machines Corporation Interconnect layers without electromigration
US8555216B2 (en) * 2007-03-27 2013-10-08 International Business Machines Corporation Structure for electrically tunable resistor
US7723200B2 (en) * 2007-03-27 2010-05-25 International Business Machines Corporation Electrically tunable resistor and related methods
JP5210559B2 (ja) * 2007-07-13 2013-06-12 株式会社日立製作所 半導体装置およびその製造方法
US8163640B2 (en) * 2007-10-18 2012-04-24 International Business Machines Corporation Metal gate compatible electrical fuse
US8004060B2 (en) * 2007-11-29 2011-08-23 International Business Machines Corporation Metal gate compatible electrical antifuse
JP2009231445A (ja) * 2008-03-21 2009-10-08 Toshiba Corp 半導体記憶装置
US8546916B2 (en) * 2008-05-27 2013-10-01 Infineon Technologies Ag Capacitors and methods of manufacture thereof
DE102008035808B4 (de) * 2008-07-31 2015-06-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit einem Silizium/Germanium-Widerstand
IT1392556B1 (it) * 2008-12-18 2012-03-09 St Microelectronics Rousset Struttura di resistore di materiale a cambiamento di fase e relativo metodo di calibratura
US8563336B2 (en) 2008-12-23 2013-10-22 International Business Machines Corporation Method for forming thin film resistor and terminal bond pad simultaneously
KR20100076256A (ko) * 2008-12-26 2010-07-06 주식회사 동부하이텍 Ｐｉｐ 커패시터의 제조 방법
WO2011001494A1 (ja) * 2009-06-29 2011-01-06 富士通株式会社 半導体装置およびその製造方法
US20120268216A1 (en) 2009-11-30 2012-10-25 Imec Dual-Sensor Temperature Stabilization for Integrated Electrical Component
US8188832B2 (en) * 2010-05-05 2012-05-29 State Of The Art, Inc. Near zero TCR resistor configurations
IT1402165B1 (it) 2010-06-30 2013-08-28 St Microelectronics Srl Resistore ad elevata precisione e relativo metodo di calibratura
JP2012248814A (ja) * 2011-05-31 2012-12-13 Toshiba Corp 半導体装置およびその製造方法
EP2530836A1 (en) 2011-05-31 2012-12-05 Imec Oven controlled MEMS oscillator
US8569127B2 (en) * 2012-03-13 2013-10-29 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9496325B2 (en) * 2012-06-26 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate resistor and method of making same
US9012293B2 (en) * 2013-01-10 2015-04-21 Globalfoundries Singapore Pte. Ltd. Sandwich damascene resistor
US8896408B2 (en) * 2013-03-14 2014-11-25 Analog Devices, Inc. Composite resistors
US9559162B2 (en) 2013-06-19 2017-01-31 Globalfoundries Inc. Thermoresistance sensor structure for integrated circuits and method of making
EP3050076A4 (en) * 2013-09-27 2017-10-18 Intel Corporation Methods of forming tuneable temperature coefficient for embedded resistors
US10115719B2 (en) * 2014-10-30 2018-10-30 GlobalFoundries, Inc. Integrated circuits with resistor structures formed from MIM capacitor material and methods for fabricating same
US9418982B2 (en) 2014-12-22 2016-08-16 International Business Machines Corporation Multi-layered integrated circuit with selective temperature coefficient of resistance
JP6607074B2 (ja) 2016-02-19 2019-11-20 三重富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP6603633B2 (ja) * 2016-08-22 2019-11-06 日立オートモティブシステムズ株式会社 センサ装置
US10663355B2 (en) * 2017-06-30 2020-05-26 Texas Instruments Incorporated Thermistor with tunable resistance
DE102018122563B4 (de) 2017-09-29 2022-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung mit einem integrierten kondensator und verfahren zum herstellen von dieser
US10741488B2 (en) 2017-09-29 2020-08-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with integrated capacitor and manufacturing method thereof
US11348828B2 (en) * 2017-11-23 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming the same
US11062992B2 (en) 2018-09-05 2021-07-13 Rohm Co., Ltd. Electronic component
US11393752B2 (en) 2019-03-20 2022-07-19 Rohm Co., Ltd. Electronic component
US10797046B1 (en) * 2019-03-29 2020-10-06 GlobalFoundries, Inc. Resistor structure for integrated circuit, and related methods
KR20210009493A (ko) 2019-07-17 2021-01-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
GB2610886B (en) * 2019-08-21 2023-09-13 Pragmatic Printing Ltd Resistor geometry
US11437313B2 (en) * 2020-02-19 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method of forming a semiconductor device with resistive elements
JP2022191861A (ja) * 2021-06-16 2022-12-28 富士電機株式会社 抵抗素子及びその製造方法
US20230231002A1 (en) * 2022-01-19 2023-07-20 Vanguard International Semiconductor Corporation Semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4454495A (en) * 1982-08-31 1984-06-12 The United States Of America As Represented By The United States Department Of Energy Layered ultra-thin coherent structures used as electrical resistors having low temperature coefficient of resistivity
DE3319605A1 (de) * 1983-05-30 1984-12-06 Siemens AG, 1000 Berlin und 8000 München Sensor mit polykristallinen silicium-widerstaenden
JPS62234363A (ja) 1986-04-04 1987-10-14 Fuji Electric Co Ltd 半導体集積回路
US4766411A (en) * 1986-05-29 1988-08-23 U.S. Philips Corporation Use of compositionally modulated multilayer thin films as resistive material
US4803457A (en) * 1987-02-27 1989-02-07 Chapel Jr Roy W Compound resistor and manufacturing method therefore
US4907341A (en) * 1987-02-27 1990-03-13 John Fluke Mfg. Co., Inc. Compound resistor manufacturing method
JPH02268462A (ja) * 1989-04-11 1990-11-02 Matsushita Electron Corp 半導体装置
US5585776A (en) * 1993-11-09 1996-12-17 Research Foundation Of The State University Of Ny Thin film resistors comprising ruthenium oxide
BE1007868A3 (nl) * 1993-12-10 1995-11-07 Koninkl Philips Electronics Nv Elektrische weerstand.
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient
JP3362858B2 (ja) * 1997-02-28 2003-01-07 旭化成電子株式会社 磁気センサ
US6237663B1 (en) * 1997-10-14 2001-05-29 Pirelli Coordinamento Pneumatici S.P.A. Pneumatic tire comprising reinforcing metal wire cords with at least one shape memory wire and method of making same
US6306718B1 (en) * 2000-04-26 2001-10-23 Dallas Semiconductor Corporation Method of making polysilicon resistor having adjustable temperature coefficients
JP2002134692A (ja) * 2000-10-20 2002-05-10 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6351111B1 (en) * 2001-04-13 2002-02-26 Ami Semiconductor, Inc. Circuits and methods for providing a current reference with a controlled temperature coefficient using a series composite resistor
US6759729B1 (en) * 2002-10-16 2004-07-06 Newport Fab, Llc Temperature insensitive resistor in an IC chip
US6888763B1 (en) * 2003-02-04 2005-05-03 Advanced Micro Devices, Inc. Compensated oscillator circuit for charge pumps
US7012499B2 (en) * 2003-06-02 2006-03-14 International Business Machines Corporation Method of fabrication of thin film resistor with 0 TCR

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211683B (zh) * 2006-12-29 2010-04-07 深圳市振华微电子有限公司 一种温度系数可精确设定的电阻器及其制造方法
CN105140222A (zh) * 2014-05-30 2015-12-09 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN105140222B (zh) * 2014-05-30 2018-06-26 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN105895622A (zh) * 2016-06-16 2016-08-24 上海华虹宏力半导体制造有限公司 多晶硅电阻及其制作方法
CN105895622B (zh) * 2016-06-16 2018-10-26 上海华虹宏力半导体制造有限公司 多晶硅电阻及其制作方法
TWI610318B (zh) * 2016-08-30 2018-01-01 新唐科技股份有限公司 零溫度係數電阻元件及其製造方法、負溫度係數電阻材料的製造方法
CN107785351A (zh) * 2016-08-30 2018-03-09 新唐科技股份有限公司 零温度系数电阻组件及其制造方法
CN108461482A (zh) * 2017-02-17 2018-08-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN108461482B (zh) * 2017-02-17 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110875276A (zh) * 2018-08-30 2020-03-10 瑞萨电子株式会社 半导体器件
CN114409397A (zh) * 2022-01-25 2022-04-29 广东爱晟电子科技有限公司 一种低tcr陶瓷芯片电阻及其材料和制备
CN114409397B (zh) * 2022-01-25 2022-10-21 广东爱晟电子科技有限公司 一种低tcr陶瓷芯片电阻及其材料和制备

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Publication number Publication date
US20060145296A1 (en) 2006-07-06
US7217981B2 (en) 2007-05-15
US7659176B2 (en) 2010-02-09
US20070254449A1 (en) 2007-11-01

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