CN105895622A - 多晶硅电阻及其制作方法 - Google Patents

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Abstract

本发明公开了一种多晶硅电阻，由P型多晶硅电阻和N型多晶硅电阻互连形成，所述N型多晶硅电阻的N型掺杂浓度要求满足使所述N型多晶硅电阻具有正的温度系数，通过互连使所述N型多晶硅电阻的正的温度系数和和P型多晶硅电阻所具有的负的温度系数相抵消并使互连后的所述多晶硅电阻的温度系数降低并趋于0。本发明还公开了一种多晶硅电阻的制作方法。本发明能降低多晶硅电阻的温度系数，满足低温度系数的多晶硅电阻的应用要求。

Description

多晶硅电阻及其制作方法
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种多晶硅电阻；本发明还涉及一种多晶硅电阻的制作方法。
背景技术
多晶硅电阻根据掺杂类别分N型和P型两种。N型多晶硅电阻通常掺杂磷或者砷，而P型多晶硅电阻则掺硼。
载流子在多晶硅中漂移受到的散射主要是晶格散射和电离杂质散射。载流子迁移率对晶格散射有负的温度系数，而对电离杂质散射有正的温度系数。对N型和P型多晶硅电阻，晶格散射是相似的。
然而，由于磷原子和砷原子比硼原子大，N型多晶硅的杂质散射比P型多晶硅强。因此在较高掺杂浓度如大于1e19cm-3时，N型多晶硅的杂质散射超过晶格散射，电子迁移率表现出正温度系数，如图1A所示，是N型多晶硅中不同掺杂浓度对应的电子迁移率随温度的变化曲线，其中曲线101表示掺杂浓度为1e19cm-3时N型多晶硅的电子迁移率随温度的变化曲线，可以看出，N型多晶硅的电子迁移率开始出现正的温度系数。
而P型多晶硅主要是晶格散射，空穴迁移率是负温度系数，如图1B所示，是P型多晶硅中不同掺杂浓度对应的空穴迁移率随温度的变化曲线；可以看出，空穴迁移率都是负温度系数。
由图1A和图1B还可以看出，在较低掺杂时，N型和P型多晶硅对应的电子和空穴迁移率都表现出负温度系数。
由于单一的N型或P型多晶硅方块电阻都会有一定的温度系数。而有些模拟电阻的应用中，要求电阻阻值有低温度系数，N型或P型多晶硅电阻不能满足要求。
发明内容
本发明所要解决的技术问题是提供一种多晶硅电阻,能降低多晶硅电阻的温度系数，满足低温度系数的多晶硅电阻的应用要求。为此，本发明还提供一种多晶硅电阻的制造方法。
为解决上述技术问题，本发明提供的多晶硅电阻由P型多晶硅电阻和N型多晶硅电阻互连形成，所述N型多晶硅电阻的N型掺杂浓度要求满足使所述N型多晶硅电阻具有正的温度系数，通过互连使所述N型多晶硅电阻的正的温度系数和和P型多晶硅电阻所具有的负的温度系数相抵消并使互连后的所述多晶硅电阻的温度系数降低并趋于0。
进一步的改进是，所述P型多晶硅电阻和所述N型多晶硅电阻的互连为串联、并联或串并混合。
进一步的改进是，所述N型多晶硅电阻的N型掺杂浓度大于1e19cm-3。
进一步的改进是，所述P型多晶硅电阻的方块电阻和所述N型多晶硅电阻的方块电阻趋于相等。
进一步的改进是，所述P型多晶硅电阻的方块电阻和所述N型多晶硅电阻的方块电阻不相等，通过对所述P型多晶硅电阻或所述N型多晶硅电阻的宽长比进行调整使所述P型多晶硅电阻和所述N型多晶硅电阻的电阻值趋于相等，对电阻值趋于相等的所述P型多晶硅电阻和所述N型多晶硅电阻的进行互连得到所述多晶硅电阻。
进一步的改进是，所述P型多晶硅电阻的P型杂质包括铟和硼，利用较大的铟原子增加所述P型多晶硅电阻的电离杂质散射以减小空穴迁移率由于晶格振动散射而随温度下降的速度，从而降低所述P型多晶硅电阻的负温度系数。
进一步的改进是，所述P型多晶硅电阻的铟的杂质浓度向所述N型多晶硅电阻的杂质浓度趋近，硼杂质作为所述P型多晶硅电阻的补充掺杂用以克服铟掺杂的固浓度的限制，通过调节硼的杂质浓度使P型多晶硅电阻的方块电阻达到需要值。
进一步的改进是，所述P型多晶硅电阻的铟离子注入剂量大于1e18cm-2。
进一步的改进是，在所述P型多晶硅电阻和所述N型多晶硅电阻中还包括非掺杂性的杂质原子，以增加所述P型多晶硅电阻和所述N型多晶硅电阻的电离杂质散射。
进一步的改进是，所述非掺杂性的杂质原子包括硅原子或锗原子，所述非掺杂性的杂质原子的体浓度大于等于1e20cm-3。
为解决上述技术问题，本发明提供的多晶硅电阻的制作方法，包括如下步骤：
步骤一、在半导体衬底的场氧表面分别形成N型多晶硅电阻和P型多晶硅电阻；所述N型多晶硅电阻的N型掺杂浓度要求满足使所述N型多晶硅电阻具有正的温度系数。
步骤二、对所述P型多晶硅电阻和所述N型多晶硅电阻进行互连形成所需的多晶硅电阻；通过互连使所述N型多晶硅电阻的正的温度系数和和P型多晶硅电阻所具有的负的温度系数相抵消并使互连后的所述多晶硅电阻的温度系数降低并趋于0。
本发明利用N型多晶硅电阻的N型掺杂浓度较高时能使电子迁移率的温度系数变正从而使电阻具有正的温度系数的特征，将具有这种正的温度系数的N型多晶硅电阻和P型多晶硅电阻进行互连，利用N型和P型多晶硅电阻的正负温度系数抵消能够实现多晶硅电阻的温度系数降低并能使多晶硅电阻的温度系数趋于0，从而能满足低温度系数的多晶硅电阻的应用要求。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是N型多晶硅中不同掺杂浓度对应的电子迁移率随温度的变化曲线；
图1B是P型多晶硅中不同掺杂浓度对应的空穴迁移率随温度的变化曲线；
图2是本发明实施例多晶硅电阻的第一种互连结构图；
图3是本发明实施例多晶硅电阻的第二种互连结构图；
图4是本发明实施例多晶硅电阻的制作方法中P型多晶硅电阻的P型杂质离子注入掺杂示意图；
图5是本发明实施例多晶硅电阻的制作方法中多晶硅电阻的非掺杂性杂质离子注入掺杂示意图。
具体实施方式
如图2所示，是本发明实施例多晶硅电阻的第一种互连结构图；多晶硅电阻由P型多晶硅电阻2和N型多晶硅电阻1互连形成，所述N型多晶硅电阻1的N型掺杂浓度要求满足使所述N型多晶硅电阻1具有正的温度系数，通过互连使所述N型多晶硅电阻1的正的温度系数和和P型多晶硅电阻2所具有的负的温度系数相抵消并使互连后的所述多晶硅电阻的温度系数降低并趋于0。
图2中，所述P型多晶硅电阻2和所述N型多晶硅电阻1的互连为串联结构，即通过所述P型多晶硅电阻2和所述N型多晶硅电阻1的串联形成多晶硅电阻。也能为：如图3所示，是本发明实施例多晶硅电阻的第二种互连结构图；所述P型多晶硅电阻2和所述N型多晶硅电阻1的互连为并联结构。还能为：所述P型多晶硅电阻2和所述N型多晶硅电阻1的互连为串并混合。
所述N型多晶硅电阻1的N型掺杂浓度大于1e19cm-3。由图1A所示可知，当所述N型多晶硅电阻1的N型掺杂浓度大于1e19cm-3，电子迁移率具有正的温度系数，从而使所述N型多晶硅电阻1具有正的温度系数。
较佳为，本发明实施例中，所述P型多晶硅电阻2的方块电阻和所述N型多晶硅电阻1的方块电阻趋于相等。在其它实施例中，也能为：所述P型多晶硅电阻2的方块电阻和所述N型多晶硅电阻1的方块电阻不相等，此时需要通过对所述P型多晶硅电阻2或所述N型多晶硅电阻1的宽长比进行调整使所述P型多晶硅电阻2和所述N型多晶硅电阻1的电阻值趋于相等，对电阻值趋于相等的所述P型多晶硅电阻2和所述N型多晶硅电阻1的进行互连得到所述多晶硅电阻。
所述P型多晶硅电阻2的P型杂质包括铟和硼，利用较大的铟原子增加所述P型多晶硅电阻2的电离杂质散射以减小空穴迁移率由于晶格振动散射而随温度下降的速度，从而降低所述P型多晶硅电阻2的负温度系数。较佳为，所述P型多晶硅电阻2的铟的杂质浓度向所述N型多晶硅电阻1的杂质浓度趋近。也即由铟实现主掺杂，所述P型多晶硅电阻2的铟离子注入剂量大于1e18cm-2。但是，受到铟掺杂的固浓度的限制，铟杂质的浓度无法进一步的增加，这时本发明实施例采用硼杂质作为所述P型多晶硅电阻2的补充掺杂用以克服铟掺杂的固浓度的限制，通过调节硼的杂质浓度使P型多晶硅电阻2的方块电阻达到需要值。
较佳为，在所述P型多晶硅电阻2和所述N型多晶硅电阻1中还包括非掺杂性的杂质原子，以增加所述P型多晶硅电阻2和所述N型多晶硅电阻1的电离杂质散射。由于，原子量越大，电离杂质散射越强，故所述非掺杂性的杂质原子的原子量越大越好。较佳为，所述非掺杂性的杂质原子包括硅原子或锗原子等；所述非掺杂性的杂质原子的体浓度大于等于1e20cm-3。
本发明实施例多晶硅电阻的制作方法包括如下步骤：
步骤一、在半导体衬底如硅衬底201的场氧202表面分别形成N型多晶硅电阻1和P型多晶硅电阻2；所述N型多晶硅电阻1的N型掺杂浓度要求满足使所述N型多晶硅电阻1具有正的温度系数。
形成所述N型多晶硅电阻1和所述P型多晶硅电阻2时，需要先在所述硅衬底201的表面形成多晶硅，之后分别进行N型离子注入在所述N型多晶硅电阻1的形成区域掺杂和进行P型离子注入在所述P型多晶硅电阻2的形成区域掺杂。所述N型多晶硅电阻1的形成区域和所述P型多晶硅电阻2的形成区域分别通过光刻工艺进行定义。之后，在采用光刻刻蚀工艺对多晶硅进行刻蚀形成所述N型多晶硅电阻1和所述P型多晶硅电阻2。
较佳为，本发明实施例中，所述P型多晶硅电阻2的方块电阻和所述N型多晶硅电阻1的方块电阻趋于相等。在其它实施例中，也能为：所述P型多晶硅电阻2的方块电阻和所述N型多晶硅电阻1的方块电阻不相等，此时需要通过对所述P型多晶硅电阻2或所述N型多晶硅电阻1的宽长比进行调整使所述P型多晶硅电阻2和所述N型多晶硅电阻1的电阻值趋于相等，对电阻值趋于相等的所述P型多晶硅电阻2和所述N型多晶硅电阻1的进行互连得到所述多晶硅电阻。其中，所述P型多晶硅电阻2或所述N型多晶硅电阻1的宽长比能够在多晶硅的光刻刻蚀中进行定义。
所述N型多晶硅电阻1的N型掺杂浓度大于1e19cm-3。由图1A所示可知，当所述N型多晶硅电阻1的N型掺杂浓度大于1e19cm-3，电子迁移率具有正的温度系数，从而使所述N型多晶硅电阻1具有正的温度系数。
如图4所示，是本发明实施例多晶硅电阻的制作方法中P型多晶硅电阻的P型杂质离子注入掺杂示意图。
通过铟离子注入和硼离子注入实现对所述P型多晶硅电阻2进行双掺杂，利用较大的铟原子增加所述P型多晶硅电阻2的电离杂质散射以减小空穴迁移率由于晶格振动散射而随温度下降的速度，从而降低所述P型多晶硅电阻2的负温度系数。较佳为，所述P型多晶硅电阻2的铟的杂质浓度向所述N型多晶硅电阻1的杂质浓度趋近，也即由铟实现主掺杂，本发明实施例中所述P型多晶硅电阻2的铟离子注入剂量大于1e18cm-2。但是，受到铟掺杂的固浓度的限制，铟杂质的浓度无法进一步的增加，这时本发明实施例采用硼杂质作为所述P型多晶硅电阻2的补充掺杂用以克服铟掺杂的固浓度的限制，通过调节硼的杂质浓度使P型多晶硅电阻2的方块电阻达到需要值。
如图5所示，是本发明实施例多晶硅电阻的制作方法中多晶硅电阻的非掺杂性杂质离子注入掺杂示意图，本发明实施例方法中，还包括对所述P型多晶硅电阻2和所述N型多晶硅电阻1同时进行非掺杂性的杂质离子注入，以增加所述P型多晶硅电阻2和所述N型多晶硅电阻1的电离杂质散射。由于，原子量越大，电离杂质散射越强，故所述非掺杂性的杂质原子的原子量越大越好。较佳为，所述非掺杂性的杂质原子包括硅原子或锗原子等；所述非掺杂性的杂质原子的体浓度大于等于1e20cm-3。
步骤二、对所述P型多晶硅电阻2和所述N型多晶硅电阻1进行互连形成所需的多晶硅电阻；通过互连使所述N型多晶硅电阻1的正的温度系数和和P型多晶硅电阻2所具有的负的温度系数相抵消并使互连后的所述多晶硅电阻的温度系数降低并趋于0。图2中，所述P型多晶硅电阻2和所述N型多晶硅电阻1的互连为串联结构，即通过所述P型多晶硅电阻2和所述N型多晶硅电阻1的串联形成多晶硅电阻。也能为：如图3所示，是本发明实施例多晶硅电阻的第二种互连结构图；所述P型多晶硅电阻2和所述N型多晶硅电阻1的互连为并联结构。还能为：所述P型多晶硅电阻2和所述N型多晶硅电阻1的互连为串并混合。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (20)

1.一种多晶硅电阻，其特征在于：多晶硅电阻由P型多晶硅电阻和N型多晶硅电阻互连形成，所述N型多晶硅电阻的N型掺杂浓度要求满足使所述N型多晶硅电阻具有正的温度系数，通过互连使所述N型多晶硅电阻的正的温度系数和和P型多晶硅电阻所具有的负的温度系数相抵消并使互连后的所述多晶硅电阻的温度系数降低并趋于0。
2.如权利要求1所述的多晶硅电阻，其特征在于：所述P型多晶硅电阻和所述N型多晶硅电阻的互连为串联、并联或串并混合。
3.如权利要求1所述的多晶硅电阻，其特征在于：所述N型多晶硅电阻的N型掺杂浓度大于1e19cm-3。
4.如权利要求1所述的多晶硅电阻，其特征在于：所述P型多晶硅电阻的方块电阻和所述N型多晶硅电阻的方块电阻趋于相等。
5.如权利要求1所述的多晶硅电阻，其特征在于：所述P型多晶硅电阻的方块电阻和所述N型多晶硅电阻的方块电阻不相等，通过对所述P型多晶硅电阻或所述N型多晶硅电阻的宽长比进行调整使所述P型多晶硅电阻和所述N型多晶硅电阻的电阻值趋于相等，对电阻值趋于相等的所述P型多晶硅电阻和所述N型多晶硅电阻的进行互连得到所述多晶硅电阻。
6.如权利要求1所述的多晶硅电阻，其特征在于：所述P型多晶硅电阻的P型杂质包括铟和硼，利用较大的铟原子增加所述P型多晶硅电阻的电离杂质散射以减小空穴迁移率由于晶格振动散射而随温度下降的速度，从而降低所述P型多晶硅电阻的负温度系数。
7.如权利要求6所述的多晶硅电阻，其特征在于：所述P型多晶硅电阻的铟的杂质浓度向所述N型多晶硅电阻的杂质浓度趋近，硼杂质作为所述P型多晶硅电阻的补充掺杂用以克服铟掺杂的固浓度的限制，通过调节硼的杂质浓度使P型多晶硅电阻的方块电阻达到需要值。
8.如权利要求6或7所述的多晶硅电阻，其特征在于：所述P型多晶硅电阻的铟离子注入剂量大于1e18cm-2。
9.如权利要求1所述的多晶硅电阻，其特征在于：在所述P型多晶硅电阻和所述N型多晶硅电阻中还包括非掺杂性的杂质原子，以增加所述P型多晶硅电阻和所述N型多晶硅电阻的电离杂质散射。
10.如权利要求9所述的多晶硅电阻，其特征在于：所述非掺杂性的杂质原子包括硅原子或锗原子，所述非掺杂性的杂质原子的体浓度大于等于1e20cm-3。
11.一种多晶硅电阻的制作方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底的场氧表面分别形成N型多晶硅电阻和P型多晶硅电阻；所述N型多晶硅电阻的N型掺杂浓度要求满足使所述N型多晶硅电阻具有正的温度系数；
步骤二、对所述P型多晶硅电阻和所述N型多晶硅电阻进行互连形成所需的多晶硅电阻；通过互连使所述N型多晶硅电阻的正的温度系数和和P型多晶硅电阻所具有的负的温度系数相抵消并使互连后的所述多晶硅电阻的温度系数降低并趋于0。
12.如权利要求11所述的多晶硅电阻的制作方法，其特征在于：所述P型多晶硅电阻和所述N型多晶硅电阻的互连为串联、并联或串并混合。
13.如权利要求11所述的多晶硅电阻的制作方法，其特征在于：所述N型多晶硅电阻的N型掺杂浓度大于1e19cm-3。
14.如权利要求11所述的多晶硅电阻的制作方法，其特征在于：所述P型多晶硅电阻的方块电阻和所述N型多晶硅电阻的方块电阻趋于相等。
15.如权利要求11所述的多晶硅电阻的制作方法，其特征在于：所述P型多晶硅电阻的方块电阻和所述N型多晶硅电阻的方块电阻不相等，通过对所述P型多晶硅电阻或所述N型多晶硅电阻的宽长比进行调整使所述P型多晶硅电阻和所述N型多晶硅电阻的电阻值趋于相等，对电阻值趋于相等的所述P型多晶硅电阻和所述N型多晶硅电阻的进行互连得到所述多晶硅电阻。
16.如权利要求11所述的多晶硅电阻的制作方法，其特征在于：步骤一中通过铟离子注入和硼离子注入实现对所述P型多晶硅电阻进行双掺杂，利用较大的铟原子增加所述P型多晶硅电阻的电离杂质散射以减小空穴迁移率由于晶格振动散射而随温度下降的速度，从而降低所述P型多晶硅电阻的负温度系数。
17.如权利要求16所述的多晶硅电阻的制作方法，其特征在于：所述P型多晶硅电阻的铟的杂质浓度向所述N型多晶硅电阻的杂质浓度趋近，硼杂质作为所述P型多晶硅电阻的补充掺杂用以克服铟掺杂的固浓度的限制，通过调节硼的杂质浓度使P型多晶硅电阻的方块电阻达到需要值。
18.如权利要求16或17所述的多晶硅电阻的制作方法，其特征在于：所述P型多晶硅电阻的铟离子注入剂量大于1e18cm-2。
19.如权利要求11所述的多晶硅电阻的制作方法，其特征在于：步骤一中还包括对所述P型多晶硅电阻和所述N型多晶硅电阻同时进行非掺杂性的杂质离子注入，以增加所述P型多晶硅电阻和所述N型多晶硅电阻的电离杂质散射。
20.如权利要求19所述的多晶硅电阻的制作方法，其特征在于：所述非掺杂性的杂质原子包括硅原子或锗原子，所述非掺杂性的杂质原子的体浓度大于等于1e20cm-3。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019205585A1 (zh) * 2018-04-25 2019-10-31 华为技术有限公司 一种多晶硅电阻

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient
CN1801489A (zh) * 2005-01-06 2006-07-12 国际商业机器公司 电阻温度系数可调的电阻器及其制造方法
CN101496137A (zh) * 2005-04-19 2009-07-29 德克萨斯仪器股份有限公司 无掩模多层多晶硅电阻器
CN102664180A (zh) * 2012-05-09 2012-09-12 上海宏力半导体制造有限公司 多晶硅电阻器结构及其制造方法
CN105047533A (zh) * 2015-06-29 2015-11-11 上海华虹宏力半导体制造有限公司 多晶硅电阻的制造方法
CN105140222A (zh) * 2014-05-30 2015-12-09 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN105493234A (zh) * 2013-09-27 2016-04-13 英特尔公司 为嵌入式电阻器形成可调温度系数的方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient
CN1801489A (zh) * 2005-01-06 2006-07-12 国际商业机器公司 电阻温度系数可调的电阻器及其制造方法
CN101496137A (zh) * 2005-04-19 2009-07-29 德克萨斯仪器股份有限公司 无掩模多层多晶硅电阻器
CN102664180A (zh) * 2012-05-09 2012-09-12 上海宏力半导体制造有限公司 多晶硅电阻器结构及其制造方法
CN105493234A (zh) * 2013-09-27 2016-04-13 英特尔公司 为嵌入式电阻器形成可调温度系数的方法
CN105140222A (zh) * 2014-05-30 2015-12-09 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN105047533A (zh) * 2015-06-29 2015-11-11 上海华虹宏力半导体制造有限公司 多晶硅电阻的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019205585A1 (zh) * 2018-04-25 2019-10-31 华为技术有限公司 一种多晶硅电阻
US11948967B2 (en) 2018-04-25 2024-04-02 Huawei Technologies Co., Ltd. Polysilicon resistor

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