CN1507058A - 具有可调节输入/输出带宽的半导体存储器件 - Google Patents

具有可调节输入/输出带宽的半导体存储器件 Download PDF

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Abstract

具有可调I/O带宽的半导体存储器件，包括：逐一连接到多个I/O端口的多个数据I/O缓冲器；开关阵列，有多个开关，连接多个数据I/O缓冲器到多个读出放大器；和开关控制单元，用于接收外部控制信号，以控制数据I/O缓冲器和多个开关。

Description

具有可调节输入/输出带宽的半导体存储器件
技术领域
本发明一般涉及半导体存储器件，并特别涉及与具有不同类型的数据输入/输出(I/O)带宽的各种系统兼容的半导体存储器件。
背景技术
常规的存储器件具有固定的I/O带宽。使用存储器件的系统根据制造公司或它的用途可以具有不同的带宽。因此，常规存储器件需要附加的接口器件，以便在具有与常规存储器件不同的数据带宽的系统中使用。
发明内容
所以，本发明的一个目的是提供配置为控制I/O数据带宽的存储器件。
按本发明的一个实施例，提供一种存储器件，包括：逐一连接到多个I/O端口的多个数据I/O缓冲器；具有多个开关的开关阵列，用于连接多个数据I/O缓冲器到多个读出放大器阵列；和开关控制器，用于接收外部控制信号，以控制数据I/O缓冲器和多个开关。
附图说明
图1是示出了根据本发明一个优选实施例的存储器件的结构方框图；
图2是显示图1所示主位线上拉控制器、单元阵列块、和列选择控制器的结构示意图；
图3是显示图2所示主位线上拉控制器的结构示意图；
图4是显示图2所示主位线负载控制器的结构示意图；
图5是显示图2所示列选择控制器的结构示意图；
图6是显示图2所示子单元块的详细结构图；
图7a和7b是显示图6所示子单元块的读/写操作的定时图；
图8a到8d是显示图1所示数据I/O缓冲器和数据焊盘(pad)的结构示意图；
图9a和9b是显示图1所示开关阵列、数据I/O缓冲器和读出放大器阵列的结构示意图；
图10是显示图9所示开关阵列的结构示意图；
图11是显示图1所示读出放大器阵列和列解码器的结构示意图；
图12a和12b是显示图1所示开关控制器的详细结构图；
图13a到13d是显示图1所示开关阵列、读出放大器阵列和数据I/O缓冲器的操作的定时图。
具体实施方式
参考附图更详细地描述本发明。
图1是显示根据本发明一个优选实施例的能控制I/O带宽的存储器件的结构的方框图。本发明的存储器件包括：单元阵列块100；主位线上拉控制器11，用于将包含在单元阵列块100中的主位线上拉到正电压；列选择控制器12，用于连接主位线到数据总线20；连接到数据总线20的读出放大器阵列30；开关阵列400，用于控制读出放大器阵列30；和数据I/O缓冲器500，用于与读出放大器阵列30交换数据。此外，本发明的存储器件包括：列解码器200，用于控制开关阵列400；和开关控制器300，用于控制开关阵列400和数据I/O缓冲器500。该存储器件还包括连接到数据I/O缓冲器500的I/O端口或数据焊盘600，用于输入和输出多个数据位(数据信号这里称作“数据位”)
图2是显示图1所示单元阵列块100的结构示意图。单元阵列块100包括一个或多个主位线负载控制器13和多个子单元块110。
图3是图2所示主位线上拉控制器11的结构示意图。主位线上拉控制器11包括：PMOS晶体管，具有用于接收控制信号MBPUC的栅极、连接到电源VPP(VCC)的源极、和连接到主位线MBL的漏极。
主位线上拉控制器11在预充电操作中上拉主位线MBL到电压VPP(VCC)。
图4是显示图2所示主位线负载控制器13的结构示意图。主位线负载控制器13包括PMOS晶体管，具有用于接收控制信号MBLC的栅极、连接到电源VPP(VCC)的源极、和连接到主位线MBL的漏极。
主位线负载控制器13作为连接在电源VPP(VCC)与主位线MBL之间的电阻器件，在数据读出操作中，根据流过主位线负载控制器13的电流量确定主位线的电位。
一个或多个主位线负载控制器13连接到一个主位线MBL。当两个或多个主位线负载控制器13连接到一个主位线时，将相同数量的子单元块110分配给主位线负载控制器13，各个主位线负载控制器13相互隔开均匀放置。
图5是图2所示列选择控制器12的结构示意图。列选择控制器12是连接主位线MBL到数据总线的开关。用控制信号CSN和CSP控制列选择控制器12的导通/断开(On/off)操作。
图6是图2所示子单元块110的详细结构图。
子单元块110包括：子位线SBL和NMOS晶体管N1、N2、N3、N4和N5。子位线SBL共同连接到多个单元，每个单元连接到字线WL<m>和板线PL<m>。调节电流的NMOS晶体管N1具有连接到子位线SBL的第一端的栅极、和连接到主位线MBL的漏极。NMOS晶体管N2具有连接到控制信号MBSW的栅极，连接到NMOS晶体管N1的源极的漏极，和接地的源极。NMOS晶体管N3具有连接到控制信号SBPD的栅极，连接到子位线SBL的第二端的漏极，和接地的源极。NMOS晶体管N4具有连接到控制信号SBSW2的栅极，连接到子位线SBL的第二端的源极，和连接到控制信号SBPU的漏极。NMOS晶体管N5具有连接到控制信号SBSW1的栅极，连接到主位线MBL的漏极，和连接子位线SBL的第二端的源极。
当要访问单元时，只有连接单元的子位线连接到主位线。这里，子位线SBL通过NMOS晶体管N5连接到主位线MBL。因此，甚至只用对应一个子位线的较小量的负载就能执行存储读/写操作，而不用对应全部位线的较大量的负载来执行存储读/写操作。
当使控制信号SBPD生效(activated)时，子位线SBL的电位是地电位。控制信号SBPU调节要供给子位线SBL的电压。控制信号SBSW1调节子位线SBL与主位线MBL之间的信号流动。控制信号SBSW2调节控制信号SBPU与子位线SBL之间的信号流动。
连接到NMOS晶体管N1的栅极的子位线SBL调节主位线的读出电压。主位线MBL通过主位线负载控制器13连接到电源VPP(VCC)(见图4)。当控制信号MBSW变“高”时，电流从电源VPP(VCC)通过主位线负载控制器13、主位线MBL和NMOS晶体管N1和N2流到地。这里，用连接到NMOS晶体管N1的栅极的子位线SBL的电压来确定电流量。如果单元的数据是“1”，那么电流量变成较大，由此减小主位线MBL的电压。如果单元的数据是“0”，那么电流量变成较小，由此增大了主位线MBL的电压。这里，通过比较主位线MBL的电压和参考电压来检测该单元数据。在读出放大器阵列30中执行该单元数据的检测。
图7a是显示图6所示子单元块的写操作的定时图。
如果地址在t1转变，芯片根据地址转变检测信号ATD开始写操作。
在t2和t3，通过使字线WL和板线PL生效来检测单元的数据。当单元的数据是“高”时，子位线的电压上升，流过NMOS晶体管N1的电流变得更大。结果，主位线MBL的电压变得低于参考电平。另一方面，如果单元的数据是“低”时，子位线SBL的电压下降，流过NMOS晶体管N1的电流变得更小。结果，主位线MBL的电压变得高于参考电平。
在t4，设置控制信号SBSW2在“高”电平准备自举操作。在t5，将“高”电平数据写入这个单元。如果控制信号SBSW2是“高”，则当控制信号SBPU变“高”时，控制信号SBSW2、字线WL和子位线SBL被驱动到“高”电平。通过自举操作使这些信号的电压上升到高于电压VPP。在t5，由于字线WL和位线SBL是高，板线PL是低，所以数据“1”被自动写入该单元。
在t6，写入“低”电平数据。如果控制信号SBPD和SBSW2失效(inactivated)，控制信号SBSW1生效，那么由主位线MBL提供的数据“0”被供给子位线SBL。这里，由于板线PL的电压是“高”，所以将数据“0”写入这个单元。如果位线提供的信号是“1”，则板线的电压是“高”，子位线SBL的电压也是“高”。结果，在t5写入的数据“1”保持不变。
为了通过稳定单元存储节点的初始状态来改善读出的余量，使字线WL比板线更早生效。然后，在t2使字线WL生效，并然后在t3使板线PL生效。在t2，控制信号SBPD保持在“高”电平，单元数据初始化为“0”。初始化之后，控制信号SBPD失效进入“低”状态，板线生效进入“高”电平。在t6写入数据“0”后，在t7通过使字线WL失效而使字线WL早于板线PL失效，然后，在t8板线PL失效(未示出)。
图7b是显示图6所示子单元块的读操作的定时图。
时间间隔t2到t6的操作如图7a所述。读操作与图7a的不同之处在于：不将读出放大器(未示出)中检测到的数据外部输出。
在t5和t6，执行恢复操作。恢复操作中，暂时存储读出放大器(未示出)中检测到的数据，然后将其再写入该单元。由于存储在读出放大器中的数据通过位线供给该单元，所以，恢复操作类似于写操作。在t5，以与写操作相同的方式将数据“1”自动写入。在t6，如果将数据“1”供给该位线，那么保持在t5部分中写入的数据“1”，如果将数据“0”供给该位线，那么写入数据“0”。
图8a到8d是显示图1所示数据I/O缓冲器和数据焊盘的结构示意图。
参见图8a，数据焊盘610和620包括DQ_0到DQ_15。数据焊盘610和620连接到数据I/O缓冲器500(见图1)。数据I/O缓冲器500分成下字节区510和上字节区520。DQ_0到DQ_7连接到下字节区510，DQ_8到DQ_15连接到上字节区520。在上字节中的DQ_15用作供给开关控制器300的A_LSB信号(见图1)。该A_LSB信号相当于附加地址信号。例如，当系统总线以1个字节处理数据，且存储器件以2个字节处理数据时，考虑到该存储器件的效率，应将2字节数据存储在存储器地址中。但是，由于系统以1个字节处理数据，所以该存储器件应区别(differentiated)并然后处理2个字节。这里，通过使用控制信号A_LSB，可按1字节来处理在存储器件输入/输出的数据。
图8b的结构与图8a的结构相同。但是，其差别是，由包括在上字节中的位DQ_8到DQ_14中的一个，除了最高有效位DQ_15外，来供给A_LSB信号。
图8c所示的优选实施例包括多个上字节区，与图8a和图8b所示的优选实施例不同。在每个上字节区中存在的是A0_LSB，...，An_LSB之一的控制信号。这些信号从每个上字节区中的最高有效位输出。控制信号A0_LSB到An_LSB用作附加地址信号，与图8a的控制信号A_LSB相似。
图8d和图8c有相同的结构。但是，其差别是，控制信号A0_LSB到An_LSB由包括在每个上字节区中除最高有效位之外的一位提供。
图9a到9b是显示图1所示开关阵列400、数据I/O缓冲器500和读出放大器阵列30的结构图。
数据I/O缓冲器500连接到I/O总线。I/O总线分成下字节总线LB_BUS和上字节总线UB_BUS。下字节总线LB_BUS包括m位，上字节总线LB_BUS包括n位。下字节总线LB_BUS连接到数据I/O缓冲器500的下字节区510。上字节总线UB_BUS连接到数据I/O缓冲器的上字节区520。包括在读出放大器阵列30中的每个读出放大器分成下字节区31和上字节区32。
该开关阵列400包括：第一开关410、第二开关420和第三开关430。第一开关410连接下字节总线LB_BUS到读出放大器阵列30的下字节区31。第二开关420连接下字节总线LB_BUS到读出放大器阵列30的上字节区32。第三开关430连接上字节总线UB_BUS到读出放大器阵列30的上字节区32。第二开关420传送读出放大器多位中的n位到下字节总线LB_BUS。
图9b另外显示图9a中的开关阵列400和数据I/O缓冲器500中的控制信号。通过控制信号LB_EN和Byte_EN的“或”运算，可控制数据I/O缓冲器500的下字节区510。控制信号LB_SW_EN控制第一开关410的开/关操作。控制信号Byte_SW_EN控制第二开关420的开/关操作。控制信号UB_SW_EN控制第三开关430的开/关操作。
图10是图9所示开关阵列400的结构图。按照本发明的优选实施例，第一开关410、第二开关420和第三开关430的结构相同。每个开关包括预定数量的并行配置的传输门。控制信号LB_SW_EN控制第一开关410中包括的传输门。控制信号Byte_SW_EN控制第二开关420中包括的传输门。控制信号UB_SW_EN控制第三开关430中包括的传输门。
图11是图1的读出放大器阵列30和列解码器200的结构图。如上所述，读出放大器阵列30中的每个读出放大器被包括在下字节区31或包括在上字节区32中。列解码器200的输出信号Y<0>～Y<n>控制该读出放大器阵列。
图12a至12b是图1的开关控制器300的详细结构图。开关控制器300接收控制信号A_LSB、/Byte、/LB、/UB和列解码器的输出信号以提供控制信号LB_SW_EN、UB_SW_EN、Byte_SW_EN、LB_EN和UB_EN。
参见图12a，图12a的电路产生供给数据I/O缓冲器500的控制信号LB_EN和UB_EN，以及在中间处理中使用的控制信号Byte_EN、Byte_BUF、A_LSB_0和A_LSB_1。
该/Byte信号判定下字节区的生效。通过缓冲该/Byte信号而产生Byte_BUF信号，反转该Byte_BUF信号而产生Byte_EN信号。
该/LB信号确定下字节的生效。执行缓冲的/LB信号和Byte_BUF信号的“与”操作(“ANDing”)，然后反转“与”操作获得的信号，由此产生LB_EN信号。当/Byte信号“低”时，Byte_BUF信号是“低”。结果，LB_EN信号变“高”，而与/LB信号电平无关。但是，当/Byte信号“高”时，Byte_BUF信号是“高”。结果，由/LB信号电平调节LB_EN信号的电平。
该/UB信号调节上字节的生效。通过对Byte_BUF信号和缓冲及然后反转/UB信号所产生的信号执行“与”操作，由此产生UB_EN信号。当/Byte信号是“低”时，Byte_BUF信号是“低”。结果，UB_EN信号变“低”，而与/LB信号的电平无关。但是，当/Byte信号是“高”时，Byte_BUF信号是“高”。结果，由/UB信号的电平来调节UB_EN信号的电平。
A_LSB信号将上字节数据转换成下字节数据。“与”操作A_LSB信号和Byte_EN信号产生A_LSB_1信号。“与”操作A_LSB信号和Byte_EN信号，然后反转“与”操作获得的信号，由此产生A_LSB_0信号。当/Byte信号是“低”时，Byte_EN信号是“高”，A_LSB_1信号或A_LSB_0信号之一变成“高”，A_LSB_1信号或A_LSB_0信号的另一个信号变成“低”。但是，当/Byte信号是“高”时，Byte_EN信号是“低”。结果，A_LSB_0信号的电平变“高”，且A_LSB_1信号的电平变“低”，而与A_LSB信号的电平无关。
利用图12a的信号A_LSB_0、A_LSB_1、UB_EN和Byte_EN以及列解码器200的输出Y<n>，图12b的电路输出控制信号LB_SW_EN、UB_SW_EN和Byte_SW_EN。
通过“与”操作A_LSB_0信号和列解码器200的输出Y<n>获得用于控制图9b的第一开关410的开/关操作的控制信号LB_SW_EN。通过“与”操作信号A_LSB_1、Byte_EN和列解码器200的输出Y<n>获得用于控制图9b的第二开关420的开/关操作的控制信号Byte_SW_EN。通过“与”操作反转的Byte_EN信号、UB_EN信号和列解码器200的输出Y<n>，获得用于控制图9b的第三开关430的开/关操作的控制信号UB_SW_EN。每个信号的功能如下。
图13a到13d是显示开关阵列400、读出放大器阵列30和数据I/O缓冲器500的操作的定时图。
图13a显示激活第一开关410且将读出放大器阵列30的下字节区31中的数据供给数据I/O缓冲器500的下字节区510时的定时图。这种状态下，/Byte信号失效到“高”电平，/LB信号生效到“低”电平，/UB信号失效到“高”电平。这里，Byte_EN信号变“低”，Byte_BUF信号变“高”，LB_EN信号变“高”，UB_EN信号变“低”，A_LSB_0信号变“高”，A_LSB_1信号变“低”(见图12a)。
由于A_LSB_0信号是“高”，所以LB_SW_EN信号变“高”。由于UB_EN信号是“低”，所以UB_SW_EN变“低”(见图12b)。结果，数据I/O缓冲器500的上字节区520失效(见图9b)。如果，LB_EN信号变“高”，那么，对LB_EN信号和Byte_EN信号执行“或”操作(“ORing”)获得的信号变“高”。结果，使数据I/O缓冲器500的下字节区510生效(见图9b)。这里，读出放大器阵列30的下字节区31中的数据输出到数据I/O缓冲器500的下字节区510。
图13b显示激活第三开关430且将读出放大器阵列30的下字节区32中的数据供给数据I/O缓冲器500的下字节区520时的定时图。在这种状态下，使/Byte信号失效到“高”电平，使/LB信号失效到“高”电平，使/UB信号生效到“低”电平。这里，Byte_EN信号变“低”，Byte_BUF信号变“高”，LB_EN信号变“低”，UB_EN信号变“高”，A_LSB_0信号变“高”，A_LSB_1信号变“低”(见图12a)。
由于A_LSB_0信号是“高”，所以LB_SW_EN信号变“高”。由于UB_EN信号是“高”，所以UB_SW_EN变“高”(见图12b)。结果，数据I/O缓冲器500的上字节区520生效(见图9b)。如果LB_EN信号变“低”，那么，对LB_EN信号和Byte_EN信号执行“或”操作(“ORing”)获得的信号变“低”。结果，数据I/O缓冲器500的下字节区510失效(见图9b)。这里，读出放大器阵列30的上字节区32中的数据输出到数据I/O缓冲器500的上字节区520中。
图13c显示当激活第一开关410和第三开关430，且读出放大器阵列30的下字节区31中的数据供给数据I/O缓冲器500的下字节区510，和读出放大器阵列30的上字节区32中的数据输出到数据I/O缓冲器500的上字节区520时的定时图，。由于详细的操作与上述操作相似，所以不再描述。
图13d显示顺序激活第一开关410和第二开关420时的定时图。在这种状态下，使/Byte信号失效到“低”电平，/LB信号和/UB信号失效到“高”电平。这里，Byte_EN信号变“高”，Byte_BUF信号变“低”，LB_EN信号变“高”，UB_EN信号变“低”，A_LSB_0信号变成反转A_LSB信号获得的信号，和A_LSB_1信号变与A_LSB信号相同的值(见图12a)。
由于列解码器200的输出Y<n>生效，所以Byte_EN信号是“高”，UB_SW_EN信号是“低”，LB_SW_EN信号与A_LSB_0信号的电平相同，Byte_SW_EN与A_LSB_1的电平相同。如果A_LSB信号是“高”，则LB_SW_EN变“低”，和Byte_SW_EN变“高”。如果A_LSB信号是“低”，则LB_SW_EN信号变“高”，和Byte_SW_EN信号变“低”(见图12b)。结果，数据I/O缓冲器500的上字节区520失效，数据I/O缓冲器500的下字节区510生效(见图9b)。
所述例中，存储器件数据按2字节处理，系统总线数据按1字节处理。这里，每1个数据字节指定系统总线的1个地址，每2个数据字节指定存储器件的1个地址。系统中用的地址位数应比存储器件中用的地址位数多一。上字节区中的数据位A_LSB用作地址位，以补偿不足的地址位(见图8a到8d)。
数据存储到存储器的存储过程如下。每1个数据字节指定系统总线的1个地址，系统总线提供给数据I/O缓冲器500的下字节区510。这里，如果A_LSB_0信号变“高”，A_LSB_1信号变“高”，LB_SW_EN信号变“低”，和Byte_SW_EN信号变“高”。结果，数据I/O缓冲器500的下字节区510变成通过第一开关410连接到读出放大器阵列30的下字节区31(见图9b、12a和12b)。如果A_LSB信号变“低”，A_LSB_0信号变“高”，LB_SW_EN信号变“高”，和Byte_SW_EN信号变“低”。结果，数据I/O缓冲器500的下字节区510变成通过第二开关420连接到读出放大器阵列30的上字节区32。
如上所述执行从读出放大器阵列30读取数据到数据I/O缓冲器500的处理。
因此，本发明的半导体存储器件通过有效改变存储器件的数据I/O带宽而不需要外部接口器件。
虽然已结合附图所示的例子详细描述了具体实施例，但是本发明允许有各种改进和变形。然而，应该了解本发明不限于这里公开的具体形式。准确地说，本发明包括落入所附的权利要求书界定的发明精神和范围内的所有变更和等同替换。

Claims (18)

1.一种存储器件，包括：
多个数据I/O缓冲器，逐一连接到多个I/O端口；
开关阵列，包括多个开关，这些开关连接多个数据I/O缓冲器到多个读出放大器阵列；和
开关控制器，用于接收外部控制信号，以控制每个数据I/O缓冲器的生效，和多个开关的开/关操作。
2.一种存储器件，包括：
数据I/O缓冲器，连接到一个I/O端口，用于输入/输出多个数据位；
开关阵列，包括多个开关，这些开关在数据I/O缓冲器与读出放大器阵列之间传送数据，用于按预定的数据位数处理数据；和
开关控制器，用于接收外部控制信号，以控制多个开关的开/关操作。
3.一种存储器件，包括：
多个数据I/O缓冲器，逐一连接到多个I/O端口，用于输入/输出多个数据位；
开关阵列，包括多个开关，这些开关连接数据I/O缓冲器和读出放大器阵列，用于按预定的数据位数处理数据；和
开关控制器，用于接收外部控制信号，以控制多个数据I/O数据缓冲器的生效，和多个开关的开/关操作。
4.根据权利要求3的存储器件，其中，该开关控制器通过所述I/O端口之一接收所述外部控制信号之一。
5.一种存储器件，包括：
开关阵列，包括：多个第一开关，用于连接数据I/O缓冲器的下字节区到读出放大器阵列的下字节区；多个第二开关，用于连接数据I/O缓冲器的下字节区到该读出放大器阵列的上字节区；和多个第三开关，用于连接数据I/O缓冲器的上字节区到该读出放大器阵列的上字节区；和
开关控制器，用于接收外部控制信号，以控制该数据I/O缓冲器的生效和该第一到第三开关的开/关操作。
6.根据权利要求5的存储器件，其中，当使包括在该外部控制信号中的下信号生效时，该开关控制器导通第一开关，并使连接到I/O端口的数据I/O缓冲器的下字节区生效，并且当使包括在该外部控制信号中的上字节信号生效时，该开关控制器导通第三开关，并使连接到I/O端口的数据I/O缓冲器的上字节区生效。
7.根据权利要求5的存储器件，其中，该数据I/O缓冲器的下字节区连接到I/O端口，该数据I/O缓冲器的上字节区不连接到I/O端口，并且通过连接到该数据I/O缓冲器的上字节区的引线腿而提供包括在该外部信号中的外部控制信号。
8.根据权利要求7的存储器件，其中，当通过该引线腿输入的控制信号是“0”时，该开关控制器使第一开关生效，当通过该引线腿输入的控制信号是“1”时，该开关控制器使第二开关生效。
9.根据权利要求5的存储器件，其中，当包括在外部控制信号中的字节信号生效时，如果通过连接到上字节区的引线腿输入的信号是“1”，该开关控制器使数据I/O缓冲器的上字节区失效而使第二开关生效；如果通过该引线腿输入的信号是“0”，那么开关控制器使第一开关生效，并且
当该字节信号失效时，如果包括在外部控制信号中的下字节信号生效，则该开关控制器导通第一开关，然后使数据I/O缓冲器的下字节区生效；和如果包括在外部控制信号中的上字节信号生效，则该开关控制器导通第三开关，然后使数据I/O缓冲器的上字节区生效。
10.根据权利要求1的存储器件，其中，该存储器件是具有包括一个主位线和多个子位线的位线结构的铁电存储器件。
11.根据权利要求2的存储器件，其中，该存储器件是具有包括一个主位线和多个子位线的位线结构的铁电存储器件。
12.根据权利要求3的存储器件，其中，该存储器件是具有包括一个主位线和多个子位线的位线结构的铁电存储器件。
13.根据权利要求5的存储器件，其中，该存储器件是具有包括一个主位线和多个子位线的位线结构的铁电存储器件。
14.一种存储器件，包括：
缓冲装置，用于响应于缓冲控制信号而接收和输出多个数据位，该缓冲装置耦合至用于给外部电路提供电连接的多个数据I/O引线腿装置；
读出装置，用于读出和放大多个数据位；
开关装置，用于响应开关控制信号而连接该缓冲装置到该读出装置；和
控制装置，用于接收外部控制信号，其中至少一个外部控制信号是通过一个或多个数据I/O引线腿接收的，并通过提供该缓冲控制信号控制该缓冲装置，和提供该开关控制信号控制该开关装置。
15.一种按2字节来处理数据的电子存储器件的操作方法，使数据缓冲器包括上字节部分和下字节部分，以使该电子存储器件能够与按1字节处理数据的系统总线一起操作，包括：
按收在该数据缓冲器的上字节部分的输入端的地址位；和
使用在该数据缓冲器的上字节部分的输入端接收的地址位来控制系统总线的数据输出和输入。
16.一种数据存储方法，用于在电子存储器件中存储由按1个字节处理数据的系统提供的数据，而电子存储器件按2个字节存储数据，该2个字节与以上字节部分和下字节部分形式的地址相关，包括步骤：
从系统接收一个数据字节和关于该数据字节的1-字节地址，该1-字节地址具有一个最低有效位，其中，接收该最低有效位作为到数据输入/输出的上字节部分的输入；和
响应该最低有效位，将接收的数据字节存储到与该地址相关的上字节部分或下字节部分。
17.一种存储器件，它按包括下字节和上字节的2字节处理数据，它能与按1字节处理数据的系统一起操作，包括：
多个数据焊盘，配置为连接到该系统；
数据输入/输出缓冲器，耦合到多个数据焊盘，包括下字节部分和上字节部分；
存储电路，它根据耦合到数据输入/输出缓冲器的上字节部分的数据焊盘上接收的外部信号，存储数据输入/输出缓冲器的下字节部分的数据到数据存储部分的上字节部分或下字节部分。
18.一种系统，具有能传送数据存储地址的地址总线，该地址具有最低有效位，包括：
耦合到该地址总线的存储器件，该存储器件包括：
多个数据I/O缓冲器，具有逐一连接到多个I/O端口的上字节区和下字节区；
具有多个开关的开关阵列，用于连接多个数据I/O缓冲器到多个读出放大器阵列；和
开关控制器，用于接收外部控制信号，以控制每个数据I/O缓冲器的生效和多个开关的开/关操作；
其中，传送该最低有效位的地址总线部分耦合到连接到数据I/O缓冲器的上字节区的多个I/O端口之一。
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