CN1469489A - 具有硅氧化膜的半导体装置 - Google Patents

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Abstract

一种可使运行寿命提高的半导体装置。该半导体装置具有第1导电层、第2导电层及在第1导电层和第2导电层之间形成的导入了氯的硅氧化膜。这样在电子注入硅氧化膜的初期阶段，可抑制硅氧化膜中的电子陷阱的生成，同时会产生许多空穴。

Description

具有硅氧化膜的半导体装置
技术领域
本发明涉及半导体装置，特别涉及包含用于栅绝缘膜和隧道绝缘膜等的SiO2膜(硅氧化膜)的半导体装置。
背景技术
近年来，可实现轻巧、小型化显示的液晶显示装置正受到人们的注意。在该显示装置中，由于驱动时需要15V左右的高电压，因此一般采用由高电压负载下也不致破坏的可靠性高的场效应晶体管(高耐压晶体管)和为实现低电力消耗及高速运行的微晶体管(低耐压晶体管)构成的控制用LSI(大规模集成电路)。
过去，为提高高耐压晶体管的耐电特性、获得高可靠性，有效的办法是提高夹在构成高耐压晶体管的栅电极和硅基片之间的栅绝缘膜的绝缘性。而提高栅绝缘膜绝缘性的方法，一般是采用增加由SiO2膜构成的栅绝缘膜膜厚的方法。
近年来，采用干蚀刻技术在基片的表面形成浅沟后，再将绝缘体埋于该沟部，从而进行元件之间分离的STI(浅沟分离)技术被广泛应用。作为高耐压晶体管的元件分离采用STI时，若用热氧化法形成由SiO2厚膜构成的高耐压晶体管用栅绝缘膜，则STI沟部上端的角落处栅绝缘膜的厚度将变小。为此，有时会产生高耐压晶体管耐压特性降低之类的不足。因此，作为高耐压晶体管栅绝缘膜的形成方法，比较有效的方法是能对包括STI沟部上端角落处在内全面进行厚度均匀包覆的CVD(化学蒸镀)法。
但是，由CVD法形成的栅绝缘膜和由热氧化法形成的较薄的栅绝缘膜，一般其膜质均不良。即，在SiO2膜形成初期，容易形成起因于自然氧化膜和结构过渡层的不完全SiO2。该不完全SiO2包含不能取代完全O-Si-O形态的悬空键(未结合键)。为此，由CVD法形成的栅绝缘膜和由热氧化法形成的较薄的栅绝缘膜，在对栅绝缘膜连续注入电子时，栅绝缘膜中有时会产生许多电子陷阱。其结果是，随着电子注入时间的经过，被电子陷阱捕获的电子数目增加，从而引起高耐压晶体管的阈值电压发生较大变化。因此，由于到达高耐压晶体管特性上能允许的阈值电压变化量的最大值的时间缩短，存在着运行可靠性(运行寿命)降低之类的问题。
另一方面，近年来作为可代替磁存储器的硬盘和软盘的半导体存储器，EPROM(可擦的可编程序只读存储器)和EEPROM(电气可擦的可编程序只读存储器)之类的非易失性存储器正受到人们的注意。在EPROM和EEPROM中，根据累积于构成存储单元的浮置栅电极有无电子可进行数据的存储。此外，数据的读出可根据累积于浮置栅电极上有无电子，检测阈值电压的变化来进行。在EEPROM中，用整个存储单元阵列进行数据清除或是将存储单元阵列划分在任意的程序块中、以各程序块为单位成批进行数据清除的特快(flash)EEPROM已为公众所知。该特快EEPROM称为快速存储器(flash memory)，具有大容量、低电力消耗、高速以及耐冲击性优良的特点。为此，快速存储器可用于各种便携仪器。此外，在快速存储器中，一个存储单元是由一个晶体管构成，所以具有容易高集成化的优点。
以往，作为构成快速存储器的存储单元结构的例子，有叠层栅型的存储单元。该叠层栅型快速存储器的储存单元，是在半导体基片的表面设有源极区域及漏极区域，使之按照规定的间隔隔着通道区域。此外，通道区域上通过隧道绝缘膜设有浮置栅电极。浮置栅电极上通过栅绝缘膜形成控制栅电极。
该叠层栅型快速存储器的数据写入是在控制栅电极上外加十数V电压，同时在漏极区域外加电压，使在半导体基片的通道区域中流过的电子变为过热电子而进行的。由此将过热电子注入到浮置栅电极，可写入数据。此外，数据的清除是在源极区域外加十数V电压，由此从源极区域向浮置栅电极流过FN(fowler-Nordheim)隧道电流，通过隧道绝缘膜，将累积于浮置栅电极内的电子引出而进行的。数据的读出是根据积累于浮置栅电极的电子的有无，使流过源极区域和漏极区域之间的电流(单元电流)产生变化，检测该单元电流，由此进行数据的判断。
如上所述，以往叠层栅型的存储单元中，写入是在将电子注入到浮置栅电极时利用过热电子而进行的，清除则是在引出累积于浮置栅电极上的电子时利用FN隧道电流而进行的。
快速存储器的隧道绝缘膜，一般是采用由热氧化法形成的SiO2薄膜。但是，如上所述SiO2薄膜有时含有过多的不完全SiO2。因此，在源极区域外加电压进行数据清除时，由高电场加速的电子通过含有不完全SiO2的隧道绝缘膜，会使隧道绝缘膜承受大的应力。其结果是，在隧道绝缘膜中发生许多电子陷阱。隧道绝缘膜中的电子陷阱阻碍从数据清除时浮置栅电极向源极区域的电子移动，从浮置栅电极引出电子变得不够充分。而且，随着数据的写入次数及清除次数的增加，由于不完全SiO2电子陷阱的增加，从浮置栅电极引出的电子量更加减少。为此，累积于清除后的浮置栅电极的电子数目增加，使处于清除状态的数据读出时的单元电流降低。这时随着数据写入次数及清除次数的增加，处于写入状态的单元电流和处于清除状态的单元电流之差将变少，从而引起数据判别的困难。因此，在过去要想增加数据的重写次数是困难的，其结果是存在着难以提高运行寿命的问题。
发明内容
本发明的目的之一是要提供能提高运行寿命的半导体装置。
本发明的另一目的是抑制上述半导体装置的SiO2膜(硅氧化膜)中的电子陷阱的生成。
为达到上述目的，本发明的半导体装置具有第1导电层、第2导电层、以及在第1导电层和第2导电层之间形成的导入了氯的硅氧化膜。
如上所述，本发明的半导体装置中，在第1导电层和第2导电层之间设有导入了氯的硅氧化膜，例如，将导入了氯的硅氧化膜作为在半导体基片(第1导电层)和栅电极(第2导电层)之间设有栅绝缘膜的高耐压场效应晶体管的栅绝缘膜使用时，对于由导入了氯的硅氧化膜构成的栅绝缘膜来说，可以认为构成栅绝缘膜的硅氧化膜中Si的悬空键(未结合键)和氯结合，所以可抑制构成栅绝缘膜的硅氧化膜上在注入电子初期状态下的电子陷阱的生成。此外，对于由导入了氯的硅氧化膜构成的栅绝缘膜来说，电子注入栅绝缘膜的初期状态，在半导体基片和栅绝缘膜的界面附近会产生许多空穴。由于上述抑制电子陷阱的生成和产生许多空穴，在电子注入栅绝缘膜的初期阶段，栅极电位(阈值电压)朝正方向变动。以后随着电子注入时间的增加，电子陷阱增加，同时该电子陷阱捕获的电子也增加，栅极电位(阈值电压)慢慢地朝负方向变动。这样，一种趋势是阈值电压在初期阶段朝正方向变动，然后朝负方向变动，经过规定时间后的阈值电压从初期阈值电压起的变化量就可减少。其结果是，到达场效应型晶体管特性上能允许的阈值电压变化量的最大值的时间变长，从而可使运行可靠性(运行寿命)提高。
此外，如将导入了氯的硅氧化膜作为在半导体基片(第1导电层)和浮置栅极(第2导电层)之间设有的非易失性存储器的隧道绝缘膜使用时，对于由导入了氯的硅氧化膜构成的隧道绝缘膜来说，可以认为构成隧道绝缘膜的硅氧化膜中的Si的悬空键(未结合键)和氯结合，所以可抑制构成隧道绝缘膜的硅氧化膜上在注入电子初期状态下的电子陷阱的生成。此外，对于由导入了氯的硅氧化膜构成的隧道绝缘膜来说，电子注入隧道绝缘膜的初期状态，在半导体基片和隧道绝缘膜的界面附近会产生许多空穴。由于上述抑制电子陷阱的生成和产生许多空穴，在电子注入隧道绝缘膜的初期状态，浮置栅电极电位朝正方向变动。以后伴随着电子注入时间的增加，电子陷阱增加，同时该电子陷阱捕获的电子也增加，浮置栅电极电位慢慢地朝负方向变动。这样，一种趋势是浮置栅电极电位在初期阶段朝正方向变动，然后朝负方向变动，经过规定时间后的浮置栅电极电位的变化量就可减少。即，经过规定时间后，在数据清除时电子从浮置栅极朝源极/漏极区域引出时，与过去相比电子更容易引出，所以经过规定时间后，进行数据清除(电子引出)时，可使残留于浮置栅极内的电子数减少。由此，在数据清除后伴随着残留于浮置栅极内的电子数增加，就可缓和在清除状态数据读出时的单元电流降低的状况。因此，在经过规定时间后，就可缓和在清除状态读出时的单元电流降低而引起的数据判别困难的状况，这样就能增加数据的重写次数。其结果是可以提高运行寿命。
上述半导体装置中，硅氧化膜中的氯浓度最好是在1×1019原子/cm3以上。这样，在电子注入硅氧化膜的初期阶段，就能方便地抑制硅氧化膜的电子陷阱的生成，同时可产生许多空穴。
上述半导体装置中，硅氧化膜中的最大氯浓度最好是在1×1021原子/cm3以下。这样，在电子注入硅氧化膜的初期阶段，就能方便地抑制硅氧化膜的电子陷阱的生成，同时可发生许多空穴。此外还可抑制由于导入过剩的氯而引起的硅氧化膜膜质的降低。
上述半导体装置中，硅氧化膜中除了加入氯之外，最好以1×1020原子/cm3以上的浓度导入氮。这样，氮容易和硅氧化膜中Si的悬空键(未结合键)结合，在电子注入硅氧化膜的初期阶段，可进一步抑制电子陷阱的生成。
在导入了上述氯和氮的半导体装置中，导入在硅氧化膜中的氯的浓度曲线最大值最好比导入硅氧化膜中的氮的浓度曲线最大值小。
此外，在导入了上述氯和氮的半导体装置中，导入在硅氧化膜中的氮的浓度曲线的最大位置，最好比导入在硅氧化膜中的氯的浓度曲线的最大位置更靠近硅氧化膜和第1导电层的界面侧。这样，在第1导电层的界面附近，就能形成和Si的键能强而难以切断结合的SiN。因此，在电子注入硅氧化膜的初期阶段，就更能方便地抑制电子陷阱的生成。
这时，在硅氧化膜和第1导电层的界面附近最好形成SiN。
此外，导入在硅氧化膜中的氯的浓度曲线的最大位置，最好比硅氧化膜厚度方向的中央部更靠近硅氧化膜和第1导电层的界面侧。这样，在硅氧化膜和第1导电层的界面侧，就能在电子注入的初期阶段抑制硅氧化膜的电子陷阱的生成，同时可产生许多空穴。
在导入了上述氯和氮的半导体装置中，导入在硅氧化膜中的氮的浓度曲线的最大位置，最好比导入在硅氧化膜中的氯的浓度曲线的最大位置更靠近硅氧化膜和第2导电层的界面侧。这样，在第2导电层的界面附近，就能形成和Si的键能强而难以切断结合的SiN。因此，在电子注入硅氧化膜的初期阶段，更能方便地抑制电子陷阱的生成。
这时，在硅氧化膜和第2导电层的界面附近最好形成SiN。
此外，导入在硅氧化膜中的氯的浓度曲线的最大位置，最好比硅氧化膜厚度方向的中央部更靠近硅氧化膜和第2导电层的界面侧。这样，在硅氧化膜和第2导电层的界面侧，就能在电子注入初期阶段抑制硅氧化膜的电子陷阱的生成，同时还能产生许多空穴。
上述半导体装置中，导入了氯的硅氧化膜最好包含非易失性存储器的隧道绝缘膜。这样，对于导入了氯的硅氧化膜构成的隧道绝缘膜来说，可以认为构成隧道绝缘膜的硅氧化膜中Si的悬空键(未结合键)和氯结合，所以可抑制构成隧道绝缘膜的硅氧化膜上在注入电子初期状态下的电子陷阱的生成。此外，对于由导入了氯的硅氧化膜构成的隧道绝缘膜来说，电子注入隧道绝缘膜的初期状态，在半导体基片和隧道绝缘膜的界面附近会产生许多空穴。由于上述抑制电子陷阱的生成和产生许多空穴，在电子注入隧道绝缘膜的初期状态，浮置栅电极电位朝正方向变动。以后伴随着电子注入时间的增加，电子陷阱增加，同时该电子陷阱捕获的电子也增加，浮置栅电极电位慢慢地朝负方向变动。这样，浮置栅电极电位在初期阶段朝正方向变动，然后朝负方向变动，经过规定时间后的浮置栅电极电位的变化量就可减少。即，经过规定时间后，在数据清除时电子从浮置栅极朝源极/漏极区域引出时，与过去相比电子更容易引出，所以经过规定时间后，进行数据清除(电子引出)时，可使残留于浮置栅极内的电子数减少。由此，在数据清除后伴随着残留于浮置栅极内的电子数增加，就可缓和在清除状态数据读出时的单元电流降低的状况。因此，在经过规定时间后，就可缓和在清除状态读出时的单元电流降低而引起的数据判别困难的状况，这样就能增加数据的重写次数。其结果是可以提高运行寿命。
在包含由上述导入了氯的硅氧化膜形成的隧道绝缘膜的非易失性存储器中，最好是在电子注入隧道绝缘膜的初期阶段，浮置栅极的电位朝正方向变动，然后随着向隧道绝缘膜的电子注入时间的增加，浮置栅极的电位慢慢地朝负方向变动。这样，经过规定时间后浮置栅极电位的变化量就可以减少。
在包含由上述导入了氯的硅氧化膜形成的隧道绝缘膜的非易失性存储器中，非易失性存储器最好包含在半导体基片上形成的浮置栅电极和在浮置栅电极上形成的控制栅电极，包含上述导入了氯的硅氧化膜的隧道绝缘膜配置在半导体基片和浮置栅电极之间。这样构成后，叠层栅型的非易失性存储器就能方便地增加数据的重写次数。
在包含由上述导入了氯的硅氧化膜形成的隧道绝缘膜的非易失性存储器中，非易失性存储器最好包含在半导体基片上形成的浮置栅电极和横跨在半导体基片上及浮置栅电极上而形成的控制栅电极，包含上述导入了氯的硅氧化膜的隧道绝缘膜配置在浮置栅电极和控制栅电极之间。这样构成后，分离栅型的非易失性存储器就能方便地增加数据的重写次数。
这种情况下，上述半导体装置中，硅氧化膜中的氯浓度最好是在1×1019原子/cm3以上。这样，在电子注入硅氧化膜的初期阶段，就能方便地抑制硅氧化膜的电子陷阱的生成，同时可产生许多空穴。
这种情况下，上述半导体装置中，硅氧化膜中的最大氯浓度最好是在1×1021原子/cm3以下。这样，在电子注入硅氧化膜的初期阶段，就能方便地抑制硅氧化膜的电子陷阱的生成，同时可发生许多空穴。此外还可抑制由于导入过剩的氯而引起的硅氧化膜膜质的降低。
这种情况下，上述半导体装置中，硅氧化膜中除了加入氯之外，最好以1×1020原子/cm3以上的浓度导入氮。这样，氮容易和硅氧化膜中Si的悬空键(未结合键)结合，在电子注入硅氧化膜的初期阶段，可进一步抑制电子陷阱的生成。
上述半导体装置中，最好第1导电层是场效应晶体管的通道区域，第2导电层是场效应晶体管的栅电极，硅氧化膜是场效应晶体管的栅绝缘膜。这样构成后，对于导入了氯的硅氧化膜构成的栅绝缘膜来说，可以认为构成栅绝缘膜的硅氧化膜中Si的悬空键(未结合键)和氯结合，所以可抑制构成栅绝缘膜的硅氧化膜上在注入电子初期状态下的电子陷阱的生成。此外，对于由导入了氯的硅氧化膜构成的栅绝缘膜来说，电子注入栅绝缘膜的初期状态，在半导体基片和栅绝缘膜的界面附近会产生许多空穴。由于上述抑制电子陷阱的生成和产生许多空穴，在电子注入栅绝缘膜的初期阶段，栅极电位(阈值电压)朝正方向变动。以后随着电子注入时间的增加，电子陷阱增加，同时该电子陷阱捕获的电子也增加，栅极电位(阈值电压)慢慢地朝负方向变动。这样，阈值电压在初期阶段朝正方向变动，然后朝负方向变动，经过规定时间后的阈值电压从初期阈值电压起的变化量就可减少。其结果是，到达场效应晶体管特性上能允许的阈值电压变化量的最大值的时间变长，从而可使运行可靠性(运行寿命)提高。
这时，在电子注入栅绝缘膜的初期阶段，阈值电压朝正方向变动，然后随着向栅绝缘膜的电子注入时间的增加，阈值电压最好慢慢地朝负方向变动。这样构成后，经过规定时间后就能方便地减少阈值电压的变化量。
附图说明
图1是表示本发明实施方式1的高耐压晶体管(半导体装置)的剖面图。
图2是说明图1所示的实施方式1的高耐压晶体管效果的特性图。
图3～图11是说明图1所示的实施方式1的高耐压晶体管的制造工艺过程的剖面图。
图12是表示实施方式1的高耐压晶体管的栅绝缘膜堆积之后的Si、O、Cl及N的浓度曲线特性图。
图13是表示实施方式1的高耐压晶体管的栅绝缘膜经热处理后的Si、O、Cl及N的浓度曲线特性图。
图14是表示构成本发明实施方式2的叠层栅型快速存储器(半导体装置)的存储单元剖面图。
图15是说明图14所示的实施方式2的快速存储器效果的特性图。
图16是说明图14所示的实施方式2的快速存储器效果的特性图。
图17～图26是说明构成图14所示的实施方式2的叠层栅型快速存储器的存储单元的制造工艺过程的剖面图。
图27是表示实施方式2的存储单元的隧道绝缘膜堆积之后的Si、O、Cl及N的浓度曲线特性图。
图28是表示实施方式2的存储单元的隧道绝缘膜经热处理后的Si、O、Cl及N的浓度曲线特性图。
图29是表示构成本发明实施方式3的分离栅型快速存储器(半导体装置)的存储单元的剖面图。
图30～图39是说明图29所示的实施方式3的分离栅型快速存储器的存储单元的制造工艺过程的剖面图。
具体实施方式
下面按照附图说明本发明的实施方式。
实施方式1
首先参照图1对实施方式1的高耐压晶体管的结构加以说明。如图1所示，在实施方式1中，p型硅基片1的表面相隔规定的间隔，形成n型源极区域2及漏极区域3。在源极区域2和漏极区域3之间的通道区域上，形成厚度约为15nm、且含有氯和氮的SiO2膜(硅氧化膜)构成的栅绝缘膜4。在栅绝缘膜4的上面，形成厚度约为15nm、且将磷(P)作为杂质导入的聚硅膜构成的栅电极5。在栅绝缘膜4和栅电极5的侧面以及p型硅基片1的上面的一部分，形成SiO2膜构成的侧壁绝缘膜6。p型硅基片1是本发明的第1导电层的一例，栅电极5是本发明的第2导电层的一例，栅绝缘膜4是本发明的硅氧化膜的一例。
此外，p型硅基片1、栅电极5及侧壁绝缘膜6上面，形成具有接触孔7a的层间绝缘膜7，使之全面覆盖。在接触孔7a内形成插塞电极8，使之分别连接于源极区域2、漏极区域3以及栅电极5。层间绝缘膜7上形成金属配线9，使之连接于插塞电极8。
图2是表示具有栅绝缘膜的高耐压晶体管的外加电压时间和阈值电压之间关系的特性图，栅绝缘膜分别由没有导入氮及氯的以往的SiO2膜、导入了氮的SiO2膜以及导入了氮及氯的实施方式1的SiO2膜构成。下面是参照图2，对于实施方式1的高耐压晶体管的效果加以说明，该高耐压晶体管具有由导入了氯和氮的SiO2膜构成的栅绝缘膜4。在图2中，分别对下列三种情况的高耐压晶体管连续注入电子，即，以没有导入氮及氯的以往的SiO2膜为栅绝缘膜的高耐压晶体管，以导入氮最大约为5×1020原子/cm3的SiO2膜为栅绝缘膜的高耐压晶体管，以导入氯最大约为2×1020原子/cm3、且导入氮最大约为5×1020原子/cm3的SiO2膜为栅绝缘膜4的实施方式1的高耐压晶体管。这时，各高耐压晶体管的阈值电压如图2所示变动。±ΔVthmax是高耐压晶体管特性上能允许的阈值电压变化量的最大值。
阈值电压达到负方向最大值-ΔVthmax的时间如图2所示，可知具有导入了氮和氯的SiO2膜构成的栅绝缘膜4的实施方式1的高耐压晶体管最长。对于实施方式1的高耐压晶体管来说，这是由于电子注入栅绝缘膜4的初期阶段，阈值电压朝正方向变动，然后伴随着电子注入时间的增加，慢慢朝负方向变动的所谓换向效果的缘故。具有只导入了氮的SiO2膜构成的栅绝缘膜的高耐压晶体管，虽然也显示出换向效果，但与具有导入了氮和氯的SiO2膜构成的栅绝缘膜4的实施方式1的高耐压晶体管相比，阈值电压Vth朝正方向变动的变化量ΔVth少。
如上所述，在实施方式1中，由于在栅绝缘膜4中导入氯和氮，所以在电子注入栅绝缘膜4的初期阶段，阈值电压朝正方向变动，然后伴随着电子注入时间的增加，显示出阈值电压慢慢地朝负方向变动的换向效果，所以经过规定时间后的阈值电压Vth从初期阈值电压起的变动量ΔVth就可减少。因此，到达高耐压晶体管特性上能允许的阈值电压变化量的负最大值-ΔVthmax的时间可以变长。其结果是提高运行可靠性(运行寿命)。
实施方式1的高耐压晶体管显示换向效果还可以考虑以下理由。即，对于实施方式1的高耐压晶体管来说，由于在构成栅绝缘膜4的SiO2膜导入了氯，所以可认为SiO2膜中Si的悬空键(未结合键)容易和氯结合，因而可抑制构成栅绝缘膜4的SiO2膜上在注入电子初期阶段的电子陷阱的生成。而且，对于由含有氯的SiO2膜构成栅绝缘膜4来说，电子注入栅绝缘膜4的初期阶段，在p型硅基片1和栅绝缘膜4的界面附近会产生许多空穴。由于上述抑制电子陷阱的生成和产生许多空穴，所以在电子注入栅绝缘膜4的初期阶段，如图2所示，阈值电压朝正方向变动，然后伴随着电子注入时间的增加，电子陷阱增加，同时该电子陷阱捕获的电子也增加，阈值电压慢慢地朝负方向变动。这样就可认为是产生了换向效果。
如上所述，在实施方式1中，构成栅绝缘膜4的SiO2膜中除了导入氯之外，还导入了氮，氮和栅绝缘膜中Si的悬空键(未结合键)容易结合，所以在电子注入栅绝缘膜4中的初期阶段，更能抑制电子陷阱的生成。
图3、图5～图11表示和图1相同剖面的制造工艺过程，图4表示沿着图3所示剖面旋转90°的面的剖面的制造工艺过程。图12表示实施方式1的高耐压晶体管的栅绝缘膜堆积之后的Si、O、Cl及N浓度曲线的特性图。图13表示实施方式1的高耐压晶体管的栅绝缘膜经热处理后的Si、O、Cl及N浓度曲线的特性图。下面参照图1及图3～图13，对实施方式1的高耐压晶体管的制造工艺过程加以说明。
首先，如图3及图4所示，在p型硅基片1的表面规定区域，采用STI(浅沟分离)技术形成绝缘膜10，进行元件间的分离。
然后如图5所示，采用减压CVD(化学蒸镀)法，在p型硅基片上形成由导入了氯和氮的SiO2膜构成的厚度约为15nm的栅绝缘膜4。具体的形成条件是，压力为133×10Pa、基片温度约800℃、材料气体为二氯硅烷气体(10sccm～20sccm)、N2O气体(0.5SLM(标准立升/分)～1.0SLM)的条件下，以约1nm/min的堆积速度形成。由此，形成了由具有图12所示浓度曲线的SiO2膜构成的栅绝缘膜4。然后，采用RTA(快速热处理)法在约1000℃的氧化氮氛围气中，进行约30秒钟的热处理，使由SiO2膜构成的栅绝缘膜4致密化，同时进一步导入氮。这样，经过在氧化氮氛围气中进行的热处理后，构成栅绝缘膜4的SiO2膜的浓度曲线就变为图13所示的浓度曲线。
实施方式1中，如图13所示，构成栅绝缘膜4的SiO2膜的氯浓度的最大值约为2×1021原子/cm3，氮浓度的最大值约为5×1020原子/cm3。此外，构成栅绝缘膜的SiO2膜中的氮浓度曲线的最大峰值位置a比氯浓度曲线的最大峰值位置b更靠近栅绝缘膜4与p型硅基片1的界面侧。
如上所述，在实施方式1中，栅绝缘膜4中的氮(N)浓度曲线的最大峰值位置a，要比氯浓度曲线的最大峰值位置b更靠近栅绝缘膜4和p型硅基片1的界面侧，所以可以在界面附近形成和Si的键能强而难以切断结合的SiN，因此在电子注入到栅绝缘膜4的初期阶段，就更能抑制电子陷阱的生成。
如图6所示，接着在由SiO2膜构成的栅绝缘膜4上，以约150nm的厚度堆积聚硅膜5a。然后从聚硅膜5a的上方注入磷离子，使聚硅膜5a具有导电性。
然后，如图7所示，采用光刻蚀技术在聚硅膜5a的规定区域形成保护膜11。接着，以保护膜11作为遮蔽，选择性地对聚硅膜5a及栅绝缘膜4进行刻蚀，形成图案。这样就形成图8所示的栅绝缘膜4及栅电极5。然后将保护膜11去除。
如图9所示，接着堆积由SiO2膜构成的绝缘膜6a，使p型硅基片1及栅电极5的表面全部被覆盖。然后，采用RIE(往复离子蚀刻)技术，对绝缘膜6a的全部进行背面腐蚀，形成图10所示的侧壁绝缘膜6。
然后，如图11所示，以侧壁绝缘膜6为遮蔽，在注入能量为65KeV、剂量为5.0×1015cm-2的条件下，注入As(砷)离子，形成n型的源极区域2及漏极区域3。
最后，和通常的MOS-LSI(金属氧化硅大规模集成电路)制造工艺一样，如图1所示，全面覆盖p型硅基片1、栅电极5及侧壁绝缘膜6的表面，形成层间绝缘膜7，再在该层间绝缘膜7上形成接触孔7a。然后在该接触孔7a内形成插塞电极8，使之分别通电连接于源极区域2、漏极区域3及栅电极5。再形成金属配线9，使之连接于插塞电极8。这样就制得了实施方式1的构成LSI(大规模集成电路)的高耐压晶体管。
实施方式2
参照图14，在该实施方式2中，对于构成叠层栅型快速存储器的隧道绝缘膜的SiO2膜中导入氯和氮的例子加以说明。
参照图14，首先对实施方式2的叠层栅型快速存储器的存储单元结构加以说明。如图14所示，实施方式2中，在p型硅基片21的表面相隔规定的间隔形成n型的源极区域22及漏极区域23。
实施方式2中，在p型硅基片21的表面由厚度约为8nm～10nm的导入了氯和氮的SiO2膜(硅氧化膜)形成隧道绝缘膜24。在源极区域22和漏极区域23之间的隧道绝缘膜24上由厚度约为100nm的掺入了磷的聚硅膜形成浮置栅电极25。浮置栅电极25形成时与源极区域22重叠。该浮置栅电极25上，通过厚度约为15nm的SiO2膜构成的栅绝缘膜26，由掺入了磷的聚硅膜形成控制栅电极27。p型硅基片21是本发明的第1导电层的一例，浮置栅电极25是本发明的第2导电层的一例，隧道绝缘膜24是本发明的硅氧化膜的一例。
接着，对于实施方式2的存储单元的运行加以说明。运行时，在存储单元的源极区域22、漏极区域23及控制栅电极27上分别外加的电压如以下的表1所示。
                  表1
  控制栅电极   漏极区域   源极区域
  读出   5V   0.5V～1.0V   接地
  写入   10V～15V   4V   接地
  清除   接地   断开   10V～15V
参照上述表1，在叠层栅型存储单元的数据写入时，在控制栅电极27上外加10V～15V的电压，同时将源极区域22接地，在漏极区域23上外加4V电压。这样，在漏极区域23附近产生的通道过热电子(电子)注入到浮置栅电极25内，可进行数据的写入。数据清除时，如上述表1所示，在源极区域22上外加10V～15V的电压，将控制栅电极25接地，使漏极区域23处于断开状态。这样，从源极区域22向浮置电极25流过FN隧道电流。即，累积于浮置栅电极25的电子通过隧道绝缘膜24引出到源极区域22，进行数据的清除。此外，数据读出时，如上述表1所示，在控制栅电极27上外加5V电压，同时将源极区域22接地，在漏极区域23上外加0.5V～1.0V的电压。这样，根据累积于浮置栅电极25的电子的有无，流过源极区域22和漏极区域23之间的单元电流发生变化，通过检测该单元电流的值，就可以判别是数据1还是数据0。
图15是表示具有隧道绝缘膜的存储单元的电压外加时间和栅极电位之间关系的特性图，该隧道绝缘膜分别由没有导入氮及氯的以往的SiO2膜、导入了氮的SiO2膜以及导入了氯和氮的实施方式2的SiO2膜形成。图16是表示具有由导入了氮和氯的实施方式2的SiO2膜构成的隧道绝缘膜的存储单元和具有由未导入氯和氮的以往的SiO2膜构成的隧道绝缘膜的存储单元，经数次数据重写后单元电流变动的特性图。下面，参照图15及图16，对于具有由导入了氮和氯的实施方式2的SiO2膜构成的隧道绝缘膜24的存储单元效果加以说明。
在图15中，分别对下列三种存储单元连续注入电子，即，以未导入氯和氮的以往的SiO2膜为隧道绝缘膜的存储单元，以导入氮最大约为5×1020原子/cm3的SiO2膜为隧道绝缘膜的存储单元，以及以导入氯最大约为2×1020原子/cm3、且导入氮最大约为5×1020的实施方式2的SiO2膜为隧道绝缘膜24的存储单元。这时，各自的存储单元的浮置栅电极的电位(栅极电位)如图15所示变动。±ΔVgmax是存储单元能读出的栅极电位变动量ΔVg的最大允许值。这里，栅极电位达到负方向最大值-ΔVgmax的时间如图15所示，可知具有由导入了氮和氯的实施方式2的SiO2膜构成的隧道绝缘膜24的存储单元最长。对于实施方式2的存储单元来说，这是由于电子注入隧道绝缘膜24的初期阶段，栅极电位朝正方向变动，然后伴随着电子注入时间的增加，慢慢地朝负方向变动的所谓换向效果的缘故。具有只导入了氮的SiO2膜构成的隧道绝缘膜的存储单元，虽然也显示出换向效果，但与具有由导入了氮和氯的SiO2膜构成的隧道绝缘膜24的存储单元相比，栅极电位Vg朝正方向变动的变化量ΔVg较少。
如上所述，在实施方式2中，由于在隧道绝缘膜24中导入了氯和氮，所以在电子注入隧道绝缘膜24的初期阶段，栅极电位朝正方向变动，然后伴随着电子注入时间的增加，显示出栅极电位慢慢地朝负方向变动的换向效果，所以可减少经过规定时间后栅极电位的变化量ΔVg。即，经过规定时间后，在数据清除时，从浮置栅电极25向源极区域22引出电子时，能更方便地引出电子，所以经过规定时间后，当进行数据清除(引出电子)时，就可使浮置栅电极25内残留的电子数减少。这样，随着浮置栅电极25中累积的电子数增加，就可以缓和数据读出时在清除状态下的单元电流降低的不良状况(参照图16)，因此，经过规定时间后在数据读出时，起因于清除状态的单元电流降低而使数据的判别产生困难的状况可以得到缓和，所以就能增加数据的重写次数。其结果是可以使运行寿命提高。
如上所述，在实施方式2中，构成隧道绝缘膜24的SiO2膜中，除了导入氯之外还导入了氮，氮容易和隧道绝缘膜24中的Si的悬空键(未结合键)结合，所以在电子注入隧道绝缘膜24的初期阶段，更能抑制电子陷阱的生成。
图17～图20表示沿着图14所示的存储单元的剖面旋转90°的面的剖面的制造工艺过程，图21～图26表示和图14所示的存储单元相同的剖面的制造工艺过程。图27是表示实施方式2的存储单元的隧道绝缘膜堆积后的Si、O、Cl及N浓度曲线的特性图。图28是表示实施方式2的存储单元的隧道绝缘膜经热处理后的Si、O、Cl及N浓度曲线的特性图。下面，参照图14及图17～图26，对于实施方式2的快速存储器的制造工艺过程加以说明。
首先，如图17所示，在p型硅基片21的表面规定区域采用STI(浅沟分离)技术形成绝缘膜30，进行元件间的分离。
然后如图18所示，采用热氧化法，在p型硅基片21上由导入了氯和氮的SiO2膜形成厚度约为8nm～10nm的隧道绝缘膜24。具体是在基片温度约800℃，导入气体为氧气(5SLM～10SLM)、氯气(10sccm～50sccm)的条件下，以约1nm/min的速度形成的。由此，由具有图27所示浓度曲线的SiO2膜形成隧道绝缘膜24。然后，采用RTA法在约1000℃的氧化氮氛围气中，进行约30秒钟的热处理，使由SiO2膜构成的隧道绝缘膜24致密化，同时进一步导入氮。这样，经过在氧化氮氛围气中进行热处理后，构成隧道绝缘膜24的SiO2膜的浓度曲线就变为图28所示的浓度曲线。
实施方式2中，如图28所示，构成隧道绝缘膜24的SiO2膜中的氯浓度最大值约为2×1020原子/cm3，氮浓度最大值约为5×1020原子/cm3。对于构成隧道绝缘膜24的SiO2膜来说，氮浓度曲线的最大峰值位置c比氯浓度曲线的最大峰值位置d更靠近隧道绝缘膜24和p型硅基片21的界面侧。
如上所述，在实施方式2中，隧道绝缘膜24中的氮浓度曲线的最大峰值位置c比氯浓度曲线的最大峰值位置d更靠近隧道绝缘膜24和p型硅基片21的界面侧，所以可在界面附近形成和Si的键能强而难以切断结合的SiN，固此在电子注入到隧道绝缘膜24的初期状态，更能抑制电子陷阱的生成。
接着，如图18所示，在由SiO2膜构成的隧道绝缘膜24上，以约100nm的厚度堆积聚硅膜25a。然后，从聚硅膜25a的上方注入磷离子，使聚硅膜25a中的磷浓度达到5×1019原子/cm3左右的浓度，使聚硅膜25a具有导电性。
然后，如图19所示，采用光蚀刻技术在聚硅膜25a的规定区域形成沿纸面垂直方向延伸的具有线条状的保护膜31。接着，以保护膜31为遮蔽，采用RIE技术对聚硅膜25a进行选择性地刻蚀，形成图案。这样，就形成了图20所示的在沿纸面垂直方向延伸的具有线条状的聚硅膜25b。然后将保护膜31去除。
接着，参照图21～图26对图20所示工序以后的工序中的与图17～图20所示剖面相差90°的剖面加以说明。图20所示工序之后，如图21所示，采用热氧化法，在聚硅膜25b的表面形成厚度约为15nm的SiO2膜26a。
然后，如图22所示，将聚硅膜27a堆积于SiO2膜26a上后，为了赋予导电性，从聚硅膜27a的上方注入磷离子。
接着，如图23所示，采用光刻蚀技术在聚硅膜27a上的规定区域形成保护膜32。
然后，以保护膜32为遮蔽，采用RIE技术，对聚硅膜27a、SiO2膜26a及聚硅膜25b选择性地进行刻蚀，形成图案。由此，形成如图24所示的浮置栅电极25、栅绝缘膜26及控制栅电极27。然后除去保护膜32。
接着，如图25所示，形成离子注入遮蔽层33，使形成源极区域22的区域以外的区域被覆盖。而且，以离子注入遮蔽层33为遮蔽，在p型硅基片21中注入磷离子，注入条件是注入能量约40KeV、剂量约1×1015～4×1015原子/cm-2，形成n型的源极区域22。然后去除离子注入遮蔽层33。
然后，如图26所示，形成离子注入遮蔽层34，使形成漏极区域23的区域以外的区域被覆盖。而且，以离子注入遮蔽层34为遮蔽，在p型硅基片21中注入砷离子，注入条件是注入能量约60KeV、剂量约1×1015～4×1015原子/cm-2，形成n型的漏极区域23。然后去除离子注入遮蔽层34。由此，完成了包含图14所示存储单元的实施方式2的叠层栅型快速存储器。
实施方式3
参照图29，对实施方式3的构成分离栅型快速存储器的隧道绝缘膜的SiO2膜中导入氯和氮的例子加以说明。
参照图29，首先对实施方式3的分离栅型快速存储器的存储单元结构加以说明。如图29所示，实施方式3中，在p型硅基片41的表面相隔规定的间隔形成n型的源极区域42及漏极区域43。在p型硅基片41的表面由厚度约为10nm～15nm的SiO2膜形成栅绝缘膜44。在源极区域42和漏极区域43之间的栅绝缘膜44上由厚度约100nm的掺入了磷的聚硅膜形成浮置栅电极45。浮置栅电极45形成时与源极区域42重叠。
在实施方式3中，由厚度约为8nm～10nm的导入了氯和氮的SiO2膜(硅氧化膜)形成隧道绝缘膜46，使浮置栅电极45的上面及侧面被覆盖。此外，在位于源极区域42和漏极区域43之间的部分栅绝缘膜44上由掺入了磷的聚硅膜形成控制栅电极47，使其搭在部分浮置栅电极45的上面。浮置栅电极45是本发明的第1导电层的一例，控制栅电极47是本发明的第2导电层的一例，隧道绝缘膜46是本发明的硅氧化膜的一例。
实施方式3的隧道绝缘膜46的O、Si、N及Cl浓度曲线和图28所示的实施方式2相同。
接着，对于实施方式3的存储单元的运行加以说明。运行时，在存储单元的漏极区域43、源极区域42及控制栅电极47上分别外加的电压如以下的表2所示。
                     表2
  控制栅电极   漏极区域   源极区域
  读出   2.5V～5V   0.5V～1.0V   接地
  写入   1.5V～3V   0.3V～1.0V   8V～10V
  清除   9V～14V   接地   接地
参照上述表2，在分离栅型存储单元的数据写入时，在控制栅电极47上外加1.5V～3V的电压，同时在漏极区域43上外加0.3V～1.0V的电压，在源极区域42上外加8V～10V的电压。这样，流过p型半导体基片41的通道区域中的过热电子(电子)注入到浮置栅电极45内，进行数据的写入。数据清除时，如上述表2所示，在控制栅电极47上外加9V～14V的电压，同时将源极区域42及漏极区域43变成接地电位。这样，从控制栅电极47向浮置栅电极45流过FN隧道电流。即，累积于浮置栅电极45的电子，通过隧道绝缘膜46引出到控制栅电极47，进行数据的清除。此外，数据读出时，如上述表2所示，在控制栅电极47上外加2.5V～5V的电压，同时将源极区域42接地，在漏极区域43上外加0.5V～1.0V的电压。这样，根据累积于浮置栅电极45上的电子的有无，单元电流发生变化，通过检测该单元电流值，就可以判别是数据1还是数据0。
如上所述，在实施方式3中，由于在位于控制栅电极47和浮置栅电极45之间的隧道绝缘膜46中导入了氯和氮，所以和图15所示的实施方式2的情况相同，在电子注入隧道绝缘膜46的初期阶段，栅极电位朝正方向变动，然后伴随着电子注入时间的增加，显示出栅极电位慢慢地朝负方向变动的换向效果，所以可减少经过规定时间后栅极电位的变化量ΔVg。即，经过规定时间后，在数据清除时，从浮置栅电极45向控制栅电极47引出电子时，能更容易地引出电子，所以经过规定时间后，当进行数据清除(引出电子)时，就可使浮置栅电极45内残留的电子数减少。这样，和实施方式2相同，随着浮置栅电极45内累积的电子数增加，就可以缓和数据读出时在清除状态下的单元电流降低的不良状况(参照图16)，因此，经过规定时间后在数据读出时，起因于清除状态的单元电流降低而使数据的判别产生困难的状况可以得到缓和，所以就能增加数据的重写次数。其结果是可以使运行寿命提高。
构成实施方式3的快速存储器的存储单元的其他效果和实施方式2相同。
下面，参照图29～图39，对实施方式3的快速存储器的制造工艺过程加以说明。
如图30所示，首先采用热氧化法，在p型硅基片41上由厚度约为10nm～15nm的SiO2膜形成栅绝缘膜44。
接着，如图31所示，在栅绝缘膜44上堆积厚度约为100nm的聚硅膜45a，然后为了赋予导电性，注入磷离子，使聚硅膜45a中的磷浓度达到约5×1019原子/cm3。
然后，如图32所示，采用光刻蚀技术在聚硅膜45a上的规定区域形成保护膜50。
然后，以保护膜50为遮蔽，采用RIE技术，选择性地对聚硅膜45a进行刻蚀形成图案。这样，就形成了图33所示的浮置栅电极45。随后将保护膜50去除。
接着，如图34所示，采用减压CVD(化学蒸镀)法，由导入了氯和氮的SiO2膜形成厚度约为8nm～10nm的隧道绝缘膜46，使浮置栅电极45的表面及侧面被覆盖。具体是在压力133×10Pa、基片温度约800℃、材料气体为二氯硅烷气体(10sccm～20sccm)和N2O气体(0.5SLM～1.0SLM)的条件下，以约1nm/min的堆积速度形成。由此，由具有与图27所示的实施方式2相同的浓度曲线的SiO2膜形成隧道绝缘膜46。然后，采用RTA(快速热处理)法在约1000℃的氧化氮氛围气中，进行约30秒钟的热处理，使由SiO2膜形成的隧道绝缘膜46致密化，同时进一步导入氮。这样，在氧化氮氛围气中进行热处理后，形成隧道绝缘膜46的SiO2膜的浓度曲线就变为与图28所示的实施方式2相同的浓度曲线。
实施方式3中，形成隧道绝缘膜46的SiO2膜中的氯浓度最大值和图28所示的实施方式2相同，约为2×1020原子/cm3，氮浓度最大值约为5×1020原子/cm3。构成隧道绝缘膜46的SiO2膜的氮浓度曲线的最大峰值位置比氯浓度曲线的最大峰值位置更靠近隧道绝缘膜46和浮置栅电极45的界面侧。
实施方式3和实施方式2一样，隧道绝缘膜46中的氮浓度曲线的最大峰值位置比氯浓度曲线的最大峰值位置更靠近隧道绝缘膜46和浮置栅电极45的界面侧，所以可在界面附近形成和Si的键能强而难以切断结合的SiN，固此在电子注入到隧道绝缘膜46的初期状态，就更能方便地抑制电子陷阱的生成。
接着，如图35所示，堆积聚硅膜47a全面覆盖栅绝缘膜44及隧道绝缘膜46的表面。然后，为了赋予导电性，对聚硅膜47a注入磷离子。
然后，如图36所示，采用光蚀刻技术在聚硅膜47a的规定区域形成保护膜51。再以保护膜51为遮蔽，采用RIE技术选择性地对聚硅膜47a进行刻蚀，形成具有图37所示形状的控制栅电极47。随后将保护膜51去除。
接着，如图38所示，采用光刻蚀技术形成离子注入遮蔽层52，覆盖形成源极区域42的区域以外的区域。接着，以离子注入遮蔽层52为遮蔽，在注入能量约40KeV、剂量约1×1015～4×1015原子/cm-2的条件下，在p型硅基片41注入磷离子，形成n型的源极区域42。随后将离子注入遮蔽层52去除。
然后，如图39所示，形成离子注入遮蔽层53，覆盖形成漏极区域43的区域以外的区域。接着，以离子注入遮蔽层53为遮蔽，在注入能量约60KeV、剂量约1×1015～4×1015原子/cm-2的条件下，在p型硅基片41注入砷离子，形成n型的漏极区域43。随着将离子注入遮蔽层53去除。这样就制得包含图29所示的存储单元的实施方式3的分离栅型快速存储器。
此次揭示的实施方式的全部内容只是示例，本发明并不仅限于此。本发明的范围并不只限于上述实施方式的说明，而是包括权利要求所述的范围，以及和权利要求范围具有同等意义的全部变更。
例如，上述实施方式1～3中，例示了在形成栅绝缘膜或隧道绝缘膜的SiO2膜(硅氧化膜)中导入氯和氮的例子，但本发明不受其限制，也可以在形成栅绝缘膜或隧道绝缘膜的SiO2膜(硅氧化膜)中只导入氯。这时也能获得同样效果。
上述实施方式1～3中，对于具有SiO2膜(硅氧化膜)的高耐压晶体管及快速存储器进行了说明，但本发明不受其限制，对于具有SiO2膜(硅氧化膜)形成的绝缘膜的其他半导体装置也适用。
上述实施方式1～3中，形成栅绝缘膜或隧道绝缘膜的SiO2膜(硅氧化膜)中的氮浓度最大值有设定在约5×1020原子/cm3的示例，但本发明不受其限制，只要氮浓度达到1×1020原子/cm3以上，就能得到同样的效果。
上述实施方式1～3中，对于由SiO2膜(硅氧化膜)构成的栅绝缘膜或隧道绝缘膜中的氯浓度的最大值设定为约2×1020原子/cm3的例子进行了说明，但本发明不受其限制，SiO2膜(硅氧化膜)的氯浓度只要在1×1019原子/cm3以上、1×1021原子/cm3以下的范围内即可。若在该范围内，在电子导入栅绝缘膜或隧道绝缘膜的初期阶段，就能抑制栅绝缘膜或隧道绝缘膜中电子陷阱的生成，同时还能产生许多空穴。此外，还可抑制导入过剩氯而引起的栅绝缘膜或隧道绝缘膜的膜质降低。
上述实施方式1及3中，作为由SiO2膜(硅氧化膜)构成的栅绝缘膜或隧道绝缘膜的材料气体，采用了二氯硅烷及N2O气体，但本发明不受其限制，也可以采用其他材料气体。例如，也可以采用在单硅烷气体中添加了氯的混合气体，或者是采用含硅气体和含氯气体的混合气体。
上述实施方式1～3中，将由SiO2膜(硅氧化膜)构成的栅绝缘膜或隧道绝缘膜在氧化氮(N2O)氛围气中进行热处理，在SiO2膜(硅氧化膜)中导入氮，但本发明不受其限制，也可以采用其他氛围气。例如，也可采用NO气体或NH3气体，或采用含N2O气体、NO气体及NH3气体的混合气体。
上述实施方式1～3中，为了赋予聚硅膜以导电性，采用离子注入法导入杂质元素，但本发明不受其限制，也可采用其他方法导入杂质元素。例如，可通过使用了POCl3气体的扩散技术导入杂质元素。
上述实施方式1中，对于高耐压晶体管进行了说明，但本发明不受其限制，也可以是通常的场效应晶体管。

Claims (20)

1.半导体装置，其特征在于，具有第1导电层、第2导电层以及在上述第1导电层和上述第2导电层之间形成的导入了氯的硅氧化膜。
2.如权利要求1所述的半导体装置，其特征还在于，上述硅氧化膜中的氯浓度在1×1019原子/cm3以上。
3.如权利要求1所述的半导体装置，其特征还在于，上述硅氧化膜中的最大氯浓度在1×1021原子/cm3以下。
4.如权利要求1所述的半导体装置，其特征还在于，上述硅氧化膜中除了导入上述氯之外，还以1×1020原子/cm3以上的浓度导入了氮。
5.如权利要求4所述的半导体装置，其特征还在于，导入上述硅氧化膜中的氯的浓度曲线的最大值比导入上述硅氧化膜中的上述氮的浓度曲线的最大值小。
6.如权利要求4所述的半导体装置，其特征还在于，导入上述硅氧化膜的上述氮的浓度曲线的最大位置比导入上述硅氧化膜的氯的浓度曲线的最大位置更靠近上述硅氧化膜和上述第1导电层的界面侧。
7.如权利要求6所述的半导体装置，其特征还在于，在上述硅氧化膜和上述第1导电层的界面附近形成了SiN。
8.如权利要求6所述的半导体装置，其特征还在于，导入上述硅氧化膜的上述氯的浓度曲线的最大位置比上述硅氧化膜厚度方向的中央部更靠近上述硅氧化膜和上述第1导电层的界面侧。
9.如权利要求4所述的半导体装置，其特征还在于，导入上述硅氧化膜的上述氮的浓度曲线的最大位置比导入上述硅氧化膜的氯的浓度曲线的最大位置更靠近上述硅氧化膜和上述第2导电层的界面侧。
10.如权利要求9所述的半导体装置，其特征还在于，在上述硅氧化膜和上述第2导电层的界面附近形成了SiN。
11.如权利要求9所述的半导体装置，其特征还在于，导入上述硅氧化膜的上述氯的浓度曲线的最大位置比上述硅氧化膜厚度方向的中央部更靠近上述硅氧化膜和上述第2导电层的界面侧。
12.如权利要求1所述的半导体装置，其特征还在于，上述导入了氯的硅氧化膜包含非易失性存储器的隧道绝缘膜。
13.如权利要求12所述的半导体装置，其特征还在于，在电子注入上述隧道绝缘膜的初期阶段，浮置栅电极的电位朝正方向变动，然后伴随着向上述隧道绝缘膜注入电子的时间的增加，上述浮置栅电极的电位慢慢地朝负方向变动。
14.如权利要求12所述的半导体装置，其特征还在于，上述非易失性存储器包含在半导体基片上形成的浮置栅电极和在上述浮置栅电极上形成的控制栅电极；包含上述导入了氯的硅氧化膜的隧道绝缘膜配置于上述半导体基片和上述浮置栅电极之间。
15.如权利要求12所述的半导体装置，其特征还在于，上述非易失性存储器包含在半导体基片上形成的浮置栅电极和横跨在上述半导体基片上及上述浮置栅电极上而形成的控制栅电极；包含上述导入了氯的硅氧化膜的隧道绝缘膜配置于上述浮置栅电极和上述控制栅电极之间。
16.如权利要求15所述的半导体装置，其特征还在于，上述硅氧化膜中的氯浓度在1×1019原子/cm3以上。
17.如权利要求15所述的半导体装置，其特征还在于，上述硅氧化膜中的最大氯浓度在1×1021原子/cm3以下。
18.如权利要求15所述的半导体装置，其特征还在于，上述硅氧化膜中除了导入上述氯之外，还以1×1020原子/cm3以上的浓度导入了氮。
19.如权利要求1所述的半导体装置，其特征还在于，上述第1导电层是场效应晶体管的通道区域，上述第2导电层是场效应晶体管的栅电极，上述硅氧化膜是场效应晶体管的栅绝缘膜。
20.如权利要求19所述的半导体装置，其特征还在于，在电子注入上述栅绝缘膜的初期阶段，阈值电压朝正方向变动，然后伴随着向上述栅绝缘膜注入电子的时间的增加，上述阈值电压慢慢地朝负方向变动。
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