CN1399328A - 半导体器件 - Google Patents

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Abstract

本发明的课题是提供一种包括了熔丝、合格率优异的半导体器件。包括含有多个通过激光照射被熔断的熔丝20的熔丝部110。按照规定的间距排列熔丝20。在相邻的熔丝20之间埋入第一绝缘层33。在第一绝缘层33上形成第二绝缘层39。熔丝20的上表面、以及第一绝缘层33和第二绝缘层39的界面42形成为大致呈同一水平面。因此，熔丝熔断时，使在界面42上产生裂痕，能可靠地将熔丝熔断。

Description

半导体器件
[发明的详细说明]
[发明所属的技术领域]
本发明涉及包括熔丝的半导体器件，特别是涉及包括通过激光照射能熔断的熔丝的半导体器件。
[背景技术]
现在，在半导体器件中，为了代替在制造过程中发生的缺陷而导致的不良的电路，预先装入代用电路。例如，在半导体存储器中，由于在制造过程中发生的不良现象多半在存储单元部发生，所以一般说来，设置多个以字线或位线为单元的冗余存储单元。将控制该冗余存储单元的电路称为冗余电路。该冗余电路具有这样的功能：在构成半导体器件的一个芯片内出现了不良元件的情况下，通过用激光照射有对应于该不良元件的地址的熔丝元件，使该熔丝元件熔断，将该不良元件替换成正常的元件。
可是，近年来由于要求半导体器件高集成化而使得存储器微细化，与此相伴随，熔丝元件本身也被微细化。由于熔丝元件的可靠性影响到半导体存储器的合格率，所以希望熔丝元件的熔断的可靠性高。如果能提高熔丝熔断的可靠性，则能提高半导体器件的合格率。
[发明要解决的课题]
本发明的目的在于提供一种合格率优异的半导体器件。
[解决课题用的方法]
(半导体器件)
本发明的半导体器件备有按照规定的间距排列的多个熔丝，这是通过激光照射能被熔断的熔丝；
被埋入相邻的上述熔丝之间的第一绝缘层；以及
在上述第一绝缘层上形成的第二绝缘层，该半导体器件的特征在于：
上述熔丝的上表面、以及上述第一绝缘层和上述第二绝缘层的界面大致处于同一水平面。
如果采用本发明，则在位于上述熔丝下部的绝缘层上不会发生裂痕，能适当地熔断上述熔丝。其结果是，能提高合格率。
作为本发明的半导体器件的优选形态，能举例给出以下的(1)～(6)
(1)上述第一及第二绝缘层最好利用不同的工序形成。如果采用该结构，则与上述第一及第二绝缘层所使用的材料的种类无关，能形成上述第一绝缘层与第二绝缘层的界面。
(2)上述第二绝缘层的硬度最好比上述第一绝缘层的硬度小。如果采用该结构，则在上述熔丝的熔断过程中，构成上述熔丝的材料蒸发时，由于在硬度较小的第二绝缘层中产生裂痕，所以与上述材料蒸发的同时容易局部地将上述第二绝缘层除去。
在此情况下，最好是上述第一绝缘层由FSG构成，
上述第二绝缘层由氧化硅构成。
(3)能在上述熔丝上形成第三绝缘层。
在此情况下，利用与上述第一绝缘层为同一工序形成上述第三绝缘层。
(4)在上述熔丝上形成的绝缘层的膜厚最好为0.2～1微米。如果采用该结构，则在上述熔丝上形成的绝缘层的膜厚为0.2～1微米，所以不会损害半导体器件的可靠性，能通过激光的照射，可靠地熔断上述熔丝。
(5)上述熔丝能在半导体衬底上形成的开口部的底部上形成。
(6)另外，还包含具有多层布线结构的电路部，
上述熔丝能在与构成上述电路部的一个布线层为同一水平面的层上形成。
在此情况下，上述熔丝的膜厚最好与构成上述电路部的一个布线层的膜厚大致相等。
[附图的简单说明]
图1是原理性地表示本发明的一个实施例的半导体器件的剖面图。
图2是原理性地表示图1所示的半导体器件中的熔丝的平面图。
图3是原理性地表示图1所示的半导体器件的一道制造工序的剖面图。
图4是原理性地表示图1所示的半导体器件的熔丝的熔断工序的剖面图。
图5是原理性地表示通过图4所示的工序被熔断的熔丝的剖面图。
[发明的实施例]
以下，参照附图说明本发明的优选实施例。
(器件的结构)
图1是原理性地表示本发明的一个实施例的半导体器件的剖面图。在图1中示出了在与熔丝20的长度方向垂直的面上将熔丝20切断时的截面。图2是原理性地表示图1所示的半导体器件中形成的熔丝20的平面图。
如图1所示，本实施例的半导体器件包括：有多层布线结构的电路部120、以及包括多个通过激光的照射能被熔断的熔丝20的熔丝部110。另外，在图1中示出了熔断前的熔丝20的结构。
电路部120及熔丝部110都在硅衬底10上形成。另外，衬底不限于硅衬底，也可以是包括半导体区域的衬底，例如，能举出GaAs衬底、SiGe衬底、在绝缘体上有薄膜硅层的SOI衬底等。在硅衬底10上从硅衬底10一侧开始依次层叠第一层至第四层的层间绝缘层32、34、36、38。第一层至第四层的层间绝缘层32、34、36、38最好由氧化硅、FSG(掺氟的氧化硅)、或者它们的层叠层形成。另外，第三层的层间绝缘层36由下部绝缘层36a和上部绝缘层36b的叠层构成。
在第一层至第四层的层间绝缘层32、34、36、38上、分别在规定的位置形成通孔(图中未示出)。在该通孔内埋入导电性材料，形成接触部(图中未示出)。在各层间绝缘层的上下形成的布线层之间利用该接触部而被导电性地连接起来。另外，在第四层的层间绝缘层28上形成例如由氮化硅层构成的钝化层40。
电路部120包括含有晶体管等元件的电路。作为这样的电路能举出：存储电路、液晶驱动电路、或形成了电容或电阻元件的模拟电路等。另外，作为上述存储电路，例如能举出DRAM、SRAM、闪速存储器等。
在电路部120上形成与构成电路部120中包含的存储器等的晶体管或其他元件(图中未示出)导电性连接的多个布线层(在图1中只示出了布线层50、60)。在图1所示的半导体器件中，在第二层的层间绝缘层34上形成布线层50，在第三层的层间绝缘层36上形成布线层60。
如图1所示，熔丝部110是包括在硅衬底10上形成的开口部16的区域。通过从钝化层40一侧到上部绝缘层36b的途中对半导体器件的规定的区域进行刻蚀，形成开口部16。另外，在熔丝部110中，在该开口部16的底部16a上形成多个熔丝20，而且按照规定的间距排列。
在第二层的层间绝缘层34上形成熔丝20。另外，在第二层的层间绝缘层34上形成第一绝缘层33。第一绝缘层33被埋入相邻的熔丝20之间。另外，第二绝缘层39层叠在第一绝缘层33上。
在与下部绝缘层36a为同一工序中层叠第一绝缘层33。另外，在与上部绝缘层36b为同一工序中层叠第二绝缘层39。因此，第一绝缘层33及第二绝缘层39分别由与下部绝缘层36a及上部绝缘层36b为同一材料构成。
另外，如图1所示，第一绝缘层33和第二绝缘层39的界面42形成为与熔丝20的上表面大致呈同一水平面。另外，如本实施例的半导体器件所示，在熔丝20上形成高熔点金属的氮化物层24的情况下，第一绝缘层33及第二绝缘层39的界面42形成为与高熔点金属的氮化物层24的上表面大致呈同一水平面。
为了形成第一绝缘层33和第二绝缘层39的界面42，至少需要用不同的成膜工序形成第一绝缘层33和第二绝缘层39。一般说来，如果用不同的成膜工序形成相结合的两层，则与分别构成上述两层的材料如何无关，都能形成界面42。即，如果用不同的成膜工序形成第一绝缘层33和第二绝缘层39，就能在第一绝缘层33和第二绝缘层39之间形成界面42。
这里，作为比较例，考虑不形成第一绝缘层33和第二绝缘层39的界面42的情况。在此情况下，熔丝20熔断时，在位于熔丝20的下部的第二层层间绝缘层34和下部绝缘层36a的界面上往往产生裂痕。特别是第二层的层间绝缘层34由比下部绝缘层36a的硬度大的材料构成的情况下，熔丝20熔断时，由于构成熔丝20的材料蒸发，受加在熔丝20周边的绝缘层上的能量的影响，有可能在硬度较小的下部绝缘层36a上产生裂痕。裂痕的产生使得熔丝部难以稳定地熔断，另外，有可能对内部的元件和布线产生影响。
与此不同，如果采用本实施例的半导体器件，则由于界面42形成为与熔丝20的上表面大致呈同一水平面，所以能适当地将熔丝20熔断，或者熔断时能防止在熔丝20周边的绝缘层上产生裂痕。以下说明其理由。
由于界面42形成为与熔丝20的上表面大致呈同一水平面，所以激光照射在熔丝20后，构成熔丝20的材料蒸发时，在位于熔丝20的下部的层间绝缘层(图1中为第二层的层间绝缘层34)上产生裂痕之前，沿着界面42在位于熔丝20的上部的绝缘层(图1中为第二绝缘层39)上产生裂痕，与上述材料蒸发的同时，能局部地将第二绝缘层39除去。因此，不会发生裂痕而能适当地熔断熔丝20。其结果是，能提高合格率。
另外，为了更适当地熔断熔丝20，第二绝缘层39的硬度最好比第一绝缘层33的硬度小。即，由于第二绝缘层39的硬度比第一绝缘层33的硬度小，所以在熔丝20的熔断过程中，构成熔丝20的材料蒸发时，在硬度较小的第二绝缘层39上产生裂痕，所以与上述材料蒸发的同时，容易局部地将第二绝缘层39除去。其结果是，熔丝20的熔断进行得更顺利，所以能更适当地将熔丝20熔断。
在本实施例中，给出了第一绝缘层33由FSG构成、第二绝缘层39由氧化硅构成的情况。一般说来，掺氟的氧化硅层的掺氟部分比通常的氧化硅层的致密性高，所以比通常的氧化硅层的硬度大。因此，由于第二绝缘层39比第一绝缘层33的硬度小，所以熔丝20的熔断能更顺利地进行，能更适当地将熔丝20熔断。
另外，主要用第三绝缘层37覆盖在熔丝20上。在本实施例的半导体器件中，在熔丝20上经高熔点金属的氮化物层24形成第三绝缘层37。在与下部绝缘层36a为同一工序中层叠该第三绝缘层37。即，在与第一绝缘层33为同一工序中形成第三绝缘层37。根据需要，能将该第三绝缘层37除去。例如，在层叠上部绝缘层36b之前，通过将在高熔点金属的氮化物层24上形成的下部绝缘层36a除去，形成第二绝缘层39，代替在高熔点金属的氮化物层24上形成第三绝缘层37。
另外，在熔丝20上形成的绝缘层的膜厚最好为0.2～1微米。如本实施例的半导体器件所示，在熔丝20上形成高熔点金属的氮化物层24，在该高熔点金属的氮化物层24上形成第三绝缘层37的情况下，第三绝缘层37的膜厚最好为0.2～1微米。
如果在熔丝20上形成的绝缘层的膜厚小于0.2微米，则水分等有可能从熔丝20侵入半导体器件。另一方面，如果在熔丝20上形成的绝缘层的膜厚超过1微米，则用波长为1.3微米的激光熔断由铝构成的熔丝20时，为了使激光到达熔丝20上，如果不增大激光的功率、或不加长激光的照射时间，则不能将熔丝20熔断。可是，如果加长激光的照射时间，则会发生生产率下降的问题。另外，如果增大激光的功率、则往往会影响相邻的熔丝。由上可知，有时难以可靠地将熔丝熔断。与此不同，由于在熔丝20上形成的绝缘层的膜厚为0.2～1微米，所以不会损害半导体器件的可靠性，通过激光的照射，能可靠地熔断熔丝20。因此，在本实施例的半导体器件中，由于在高熔点金属的氮化物层24上形成的第三绝缘层37为0.2～1微米，所以能具有上述的效果。其结果是，能进一步提高半导体器件的合格率。
在图1所示的半导体器件中，在与电路部120上形成的布线层50为同一水平面的层上形成熔丝20。能利用同一构图工序形成布线层50及熔丝20。因此，在此情况下，布线层50及熔丝20都在第二层层间绝缘层34上形成，具有大致相等的膜厚，而且由相同的材料形成。例如，布线层50及熔丝20能由铝、铜、多晶硅、钨、以及钛形成。
另外，在本实施例的半导体器件中，虽然给出了构成电路部120的布线层中、在与最上布线层60下面的布线层(图1中的布线层50)为同一水平面的层上形成熔丝20的情况，但形成熔丝20的位置不限定于该层，也能在与其他布线层为同一水平面的层上形成。在与最上布线层60下面的布线层为同一水平面的层上形成熔丝20的情况下，由于不需要将熔丝20提升到最上布线层用的布线，所以能提高电路设计上的自由度。特别是在与最上布线层为同一水平面上形成与外部连接用的焊接部的情况下，由于能同时控制为了在该焊接部上形成与外部连接用的电极而将该焊接部上的绝缘层除去的工序、以及为了形成用来形成熔丝的开口部而将该熔丝上的绝缘层除去的工序，所以能谋求制造工艺的高效率化。
另外，在图1所示的半导体器件中，在熔丝20的上表面及底面上分别形成高熔点金属的氮化物层22、24。高熔点金属的氮化物层22、24由高熔点金属的氮化物层、或高熔点金属的氮化物层和高熔点金属层的叠层构成。
作为高熔点金属的氮化物层22、24，例如能给出氮化钛、或由氮化钛和钛构成的叠层的例。同样，在构成电路部120的布线层50的上表面及底面上也分别形成高熔点金属的氮化物层52、54。能在与在熔丝20的上表面及底面上分别形成高熔点金属的氮化物层22、24为同一工序中也形成高熔点金属的氮化物层52、54。
为了提高布线层50的可靠性(耐应力迁徙性及耐电迁徙性等)而形成高熔点金属的氮化物层52、54。另外，在加工布线层50时的光刻工序中，氮化物层54被作为反射防止膜使用。
(器件的制造工艺)
其次，参照图1及图3说明图1所示的本实施例的半导体器件的制造方法的一例。图3是原理性地表示图1所示的半导体器件的一道制造工序的剖面图。
(1)首先，在硅衬底10上形成了元件隔离区域12后，在衬底上形成规定的图形的抗蚀剂(图中未示出)，通过离子注入，在规定的位置形成阱(图中未示出)。接着，在硅衬底10上形成晶体管(图中未示出)后，采用众所周知的硅化物技术，形成包括钛或钴等高熔点金属的硅化物层11。其次，采用等离子体CVD法等形成以氮化硅为主成分的抑止层14。
其次，在熔丝部110中形成熔丝20，以及在电路部120中形成包括布线层50、60的布线层(图中只示出了布线层50、60)，同时依次层叠第一层至第四层的层间绝缘层32、34、36、38。采用HDP法、臭氧TEOS(四乙基正硅酸酯)法、或等离子体CVD法等，形成第一层至第四层的层间绝缘层32、34、36、38，根据需要，用CMP法进行平坦化。
(2)其次，在第二层的层间绝缘层34上形成熔丝20及布线层50。以下，说明熔丝20及布线层50的形成工序。
首先，形成了第一层及第二层的层间绝缘层32、34后，在第二层的层间绝缘层34上，采用溅射法形成氮化钛等高熔点金属的氮化物层、由具有规定的膜厚的铝构成的金属层、以及钛等高熔点金属层和氮化钛等高熔点金属的氮化物层的叠层(图中都未示出)，接着，按照规定的形状对这些层构图。利用该工序，从上述高熔点金属的氮化物层形成高熔点金属的氮化物层22、52，从由铝构成的金属层形成熔丝22及布线层50，以及从高熔点金属的氮化物层和高熔点金属层的叠层形成高熔点金属层的氮化物层24、54。利用该构图工序，按照规定的膜厚、宽度、以及间距，形成熔丝20，还按照与熔丝20同样的膜厚形成布线层50。
(3)其次，说明第三层的层间绝缘层36的层叠工序。
首先，在第二层的层间绝缘层34、构成熔丝20的高熔点金属的氮化物层24、以及布线层50上层叠由FSG构成的下部绝缘层36a。如图3所示，利用该工序，在第二层的层间绝缘层34及高熔点金属层的氮化物层24上层叠下部绝缘层36a。这里，设定膜厚，以便下部绝缘层36a的上表面与熔丝20的上表面(在图1中为高熔点金属的氮化物层24的上表面)大致呈同一水平面。
另外，利用后面所述的工序，从层叠在高熔点金属的氮化物层24上的下部绝缘层36a形成第三绝缘层37。
其次，在下部绝缘层36a上层叠由氧化硅构成的上部绝缘层36b。利用以上的工序，形成由下部绝缘层36a及上部绝缘层36b构成的第三层的层间绝缘层36。
(4)其次，在第三层的层间绝缘层36上形成布线层60。
与布线层50一样，通过溅射及构图，形成布线层60。因此，在第三层的层间绝缘层36上形成布线层60，该布线层60有规定的膜厚，且在其上表面及底面上分别形成了高熔点金属层的氮化物层62、64。
另外，为了导电性地将布线层之间连接起来，在各层间绝缘层上形成接触部(图中未示出)。通过设置贯通各层间绝缘层的接触孔(图中未示出)，采用例如溅射法等将导电性材料埋入该接触孔中，形成接触部。
另外，在第四层的层间绝缘层38上埋入了布线层60后，在第四层的层间绝缘层38上形成由氮化硅等构成的钝化层40。
(5)其次，通过从钝化层40一侧到上部绝缘层36b的途中，对半导体器件的规定的区域进行刻蚀，如图1所示，形成开口部16。在该工序中，形成开口部16，以使熔丝20到达开口部16的底部16a。另外，为了防止熔丝20的腐蚀，如图4所示，用规定的膜厚的绝缘层覆盖在熔丝20上，对上部绝缘层36b进行刻蚀。在该工序中，在高熔点金属的氮化物层24上形成的上部绝缘层36b被刻蚀成规定的膜厚，在高熔点金属的氮化物层24上形成第三绝缘层37。另外，在相邻的熔丝20之间埋入并形成第一绝缘层33。另外，在第一绝缘层33上形成第二绝缘层39。第一绝缘层33及第二绝缘层39分别由下部绝缘层36a及上部绝缘层36b形成。该第一绝缘层33及第二绝缘层39的界面42形成为与熔丝20的上表面(在图1中为高熔点金属的氮化物层24的上表面)大致呈同一水平面。
(熔丝的熔断方法)
接着，参照图4及图5说明图1所示的半导体器件中形成的熔丝20的熔断工序的一例。图4是原理性地表示熔丝20的熔断工序的剖面图。图5是原理性地表示熔断了的熔丝28的剖面图。
如图4所示，为了使用图中未示出的冗余存储单元，从激光光源(图中未示出)使激光19照射对应的熔丝20。因此，被激光19照射的熔丝20被熔断。激光的波长和输出功率等根据熔丝20、在熔丝20的上表面上形成的高熔点金属层的氮化物层24、以及在高熔点金属层的氮化物层24上形成的第三绝缘层37的材质和膜厚适当地决定。
图5中示出了通过图4所示的工序熔断了的熔丝28的原理图。图4所示的熔丝20一旦熔断，高熔点金属层的氮化物层22、24、以及在熔丝20上形成的绝缘层(第三绝缘层37和第二绝缘层39的一部分)与熔丝20一起局部地被除去。如图5所示，在熔丝部110上形成沟槽17。
在本实施例的半导体器件中，形成第一绝缘层33及第二绝缘层39，以便第一绝缘层33和第二绝缘层39的界面42与熔丝20的上表面大致呈同一水平面。因此，根据上述的理由，能可靠地将熔丝20熔断。其结果是，能提高合格率。另外，在本实施例的半导体器件中，第二绝缘层39比第一绝缘层33的硬度小。因此，根据上述的理由，能更顺利地进行熔丝20的熔断，所以能更可靠地熔断熔丝20。

Claims (11)

1.一种半导体器件，它包括按照规定的间距排列的多个熔丝、是通过激光照射被熔断的熔丝；
被埋入相邻的上述熔丝之间的第一绝缘层；以及
在上述第一绝缘层上形成的第二绝缘层，该半导体器件的特征在于：
上述熔丝的上表面、以及上述第一绝缘层和上述第二绝缘层的界面大致处于同一水平面。
2.如权利要求1所述的半导体器件，其特征在于：
上述第一及第二绝缘层是利用不同的工序形成的。
3.如权利要求1所述的半导体器件，其特征在于：
上述第二绝缘层的硬度比上述第一绝缘层的硬度小。
4.如权利要求1所述的半导体器件，其特征在于：
上述第一绝缘层由FSG构成，
上述第二绝缘层由氧化硅构成。
5.如权利要求1至4中的任意一项所述的半导体器件，其特征在于：
在上述熔丝上形成第三绝缘层。
6.如权利要求5所述的半导体器件，其特征在于：
上述第三绝缘层利用与上述第一绝缘层的同一工序形成。
7.如权利要求1至6中的任意一项所述的半导体器件，其特征在于：
上述第三绝缘层的膜厚为0.2～1微米。
8.如权利要求1至7中的任意一项所述的半导体器件，其特征在于：
上述熔丝在半导体衬底上形成的开口部的底部上形成。
9.如权利要求1至8中的任意一项所述的半导体器件，其特征在于：
还包括具有多层布线结构的电路部，
上述熔丝在与构成上述电路部的一个布线层为同一水平面的层上形成。
10.如权利要求9所述的半导体器件，其特征在于：
上述熔丝在构成上述电路部的布线层中与最上布线层下面的布线层为同一水平面的层上形成。
11.如权利要求9所述的半导体器件，其特征在于：
上述熔丝的膜厚与构成上述电路部的一个布线层的膜厚大致相等。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037164A (ja) 2001-07-25 2003-02-07 Seiko Epson Corp 半導体装置
JP2004055876A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP2004311638A (ja) * 2003-04-04 2004-11-04 Renesas Technology Corp 半導体装置
JP4599826B2 (ja) * 2003-10-30 2010-12-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US20050127475A1 (en) * 2003-12-03 2005-06-16 International Business Machines Corporation Apparatus and method for electronic fuse with improved esd tolerance
US20050205965A1 (en) * 2004-03-18 2005-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a fuse including an aluminum layer
KR100534102B1 (ko) * 2004-04-21 2005-12-06 삼성전자주식회사 반도체 기억소자의 퓨즈 영역들 및 그 제조방법들
KR100703983B1 (ko) * 2006-02-07 2007-04-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100722774B1 (ko) * 2006-05-09 2007-05-30 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
KR100833424B1 (ko) * 2006-06-30 2008-05-29 주식회사 하이닉스반도체 반도체 메모리 소자의 금속배선 제조방법
JP5743535B2 (ja) * 2010-12-27 2015-07-01 ルネサスエレクトロニクス株式会社 半導体装置
JP2018170455A (ja) * 2017-03-30 2018-11-01 エイブリック株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172087A (ja) 1995-12-19 1997-06-30 Toshiba Corp 半導体装置
JPH1187521A (ja) 1997-09-12 1999-03-30 Toshiba Microelectron Corp 半導体装置及びその製造方法
JPH11260922A (ja) 1998-03-13 1999-09-24 Toshiba Corp 半導体装置及びその製造方法
US6413848B1 (en) 1998-07-17 2002-07-02 Lsi Logic Corporation Self-aligned fuse structure and method with dual-thickness dielectric
KR100294346B1 (ko) * 1998-11-07 2001-07-12 허인구 제거가능한 토목용 앵커
JP2000243845A (ja) 1999-02-23 2000-09-08 Toshiba Corp 半導体装置の製造方法
JP2000268699A (ja) 1999-03-18 2000-09-29 Toshiba Corp フューズ回路
JP2001250867A (ja) * 2000-03-07 2001-09-14 Fujitsu Ltd 半導体装置及びその製造方法
US6509624B1 (en) 2000-09-29 2003-01-21 International Business Machines Corporation Semiconductor fuses and antifuses in vertical DRAMS
JP4079600B2 (ja) * 2001-03-06 2008-04-23 株式会社東芝 半導体装置
JP2003037164A (ja) 2001-07-25 2003-02-07 Seiko Epson Corp 半導体装置
JP3551944B2 (ja) 2001-07-25 2004-08-11 セイコーエプソン株式会社 半導体装置
TWI421439B (zh) 2008-03-21 2014-01-01 Liquidleds Lighting Corp Glass package LED bulb and its manufacturing method

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