CN1360464A - 多层基体的制造方法和用该制造方法制出的多层基体 - Google Patents

多层基体的制造方法和用该制造方法制出的多层基体 Download PDF

Info

Publication number
CN1360464A
CN1360464A CN01143822A CN01143822A CN1360464A CN 1360464 A CN1360464 A CN 1360464A CN 01143822 A CN01143822 A CN 01143822A CN 01143822 A CN01143822 A CN 01143822A CN 1360464 A CN1360464 A CN 1360464A
Authority
CN
China
Prior art keywords
conductive pattern
sided
film
hole
substrates multilayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01143822A
Other languages
English (en)
Other versions
CN1199537C (zh
Inventor
近藤宏司
神谷哲章
原田敏一
小野田隆一
神谷康孝
增田元太郎
矢崎芳太郎
横地智宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN1360464A publication Critical patent/CN1360464A/zh
Application granted granted Critical
Publication of CN1199537C publication Critical patent/CN1199537C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4638Aligning and fixing the circuit boards before lamination; Detecting or measuring the misalignment after lamination; Aligning external circuit patterns or via connections relative to internal circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4632Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating thermoplastic or uncured resin sheets comprising printed circuits without added adhesive materials between the sheets
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0104Properties and characteristics in general
    • H05K2201/0129Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0388Other aspects of conductors
    • H05K2201/0394Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09245Crossing layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09854Hole or via having special cross-section, e.g. elliptical
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/063Lamination of preperforated insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/065Binding insulating layers without adhesive, e.g. by local heating or welding, before lamination of the whole PCB
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1476Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1572Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/281Applying non-metallic protective coatings by means of a preformed insulating foil
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10Methods of surface bonding and/or assembly therefor
    • Y10T156/1052Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
    • Y10T156/1062Prior to assembly
    • Y10T156/1064Partial cutting [e.g., grooving or incising]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

多个单侧导体图案化薄膜被制备,其中每层薄膜有一仅形成在树脂膜一侧的导体图案和填充导电膏的通孔。具有仅形成在树脂膜一侧的导体图案和形成在树脂膜中以露出电极的开口的单侧导体图案化薄膜被层叠在多个单侧导体图案化薄膜上。此外,带有露出电极的开口的覆盖层被层叠在单侧导体图案化薄膜的底部表面上以形成叠层。随后,通过对叠层加热施压,可以得到在其两侧具有电极的一种多层基体。

Description

多层基体的制造方法和用该制造方法制出的多层基体
                        发明领域
本发明涉及一种多层基体的制造方法,特别是一种具有形成在其两侧的电极的多层基体。
                        发明背景
迄今为止,采用一种所谓双侧基体的多层基体的制造方法已知为一种用于制造具有形成在其两侧的电极以实现电连接的多层基体的方法,其中由层间连接互相连接的导体图案形成在所述双侧基体的两侧。
例如,在JP-A-2000-38464中公开的一种多层基体的制造方法。在该文献中,一种多层基体的制造方法被公开,其中多个分别具有层间连接的双侧基体被得到并与插入其间可以进行经层间连接处理的薄膜绝缘体层叠,以便得到在其双侧具有电极的多层基体。此外,公开一种多层基体的制造方法,得到一种具有层间连接的双侧基体,并且可以进行层间连接处理的单侧导体图案化薄膜被层叠在双侧基体的两侧,以得到在其两侧具有电极的多层基体。
但是,在上述现有技术中,双侧基体(双侧有导体图案的薄膜)和薄膜绝缘体(没有形成图案的导体的薄膜)分别形成,并互相组合以形成在其两侧具有电极的多层基体。或者,双侧基体(双侧有导体图案的薄膜)和单侧导体图案基体分别形成,并被互相组合以形成在其两侧具有电极的多层基体。因此存在工艺步骤复杂,生产成本变高的问题。
鉴于上述问题,本发明的目的在于提供一种可以简化并降低生产成本的多层基体的制造方法。
                        发明概述
为实现上述目的,按照本发明的第一方面,制造方法包括,一个用于层叠多个有单侧导体图案化的薄膜的步骤,其中每个薄膜有一树脂膜和仅形成在树脂膜的单侧上的导体图案,用于形成层叠的薄膜;以及一个用于去除至少一部分表层树脂膜的步骤,该部分覆盖单侧导体图案化薄膜中导体图案将成为电极的部分,在层叠膜的树脂膜布置在其表面的一侧。在该方法中,电极分别形成在包括多个单侧导体图案化薄膜的多层基体的两个主表面,并且电极分别由导体图案组成。
按照此方法,多个单侧导体图案化薄膜(single-sided conductorpatterned film)被层叠形成层叠的薄膜,其中每个薄膜具有树脂膜和仅形成在树脂膜单侧上的导体图案,至少部分表层树脂膜被去除以便露出电极,并因此可以得到具有形成在其两个主表面上的电极的多层基体。因此,在制造工艺的中间不需要得到双侧基体,从而不需要提供双侧基体形成工艺。于是制造工艺不复杂并可以降低成本。
按照本发明的第二方面,在制造方法中包括,一个用于在层叠薄膜露出导体图案的表面上形成保护膜的步骤;以及一个用于在保护膜中与将形成电极的位置对应的区域形成一洞的步骤。
按照此方法,露出导体图案的层叠的单侧导体图案化薄膜的表面可覆以保护膜。因此,除了将要形成电极的位置,导体图案可被保护。
按照本发明的第三方面,保护膜由与树脂膜相同的材料组成。
据此,由于保护膜由与树脂膜相同的材料组成,保护膜容易与树脂膜粘附。因此,可以获得具有可靠保持的保护膜的多层基体。
按照本发明的第四方面,树脂膜由热塑性树脂组成,其中在多个单侧导体图案化薄膜被层叠的层叠步骤后,通过向基体的两个主表面加热施压,进行各个单侧导体图案化薄膜间的互相粘附。
按照此方法,相应的单侧导体图案化薄膜可立刻互相全部粘附。因此,制造方法可被简化以便可以缩短制造时间,并因此进一步降低制造成本。
按照本发明的第五方面,树脂膜由热塑性树脂组成,其中在多个单侧导体图案化薄膜被层叠并形成保护后,通过对基体的两个主表面加热施压来进行各个单侧导体图案化薄膜间以及保护膜和邻接的单侧导体图案化薄膜间的互相粘附。
按照此方法,相应的单侧导体图案化薄膜和保护膜可立刻互相全部粘附。因此,制造方法可被简化以便可以缩短制造时间,并因此进一步降低制造成本。
按照本发明的第六方面,在对多层基体加热施压过程中基体被加热至热塑性树脂的弹性模量为1~1000MPa的温度。
按照此方法,树脂膜被热压以便充分降低弹性模量,即至1~1000MPa的程度,使得多个单侧导体图案化薄膜确定地互相粘附。
按照本发明的第七方面,除了一个构成多层基体主表面的具有树脂膜的单侧导体图案化薄膜,每个单侧导体图案化薄膜具有其中作为底面的导体图案通过其露出的通孔,该通孔用导电膏填充使得相邻的单侧导体图案化薄膜的相应导体图案互相电连接。
按照此方法,多层基体中各导体图案间的层间电学连接可由通孔中的导电膏保证。
按照本发明的第八方面,制造方法包括,一个用于层叠多个单侧导体图案化薄膜的步骤,其中每个薄膜有一树脂膜,一仅形成在树脂膜单侧上的导体图案和形成在预定位置上并填充层间连接材料的通孔;其中单侧导体图案化薄膜的露出的导体图案被形成为完全覆盖单侧导体图案化薄膜的树脂膜的第一导电箔,该导体图案位于一个层叠的单侧导体图案化薄膜的第一表面;一个用于在位于构成层叠的单侧导体图案化薄膜第二表面的一侧的表层树脂膜上形成第二导电箔,以便整个覆盖表层树脂膜的步骤;以及一个用于将布置在层叠的单侧导体图案化薄膜两侧的导电箔形成图案以便形成第一和第二导体图案的步骤。在此方法中,电极由在多层基体的第一和第二表面上的第一和第二导体图案形成,该多层基体是通过层叠多个单侧导体图案化薄膜来形成的。
按照此方法,多个单侧导体图案化薄膜被层叠,其中每个薄膜均有树脂膜,仅形成在树脂膜单侧上的导体图案和形成在预定位置并填充层间连接材料的通孔,并且第一和第二导电箔覆盖布置在层叠的单侧导体图案化薄膜最外层的两侧,导电箔被形成图案,由此可得到在其两侧具有电极的多层基体。因此,在制造工艺的中间不需要得到在其两侧具有导体图案的基体。于是,制造工艺不复杂并可降低成本。
按照本发明的第九方面,保护膜形成在多层基体两侧成型的导体图案上,保护膜由与树脂膜相同的材料组成。
据此,由于保护膜由与形成在单侧导体图案化薄膜上的树脂膜相同的材料组成,保护膜容易与树脂膜粘附。因此,可以获得具有可靠保持的保护膜的多层基体。
附带地,如本发明第十方面中所述,第一和第二导电箔可被形成图案以便仅留下台面(lands)作为电极。在这种情况下,由于布线图案不形成在多层基体两侧,不需要形成保护膜保护和绝缘布线图案。于是,制造工艺可被进一步简化。
按照本发明的第十一方面,树脂膜由热塑性树脂组成,其中在导电箔形成在多层基体的两侧之后,通过在加热时对多层基体的两个主表面施压来使得相应的单侧导体图案化薄膜互相粘附。
按照此方法,相应的单侧导体图案化薄膜可立刻互相全部粘附。因此,制造方法可被简化以缩短制造时间,并因此进一步降低制造成本。
按照本发明的第十二方面,在对多层基体加热施压过程中多层基体被加热至热塑性树脂的弹性模量为1~1000MPa的温度。
按照此方法,在施压过程中,树脂膜被热压以便充分降低弹性模量,即至1~1000MPa的程度,使得单侧导体图案化薄膜必定互相粘附。
按照本发明的第十三方面,层间连接材料为导电膏,并且所述通孔有由导体图案构成的底部,以便相邻的单侧导体图案化薄膜的相应导体图案通过导电膏互相电连接。
按照此方法,多层基体中每个导体图案间的层间电连接可由通孔中的导电膏保证。
按照本发明的第十四方面,多层基体的制造方法为,层叠多个单侧导体图案化薄膜,其中每个薄膜有一树脂膜,仅形成在树脂膜单侧上的导体图案和一形成在预定位置并填充层间连接材料的通孔,和将多个单侧导体图案化薄膜相互粘附以形成一个多层基体,其中多个单侧导体图案化薄膜中的任意两个被层叠使得其上没有形成导体图案的表面互相面对,而剩余的单侧导体图案化薄膜以这种方式被层叠,其中一个其上形成有导体图案的表面和另一个其上没有形成导体图案的表面互相面对,由在多层基体两侧的导电图案形成电极。
按照此方法,当多个单侧导体图案化薄膜被层叠时,其中每个薄膜均有一树脂膜、仅形成在树脂膜单侧上的导体图案和一填充层间连接材料的通孔,仅在层叠的单侧导体图案化薄膜中的一部分处,邻接的单侧导体图案化薄膜中被层叠使得其上没有形成导体图案的表面互相面对从而布置导体图案朝向外侧,而剩余单侧导体图案化薄膜中的单侧导体图案化薄膜按与邻接的单侧导体图案化薄膜相同的方向层叠,即被层叠使导体图案朝外。其结果,可以得到具有形成在其两侧的电极的多层基体。
因此,在制造工艺的中间不需要得到双侧基体。于是,制造工艺不复杂并可降低成本。
按照本发明的第十五方面,树脂膜被形成在布置在多层基体两侧上的导体图案上,保护膜由与树脂膜相同的材料组成。
据此,由于保护膜由与形成在单侧导体图案化薄膜上的树脂膜相同的材料组成,保护膜容易与树脂膜粘附。因此,可以获得具有可靠保持的保护膜的多层基体。
附带地,如本发明第十六方面中所述,形成在多层基体两侧上导体图案,可仅由将成为电极的台面形成。在这种情况下,由于布线图案不形成在多层基体两侧上,不需要形成保护膜保护和绝缘布线图案。于是,制造工艺可被进一步简化。
按照本发明的第十七方面,树脂膜由热塑性树脂组成,在多层基体两侧露出的导体图案被分别形成为导电箔之后,该箔整个覆盖树脂膜,通过在加热是对多层基体两侧施压来使相应的单侧导体图案化薄膜互相粘附。此后,通过将导电箔形成图案来形成电极。
按照此方法,相应的单侧导体图案化薄膜可立刻互相全部粘附。此外,此方法改善多层基体和施加压力的压制装置间的模具释放特性。
按照本发明的第十八方面,树脂膜由一种热塑性树脂组成,在布置在所有单侧导体图案化薄膜上的导体图案被分别形成图案为预定形状之后,多个单侧导体图案化薄膜通过在基体两侧加热施压被互相粘附。
据此,相应的单侧导体图案化薄膜可立刻互相全部粘附。此外,不需要在粘附步骤之后进行形成图案的步骤。因此制造方法可被简化,缩短制造时间,并因此进一步降低制造成本。
按照本发明的第十九方面,在对多层基体加热施压过程中基体被加热至热塑性树脂的弹性模量为1~1000MPa的温度。
按照此方法,树脂膜被热压以便充分降低弹性模量,即在压制步骤中至1~1000MPa的程度,使得单侧导体图案化薄膜必定互相粘附。
按照本发明的第二十方面,层间连接材料为导电膏,并且每个单侧导体图案化薄膜有一其中作为底部的导体图案通过其露出的通孔,该孔被导电膏填充以便相邻的单侧导体图案化薄膜中的相应导体图案通过导电膏互相电连接。
按照此方法,多层基体中各导体图案间的层间电连接可由通孔中的导电膏来确保。
附带地,本发明的第二十一至第二十四方面解决下述问题。
迄今为止,形成在一般的多层基体中的通孔近似地为相同直径的圆形。当通过在加热时对层叠的树脂膜(绝缘基底材料)施压来形成多层基体时,如果形成在通孔对中的层间连接材料不通过台面部分或插入其间的类似部分直接连接时,其中该层间连接材料位于分别形成在邻接的两个树脂膜中的通孔对中,可出现这种情况,由于在层叠和加热施压过程中各树脂膜位置的波动,通孔对中每个通孔的中心互相移位。
在这种情况下,当各通孔对为圆形时,可以出现填充充在通孔中的层间连接材料的截面积为通孔对的连接点的情况。在这种情况下,出现层间连接电阻增加的问题。
为解决上述问题,按照本发明的第二十一方面,任意两个单侧导体图案化薄膜中的通孔被形成为近似椭圆形状,该任意两个单侧导体图案化薄膜被层叠使其上没有形成导体图案的表面互相面对,而该椭圆形状的通孔互相重叠使其长轴互相正交布置。
此外,按照本发明的第二十二方面,多个单侧导体图案化薄膜中的通孔被形成为具有三个或多个从中心部分径向伸出的套筒状部分的辐射形状,这些单侧导体图案化薄膜被层叠使其上没有形成导体图案的表面互相面对,而辐射形状通孔互相重叠。
据此,即使布置在两个单侧导体图案化薄膜中的通孔的中心互相稍有移位,该两个单侧导体图案化薄膜被层叠使其上没有形成导体图案的表面互相面对,层间连接材料可以保证在通孔连接点处预定的截面积。因此,可以防止层间连接电阻的增加。
此外,按照本发明的第二十三方面,在第二十二方面中的辐射形状的通孔可,具体地,为由四段套筒状部分组成的十字形。
按照本发明的第二十四方面,分别形成在所述预定数目的单侧导体图案化薄膜中的通孔具有近似的圆形形状。在这些单侧导体图案化薄膜中的通孔具有比形成在所述剩余的单侧导体图案化薄膜中的通孔大的直径,该这些单侧导体图案化薄膜被层叠使其上没有形成导体图案的表面互相面对。此外,当预定数目的单侧导体图案化薄膜中的任意两个被层叠时通孔互相重叠。
同样用此方法,即使布置在两个单侧导体图案化薄膜中的通孔的中心互相稍有移位,该两个单侧导体图案化薄膜被层叠使其上没有形成导体图案的表面互相面对,层间连接材料仍可以保证在通孔连接点处预定的截面积。因此,可防止层间连接电阻的增加。
进一步,分别在本发明第二十五至第二十七方面中说明的各种多层基体可用分别在本发明第十四和第十六方面至第二十方面中说明的方法得到。
此外,在本发明第二十八方面中说明的一种多层基体可用在本发明第二十一方面中说明的方法得到。在本发明第二十九方面中说明的一种多层基体可用在本发明第二十二方面中说明的方法得到。
进一步,按照本发明第三十方面,在第二十九方面中的辐射形状的通孔可,具体地,为由四段套筒形部分组成的十字形。
此外,在本发明第三十一方面中说明的一种多层基体可用在本发明第二十四方面中说明的方法得到。
下面借助附图和对优选实施例的进一步说明,了解本发明的其它目的和特点。
                      附图简述
图1A至1E为示出本发明第一实施例中一种多层基体示意性制造方法的各工艺截面图;
图2A至2H为示出本发明第二实施例中一种多层基体示意性制造方法的各工艺截面图;
图3A至3E为示出本发明第三实施例中一种多层基体示意性制造方法的各工艺截面图;
图4A和4B为示出本发明第三实施例中单侧导体图案化薄膜主要部分的平面图;
图5A和5B为示出本发明第三实施例中单侧导体图案化薄膜的主要部分和其层叠条件的平面图;
图6A至6C为示出本发明第三实施例中单侧导体图案化薄膜的主要部分和其层叠条件的平面图;以及
图7A至7E为示出第三实施例的改进实例中一种多层基体示意性制造方法的各工艺截面图。
                      优选实施例详述
[第一实施例]
下文中,将参照附图解释实施例。图1A至1E示出该实施例中一种多层基体的各制造步骤。
图1A中,21表示单侧导体图案化薄膜,具有通过刻蚀导体箔(在本实施例中铜箔厚度为18μm)形成图案的导体图案22,导体箔粘附在作为绝缘基底的树脂膜23的单侧上。在本实施例中,采用厚度为25~75μm的树脂膜作为树脂膜23,它由65~35wt%的聚醚酮醚(polyetheretherketone)树脂和35~65wt%的聚醚亚胺(polyetherimide)树脂组成。此外,其它金属箔例如铝箔或同类的箔可以用作导电箔。
如图1所示,导体图案22的形成完成后,通过从树脂膜23一侧辐照二氧化碳气体激光器形成通孔24,以提供带有底部的通孔,如图1B所示底部由导体图案22构成。在通孔形成过程中,二氧化碳气体激光器的能量和辐照时间以及同类条件被规定以便孔不形成在导体图案22中。除二氧化碳气体激光器,准分子激光器或同类激光器可用于形成通孔。虽然通孔的形成可以使用钻孔工艺等同类工艺而不是激光器,但用激光器形成孔比较合适,因为被形成的孔具有微小的直径同时防止导体图案被损坏。
如图1B所示,通孔24的形成完成后,如图1C所示通孔用导电膏50填充作为层间连接材料。导电膏50为由金属颗粒例如铜、银、锡或同类金属和粘合剂树脂或有机溶剂组合而成并将其混合得到的膏体。
通孔24用导电膏50填充,当单侧导体图案化薄膜的导体图案22被布置在下侧时,使用带有金属掩模的丝网印刷装置将导电膏50印刷至通孔24。这种安排的目的在于防止填充通孔24的导电膏50脱落。当导电膏50为不脱落类型时,单侧导体图案化薄膜21可沿除了导体图案22一侧被布置在下侧方向的方向取向。此外,虽然在本实施例中采用丝网印刷将导电膏50填充通孔24,如果填充可以保证,可使用分配器或其它类似装置。
用导电膏50填充通孔24的过程完成后,多个(本实施例中为3个)单侧导体图案化薄膜21被层叠,使安排导体图案22的各侧布置在下侧,同时没有通孔的单侧导体图案化薄膜31被层叠在多个单侧导体图案化薄膜21的上侧使安排导体图案21的一侧布置在下侧。
在此,开口33形成在单侧导体图案化薄膜31中以便采用与图1B所示形成通孔24相同的方法露出电极32,使树脂膜23在对应于导体图案22将成为电极区域的位置被去除。
此外,作为保护膜的覆盖层36布置在层叠的多个单侧导体图案化薄膜21的下侧以便覆盖布置在底层的导体图案。同样,开口38形成在覆盖层36中以便露出电极37,开口布置对应于底层中导体图案22将成为电极区域的位置成为电极。在本实施例中,用作覆盖层36的树脂膜由与树脂膜23相同的65~35wt%的聚醚酮醚树脂和35~65wt%的聚醚亚胺树脂组成。
如图1D所示,单侧导体图案化薄膜21和31,以及覆盖层36被层叠后,然后在加热时用真空热压装置对其上下两侧施压。在本实施例中,温度设定在200~350℃,压力设定在0.1~10MPa。
于是,如图1E所示,各个单侧导体图案化薄膜21,单侧导体图案化薄膜31和覆盖层36互相粘附。树脂膜23和覆盖层36中出现热封互相成为一体,并且邻接的导体图案22间通过导电膏50实现层间连接,以获得在其两侧具有电极32和37的多层基体100。由于树脂膜23和覆盖层36由相同的热塑性树脂材料组成,在加热压制并软化时树脂膜23和覆盖层36必定互相成为一体。
树脂膜23和覆盖层36由相同的热塑性树脂材料组成,并且当它们被真空热压装置热压时,树脂膜23和覆盖层36的弹性模量大约降低至5~40MPa。因此,各树脂膜和同类膜必定互相粘附。
附带地,优选在加热施压时树脂膜23和覆盖层36的弹性模量为1~1000MPa。当弹性模量比1000MPa高时,难于在树脂膜23间发生热封,并且通过压制给导体图案22施加较大压力易于出现导线断裂或同类问题。同时,当弹性模量低于1MPa时,树脂膜或同类膜容易移位使导体图案22发生移位,并因此难于形成多层基体100。
按照多层基体的上述制造方法,多个单侧导体图案化薄膜21,其中每个薄膜有形成在其一侧上的导体图案22,以及具有形成在其一侧的导体图案22和进行去除工艺形成开口的树脂膜的单侧导体图案化薄膜31被层叠。此外,被进行去除工艺形成开口的覆盖层36被层叠在层叠的单侧导体图案化薄膜21侧,露出导体图案22以露出电极37的一侧。然后,层叠的结构在加热时被施压由此得到在其两侧具有电极的多层基体。
因此,多层基体100仅由单侧导体图案化薄膜21和31,以及覆盖层36形成,以便不需要在制造工艺的中间形成双侧基体,从而不需要提供双侧基体形成工艺。于是,制造工艺不复杂并可降低成本。
此外,各个单侧导体图案化薄膜21,31和覆盖层36间的互相粘附可通过一次加热施压立刻全部进行。因此,制造方法可被简化以缩短制造时间,并因此可进一步降低制造成本。
[第二实施例]
下一步,参照附图解释第二实施例。
在第二实施例中,包括电极32和37的导体图案的形成在关于第一实施例的多层形成过程之后进行。附带地,与第一实施例相同的组成部分用相同的参考数字表示以省略对其的解释。
图2A至2C示出的导体22的形成,通孔24的形成以及用导电膏50填充与图1A至1C所示的第一实施例的制造工艺相同。
用导电材料50填充通孔24完成后,多个(在本实施例中为两个)单侧导体图案化薄膜21被层叠使安排有导体图案22的各侧被布置在下侧,并且作为导体箔的铜箔61(在本实施例中厚度为18μm)被层叠在它们的上侧,如图2D所示。
此外,单侧导体图案化薄膜41被层叠在层叠的单侧导体图案化薄膜21的下侧,其中图2B示出通孔24的形成和图2C示出用导电膏50填充在单侧导体图案化薄膜被实现,该薄膜具有粘附在其上作为导体箔的铜箔22a,该导体箔在进行形成图案前有形状,即如图2A中所示没有形成导体图案22时被布置。
如图2D所示,铜箔61,多个单侧导体图案化薄膜21和单侧导体图案化薄膜41被层叠,随后在加热时用真空热压装置从其上下两侧施压。
于是,如图2E所示,各个单侧导体图案化薄膜21,单侧导体图案化薄膜41和铜箔61互相粘附。在树脂膜23中出现热封互相成为一体,并在邻接的导体图案22,铜箔22a和61间通过导电膏50实现层间连接,以获得在其两侧分别覆有铜箔22a,61的多层基体100a。
获得多层基体100a后,对铜箔22a和61进行形成图案。如图2F所示,通过形成图案导体图案22和62形成在多层基体100a的最外层,由此出现多层基体100b。下一步,作为保护膜的覆盖层36a被层叠以覆盖布置在多层基体100b顶层的导体图案62,并且作为保护膜的覆盖层36b被层叠以覆盖布置在多层基体100b底层的导体图案22。
开口39形成在覆盖层36a中的区域以便露出电极32,该区域对应于顶层导体图案62将成为电极的位置,而开口38形成在覆盖层36b中的区域以便露出电极37,该区域对应于底层导体图案22将成为电极的位置。在本实施例中,用作覆盖层36a和36b的树脂膜由65~35wt%的聚醚酮醚树脂和35~65wt%的聚醚亚胺树脂组成并与树脂膜23相同。
覆盖层36a和36b被层叠后,然后在加热时用真空热压装置从其上下两侧对层叠结构施压。于是,如图2H所示,覆盖层36a和36b粘附于多层基体100b上,因此获得在其双侧具有电极32和37的多层基体100。由于树脂膜23和覆盖层36由相同的热塑性树脂材料组成,树脂膜23以及覆盖层36a和36b在加热压制和软化时必定互相成为一体。
树脂膜23以及覆盖层36a和36b由相同的热塑性树脂材料组成,并且当用真空热压装置热压它们时,树脂膜23以及覆盖层36a和36b的弹性模量大约降低至5~40MPa。因此,各层树脂膜23以及同类的膜必定互相粘附。
附带地,树脂膜23以及覆盖层36a和36b的弹性模量在加热施压过程中优选为1~1000MPa。当弹性模量比1000MPa高时,难于在各个树脂膜23和同类膜间发生热封,并且通过压制给导体图案22施加较大压力易于出现导线断裂或同类问题。同时,当弹性模量低于1MPa时,树脂膜或同类膜容易移位使导体图案22发生移位,并因此难于形成多层基体100。
按照上述多层基体的制造方法,多层基体100仅由单侧导体图案化薄膜21和41,铜箔61和覆盖层36a和36b组成,以具有位于其两侧的电极32和37。因此,在制造工艺的中间不需要形成双侧基体。于是多层基体的制造工艺不复杂并可降低成本。
此外,各个单侧导体图案化薄膜21和41,以及铜箔61的粘附可通过一次加热施压立刻全部进行。因此,制造方法可被简化以缩短制造时间,并因此进一步降低制造成本。附带地,本实施例中的工艺条件例如加热施压和各部分的材料与第一实施例相同。
此外,在第二实施例中,通过刻蚀将铜箔22a和61进行形成图案后,作为保护膜的覆盖层36a和36b被层叠以覆盖最外层导体图案22和62。当最外层导体图案22和62除了具有台面还具有与将成为电极的32和37的台面连接导线图案时,如上所述,覆盖层36a和36b应被层叠在导体图案22和62上以绝缘和保护导线图案。
但是,当导体图案22,62被形成为仅具有将成为电极32和37的台面,并且与电极32和37连接的导线图案由下层的导体图案22构成时,覆盖层36a和36b可不被层叠在导体图案22和62上。在这种情况下,如图2F所示,当对铜箔22a和61进行刻蚀形成图案时同时完成多层基体100。因此,后面的层叠覆盖层36a和36b以及热压以粘附覆盖层36a和36b的步骤可被省略,以便进一步简化制造工艺。此外,由于用热压装置仅可以通过铜箔22a和61进行热压,所以不需要使用用于防止树脂膜23与热压装置间粘附的释放片(release sheet)。附带地,释放片由具有比即使通过加热可降低弹性模量的树脂膜23还低的粘附特性的材料,例如聚酰亚胺或特氟隆(Teflon注册商标)或同类材料组成。
[第三实施例]
下一步,将参照附图解释第三实施例。
在第三实施例中,多个单侧导体图案化薄膜的层叠方向与第一实施例的部分单侧导体图案化薄膜相反。附带地,与第一实施例相同的组成部分用相同的参考数字表示以省略对其的解释。
图3A至3C示出的导体22的形成,通孔24的形成以及用导电膏50填充与图1A至1C所示的第一实施例的制造工艺相同。
用导电材料50填充通孔24完成后,多个(在本实施例中为四个)单侧导体图案化薄膜21,21a和21b被层叠。当时,下面两个单侧导体图案化薄膜21,21b被层叠使其安排有导体图案22的一侧被布置在下侧,同时上面两个单侧导体图案化薄膜21,21a被层叠使其安排导体图案22的一侧布置在上侧,如图3D所示。
换句话说,位于层叠的单侧导体图案化薄膜的中间的两个单侧导体图案化薄膜21a,21b被层叠使其上没有形成导体图案22的相应表面互相面对,同时剩余的两个单侧导体图案化薄膜21被层叠使其上没有形成导体图案22的表面与其上形成导体图案22的表面互相面对。
在此,位于中间并被层叠后使其上没有形成导体图案22的相应表面互相面对的单侧导体图案化薄膜21a,21b,与单侧导体图案化薄膜21相似,通过形成导体图案,形成通孔以及填充导电膏形成,如图3A至3C所示。
但是,形成在单侧导体图案化薄膜21a和21b中的通孔24a和24b被形成为近似长圆形的形状,如图4A和4B所示,通过在移动激光光束时多次辐照形成。在本实施例中,相对于直径约为300μm的导体图案22的台面部分22b,通孔24a和24b的长度约为250μm,宽度约为100μm。附带地,图4A和4B为从形成树脂膜23的侧面示出形成部分单侧导体图案化薄膜21a和21b的通孔的附图。
附带地,形成在单侧导体图案化薄膜21中的通孔24为长度约为70μm的圆形。
如上所述,通孔24a和24b的长度优选比台面部分22b的直径稍小。制成该尺寸的目的在于考虑到通孔24a和24b的开口对中精确度必定形成带有底部的通孔。但是,如果不存在通孔24a和24b中的导电膏50从通孔24a和24b泄露的可能形,通孔24a和24b的长度可设定为等于或大于台面部分22b的长度。
此外,通孔24a和24b的宽度优选尽可能窄至这样的程度,当通孔24a和24b互相重叠时可以保证预定的连接面积,预定的连接面积将在后面说明。这种设计的目的在于保证导体图案22的台面部分22b和树脂膜23间的粘附面积。
随后,如图3D所示,当单侧导体图案化薄膜21,21a和21b被层叠时,单侧导体图案化薄膜21a和21b互相重叠使作为面对的通孔对的通孔24a和24b的长轴互相正交布置,如图5A所示。附带地,图5A为从上侧示出单侧导体图案化薄膜21a和21b间通路连接的附图。
于是,当单侧导体图案化薄膜被重叠以使得长轴互相正交布置时,即使在层叠过程中单侧导体图案化薄膜21a和21b间的相对位置稍有移动,如图5B所示,由填充在通孔24a中的导电材料50和填充在通孔24b中的导电材料形成的连接面积定为近似等于没有出现移位时的情况。因此,由于移位导致的层间连接电阻的增加被防止。
优选由填充在通孔24a中的导电材料50和填充在通孔24b中的导电材料形成的连接面积约为布置在其它中间层中通孔中导电膏50截面面积的两倍。这种设计的原因如下。即,通孔24a和24b的总厚度是其它层中通孔24厚度的两倍,并因此,通过如上所述设定连接面积有可能近似地均衡各个层间连接电阻。
如图3D所示,作为保护膜的覆盖层36c被层叠在层叠的单侧导体图案化薄膜21,21a和21b的上侧以覆盖布置在顶层的导体图案22,而作为保护膜的覆盖层36d被层叠在层叠的单侧导体图案化薄膜21,21a和21b的下侧以覆盖布置在底层的导体图案22。
开口39a形成在覆盖层36c中的区域以露出电极32,该区域对应于位于顶层的导体图案22将成为电极的位置,而开口38a形成在覆盖层36d中的区域以露出电极37,该区域对应于位于底层的导体图案22将成为电极的位置。在本实施例中,用作覆盖层36c和36d的树脂膜由65~35wt%的聚醚酮醚树脂和35~65wt%的聚醚亚胺树脂组成并与树脂膜23相同。
在单侧导体图案化薄膜21,21a和21b,以及覆盖层36c和36d被层叠后,然后在加热时用真空热压装置从其上下两侧施压。
于是,如图3E所示,单侧导体图案化薄膜21,21a和21b,以及覆盖层36c和36d彼此粘附。树脂膜23以及覆盖层36c和36d通过热熔化结合必定互相成为一体,并且邻接的导体图案22间通过通孔24,24a或24b中的导电膏50实现层间连接,因此获得在其两侧具有电极32和37的多层基体。树脂膜23以及覆盖层36c和36d由相同的热塑性树脂材料组成,并通过热压软化,从而确定地成为一体。
树脂膜23以及覆盖层36c和36d由相同的热塑性树脂材料组成,并且当用真空热压装置热压它们时,树脂膜23以及覆盖层36c和36d的弹性模量大约降低至5~40MPa。因此,各层树脂膜23以及同类的膜必定互相粘附。
附带地,树脂膜23以及覆盖层36c和36d的弹性模量在加热施压过程中优选为1~1000MPa。当弹性模量比1000MPa高时,难于在各层树脂膜23和同类膜间发生热封,并且通过压制给导体图案22施加较大压力易于出现导线断裂或同类问题。同时,当弹性模量低于1MPa时,树脂膜或同类膜容易移位使导体图案22发生移位,并因此难于形成多层基体101。
按照上述多层基体和结构的制造方法,多层基体101可这样得到,层叠单侧导体图案化薄膜21,21a和21b,其中每个单侧导体图案化薄膜具有形成在其一侧上的导体图案22,以及覆盖层36c和36d,对其进行开口形成工艺以露出电极32和37,在加热时对该层叠结构施压。
因此,多层基体101仅由单侧导体图案化薄膜21,21a和21b,以及覆盖层36c和36d组成,由此在制造工艺的中间不需要形成具有形成在其两侧的导体图案的基体。于是具有形成在其两侧的电极的多层基体101的制造工艺不复杂并可降低成本。
此外,各层单侧导体图案化薄膜21,21a和21b,以及覆盖层36c和36d的粘附可通过一次加热施压立刻全部进行。因此,制造方法可被缩短,以进一步降低制造成本。
附带地,本实施例中的工艺条件例如热压和各部分的材料与第一实施例相同。
此外,在第三实施例中,覆盖层36c和36d作为保护膜被层叠以覆盖最外层导体图案22,除了将成为电极32和37的部分(台面)。当最外层导体图案22除了台面之外还有与将成为电极的32和37的台面连接的导线时,如上所述,覆盖层36c和36d应被层叠在导体图案22上以绝缘和保护导线图案。
但是,当被形成的导体图案22仅为具有将成为电极32和37的台面,并且与电极32和37连接的导线图案由下层的导体图案22构成时,覆盖层36c和36d可不被层叠在导体图案22上。在这种情况下,覆盖层36c和36d不被层叠,而单侧导体图案化薄膜21,21a和21b在加被施压,由此互相粘附。因此用于形成和层叠覆盖层36c和36d的步骤可被省略,以便进一步简化制造工艺。
进一步,如图7A至7E所示,相对于位于最外侧的单侧导体图案化薄膜21c,导体图案22被形成为导电箔22a覆盖树脂膜23的整个表面,层叠的单侧导体图案化薄膜21a,21b和21c可通过导电箔22a被热压。以这种方式,热压可由热压装置通过导电箔22a进行,从而不需要使用用于防止树脂膜23和热压装置间粘附的释放片。
附带地,在单侧导体图案化薄膜21a,21b和21c被层叠后,布置在多层基体101两侧的导电箔22a通过刻蚀形成图案。图7示出导电箔22a被形成为仅由电极32和37组成的图案的实例。但是除了电极32和37,导电箔22a可形成为具有导线图案的图案。但在这种情况下,形成图案后,与第二实施例相似,覆盖层36a和36b应形成在导线图案上。
(其它实施例)
在上述第三实施例中,通孔24a和24b具有近似长圆形形状,并且当层叠单侧导体图案化薄膜时,它们互相重叠使通孔24a和24b的长轴互相正交布置。但是,通孔可被形成为具有三段或多段从通孔的中心部分径向伸出的套筒形部分的辐射形状,并可被互相重叠。
例如,如图6A和6B所示,在单侧导体图案化薄膜21a和21b中,通孔24c和24d被形成为带有四个从其中心部分241径向伸出的套筒形部分的辐射形的十字形状,如图6C所示,通孔可互相重叠。如图6C所示,即使单侧导体图案化薄膜21a和21b的相对位置互相稍有移动,仍可以确保在填充在通孔24c中的导电材料50和填充在通孔24d中的导电材料50之间的连接面积。
附带地,当采用形成为辐射形状的通孔时,有这样的优点,如在上述第三实施例中所示,其中采用近似长圆形形状的通孔,当没有控制通孔的布置而出现移位时,连接面积可被容易地保证。
附带地,在上述第三实施例中,通孔24a和24b具有近似长圆形形状,并且当层叠单侧导体图案化薄膜时,它们被互相重叠使通孔24a和24b的长轴互相正交布置。但是,单侧导体图案化薄膜21a和21b中的通孔可具有比单侧导体图案化薄膜21中的通孔大的直径,并可被互相重叠。
即使单侧导体图案化薄膜21a和21b的相对位置互相稍有移动,仍可确保在填充在形成为比其它层中的通孔24直径大的通孔中的导电材料50和填充在通孔24d中的导电材料50间的连接面积。
此外,在上述第三实施例中,形成在单侧导体图案化薄膜21a和21b中的通孔24a和24b仅具有近似长圆形的形状,提供在单侧导体图案化薄膜21中的通孔也具有相同的形状。此外,所有的通孔可具有辐射形状。据此,在每个间层中,层间连接可必定实现而台面和树脂膜间的粘附面积可被保证。进一步,存在一优点,通过将通孔结构通用化可减少设计工作。
附带地,在上述各个实施例中,虽然组成为65~35wt%的聚醚酮醚树脂和35~65wt%的聚醚亚胺树脂的树脂膜被用作树脂膜23以及覆盖层36,36a,36b,36c和36d,组成树脂膜的材料不受限于此,薄膜可由聚醚酮醚树脂,聚醚亚胺树脂和填料组成,或可仅由聚醚酮醚(PEEK)或聚醚亚胺(PEI)组成。
此外,polyethylene naphthalete(PEN),聚乙烯对苯二甲酸酯(PET),聚醚砜(polyethersulfone PES),热塑性聚酰亚胺或所谓的液晶聚合物或同类东西可用作树脂膜和覆盖层。或者,可采用层叠的结构,它有一聚酰亚胺膜以及PEEK,PEI,PEN,PET,PES,热塑性聚酰亚胺和液晶聚合物中的至少一种层叠在聚酰亚胺膜上。这种树脂膜可被适当采用,它可通过热压粘附并在焊接工艺或在随后的同类工艺中有需要的耐热性能。
附带地,当由层叠在聚酰亚胺膜上的热塑性树脂组成的树脂膜被采用时,热膨胀系数为15~20ppm,并与主要用于布线的铜的热膨胀系数(17~20ppm)相近,因此,可防止出现移动,拱曲或同类问题。
此外,在上述各种实施例中,虽然层间连接材料为导电膏50,就可填充通孔而言可采用颗粒材料或同类材料。
进一步,在上述各种实施例中,虽然多层基体100或101为四层基体,但就具有多个导体图案层的基体而言,叠层的数目不受限制。
当参照前面所述优选实施例示出并说明本发明时,对于本领域的技术人员显而易见的是,其中可做形式和细节上的改变而不偏离在所附权利要求中规定的本发明的范围。

Claims (31)

1.多层基体的制造方法,包括:
层叠多个单侧导体图案化薄膜,其中每层薄膜有一树脂膜和仅形成在树脂膜单侧上的导体图案,用于形成层叠的膜;以及
去除至少一部分表层树脂膜,该部分覆盖单侧导体图案化薄膜中导体图案将成为电极的部分,在层叠膜的树脂膜布置在其表面的一侧,其中:
多层基体被形成,它由层叠的膜组成并具有分别形成在其两个主表面的电极,该电极由分别布置在其主表面的导体图案构成。
2.按权利要求1的多层基体的制造方法,进一步包括:
在层叠的膜的布置有导体图案的那一侧上形成保护膜,以覆盖导体图案;
在保护膜中对应于导体图案将形成电极的位置的区域形成一孔。
3.按权利要求2的多层基体的制造方法,其中保护膜由与树脂膜相同的材料组成。
4.按权利要求1的多层基体的制造方法,其中各单侧导体图案化薄膜中的树脂膜由热塑性树脂组成,其中:
层叠后,通过在加热时对多层基体的两个主表面施压来使相应的单侧导体图案化薄膜相互粘附。
5.按权利要求2的多层基体的制造方法,其中各单侧导体图案化薄膜中的树脂膜由热塑性树脂组成,其中:
在多个单侧导体图案化薄膜被层叠以及保护膜形成后,通过在加热对多层基体的两个主表面施压来使相应的单侧导体图案化薄膜和保护膜相互粘附。
6.按权利要求4的多层基体的制造方法,其中在加热施压过程中,基体被加热至热塑性树脂的弹性模量为1~1000MPa的温度。
7.按权利要求1的多层基体的制造方法,其中:
每个单侧导体图案化薄膜,除具有构成多层基体主表面的树脂膜的单侧导体图案化薄膜之外,具有露出作为其底部的导体图案带有底部的通孔,通孔用导电膏填充使相邻两个单侧导体图案化薄膜的相应导体图案互相电连接。
8.多层基体的制造方法,包括:
层叠多个单侧导体图案化薄膜,其中每层薄膜有一树脂膜,仅形成在树脂膜单侧上的导体图案,和形成在预定位置并填充层间连接材料的通孔,其中该单侧导体图案化薄膜的露出的导体图案被形成为完全覆盖该单侧导体图案化薄膜的树脂膜的第一导体箔,该单侧导体图案化薄膜位于一层叠的单侧导体图案化薄膜的第一表面;
形成位于构成层叠的单侧导体图案化薄膜的第二表面的表层树脂膜上的第二导电箔,以覆盖整个表层树脂膜;以及
将布置在层叠的单侧导体图案化薄膜两侧上的第一和第二导电箔形成图案,以形成第一和第二导体图案,其中:
用一个多层基体的第一和第二表面上的第一和第二导体图案来形成电极,该多层基体时通过多个单侧导体图案化薄膜来形成的。
9.按权利要求8的多层基体的制造方法,其中保护膜形成在多层基体两侧第一和第二导体图案上,保护膜由与树脂膜相同的材料组成。
10.按权利要求8的多层基体的制造方法,其中第一和第二导电箔被形成图案使仅保留将作为电极的台面。
11.按权利要求8的多层基体的制造方法,其中树脂膜由热塑性树脂组成,
在导电箔在多层基体两侧上形成后,通过在加热时对基体的两个主表面施压来使相应的单侧导体图案化薄膜互相粘附。
12.按权利要求11的多层基体的制造方法,其中在对多层基体加热施压过程中该多层基体被加热至热塑性树脂的弹性模量为1~1000MPa的温度。
13.按权利要求8的多层基体的制造方法,其中所述层间连接材料为导电膏,而所述通孔(24)有由导体图案(22)构成的底部,从而相邻两层单侧导体图案化薄膜的相应导体图案(22)通过导电膏互相电连接。
14.通过层叠多个单侧导体图案化薄膜的多层基体制造方法,包括:层叠单侧导体图案化薄膜,每层薄膜有一树脂膜,仅形成在树脂膜单侧上的导体图案,和形成在预定位置并填充层间连接材料的通孔,和
使多个单侧导体图案化薄膜互相粘附以形成一个多层基体,
其中多个单侧导体图案化薄膜中的任意两层被层叠,使其上没有形成导体图案的表面互相面对,而剩余的单侧导体图案化薄膜以这种方式层叠,其中一个形成导体图案的表面与其中另一没有形成导体图案的表面互相面对,由此在多层基体两侧的导电图案形成电极。
15.按权利要求14的多层基体的制造方法,其中保护膜形成在布置在多层基体两侧的导体图案上,保护膜由与树脂膜相同的材料组成。
16.按权利要求14的多层基体的制造方法,其中布置在多层基体两侧的导体图案仅由台面组成以形成电极。
17.按权利要求14的多层基体的制造方法,其中树脂膜由热塑性树脂组成,
在多层基体两侧露出的导体图案被分别形成为覆盖整个树脂膜的导电箔后,通过在加热对多层基体两侧施压来使相应的单侧导体图案化薄膜互相粘附,并通过将导电箔形成图案形成电极。
18.按权利要求14的多层基体的制造方法,其中树脂膜由热塑性树脂组成,
在布置在单侧导体图案化薄膜上的导体图案被分别形成图案为预定的形状后,多个单侧导体图案化薄膜被层叠,并且通过在加热时对多层基体的两侧施压来使相应的单侧导体图案化薄膜互相粘附。
19.按权利要求18的多层基体制造方法,其中在对多层基体加热施压过程中,基体被加热至热塑性树脂的弹性模量为1~1000MPa的温度。
20.按权利要求14的多层基体的制造方法,其中所述层间连接材料为导电膏,并且每层单侧导体图案化薄膜具有其中作为其底部的导体图案通过其露出的带有底部的通孔,通孔用导电膏填充使相邻单侧导体图案化薄膜的相应导体图案通过导电膏互相电连接。
21.按权利要求14的多层基体的制造方法,其中这样一些单侧导体图案化薄膜的通孔被形成为近似椭圆形状,这些单侧导体图案化薄膜的树脂膜表面没有相互面对的导电箔,和
所述椭圆形状的通孔被互相重叠使其长轴被互相正交布置。
22.按权利要求14的多层基体的制造方法,其中这样一些单侧导体图案化薄膜中的通孔被形成为具有三或多个从中心部分径向伸出的套筒形部分的辐射形状,这些单侧导体图案化薄膜的表面没有相互面对的导电箔,和
所述辐射形状的通孔被互相重叠。
23.按权利要求22的多层基体的制造方法,其中所述辐射形状的通孔为具有四个套筒形部分的十字形状。
24.按权利要求14的多层基体的制造方法,其中分别形成在所述预定数目的单侧导体图案化薄膜中的通孔具有近似圆形形状,其中:
这样一些单侧导体图案化薄膜中的通孔具有比形成在所述剩余单侧导体图案化薄膜中的通孔大的直径,这些单侧导体图案化薄膜的表面没有相互面对的导电箔,并且在层叠时具有较大直径的通孔被互相重叠。
25.多层基体包括:
预定数目的单侧导体图案化薄膜,其中每层薄膜有一树脂膜,仅形成在树脂膜单侧上的导体图案,和形成在预定位置并填充层间连接材料的通孔,其中:
这些单侧导体图案化薄膜的任意两层被层叠使其上没有形成导体图案的表面互相面对,而剩余的单侧导体图案化薄膜被层叠使其中一个其上形成有导体图案的表面与另一其上没有形成导体图案的表面互相面对;以及
这些单侧导体图案化薄膜互相粘附以形成多层基体,使导体图案作为电极被安排在其两侧;
形成在布置在任意两层单侧导体图案化薄膜中面对的通孔对中的层间材料,互相直接连接使所述任意两层单侧导体图案化薄膜的导体图案通过在面对的通孔中的层间连接材料互相电连接;以及
第一导体图案与第二导体图案相连接,第一导体图案形成在剩余的单侧导体图案化薄膜中一个上,第二导体图案被布置在剩余的另一单侧导体图案化薄膜上,该薄膜相邻布置在剩余的单侧导体图案中一个上,通过填充在形成在剩余的单侧导体图案化薄膜之一的通孔中的层间连接材料连接。
26.按权利要求25的多层基体,其中被包括在每一单侧导体图案化薄膜中的树脂膜由同样的热塑性树脂制成。
27.按权利要求26的多层基体,所述热塑性树脂具有在对多层基体加热施压过程中的加热温度下的弹性模量为1~1000MPa。
28.按权利要求25的多层基体,其中形成在任意两层单侧导体图案化薄膜中的面对的通孔,具有近似椭圆形形状,并被互相重叠使其长轴互相正交布置,由此形成在任意两层单侧导体图案化薄膜中的所述导体图案通过填充在面对的通孔中的层间连接材料互相电连接。
29.按权利要求25的多层基体,其中形成在任意两层单侧导体图案化薄膜中的面对的通孔,为具有三个或多个从中心部分径向伸出的套筒形部分的辐射形状,被相互重叠,由此形成在任意两层单侧导体图案化薄膜中的所述导体图案通过填充在面对的通孔中的层间连接材料互相电连接。
30.按权利要求29的多层基体,其中所述辐射形状的通孔为由四个套筒形部分组成的十字形状。
31.按权利要求25的多层基体,其中分别形成在所述预定数目的单侧导体图案化薄膜中的通孔具有近似圆形形状,其中:
形成在预定数目的单侧导体图案化薄膜的任意两层中的面对的通孔,具有比形成在剩余单侧导体图案化薄膜中的通孔大的直径;以及
所述面对的通孔被互相重叠,使形成在任意两层单侧导体图案化薄膜中的所述导体图案通过填充在面对的通孔中的层间连接材料互相电连接。
CNB011438223A 2000-12-14 2001-12-14 多层基体的制造方法和用该制造方法制出的多层基体 Expired - Fee Related CN1199537C (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP380634/00 2000-12-14
JP2000380634 2000-12-14
JP380634/2000 2000-12-14
JP195375/01 2001-06-27
JP2001195375 2001-06-27
JP195375/2001 2001-06-27
JP333021/2001 2001-10-30
JP2001333021A JP3407737B2 (ja) 2000-12-14 2001-10-30 多層基板の製造方法およびその製造方法によって形成される多層基板
JP333021/01 2001-10-30

Publications (2)

Publication Number Publication Date
CN1360464A true CN1360464A (zh) 2002-07-24
CN1199537C CN1199537C (zh) 2005-04-27

Family

ID=27345444

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011438223A Expired - Fee Related CN1199537C (zh) 2000-12-14 2001-12-14 多层基体的制造方法和用该制造方法制出的多层基体

Country Status (8)

Country Link
US (2) US6667443B2 (zh)
EP (3) EP2467004B1 (zh)
JP (1) JP3407737B2 (zh)
KR (1) KR100456121B1 (zh)
CN (1) CN1199537C (zh)
MX (1) MXPA01012805A (zh)
SG (1) SG91948A1 (zh)
TW (1) TW530006B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102026529A (zh) * 2009-09-18 2011-04-20 大自达电线株式会社 屏蔽膜、具有该屏蔽膜的屏蔽配线板、屏蔽膜的接地方法
CN101932196B (zh) * 2009-06-25 2012-07-04 南亚电路板股份有限公司 电路板结构及其制造方法
CN104853518A (zh) * 2014-02-17 2015-08-19 Lg伊诺特有限公司 印刷电路板及其制造方法
CN114175860A (zh) * 2019-08-08 2022-03-11 株式会社村田制作所 树脂多层基板以及树脂多层基板的制造方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6848912B2 (en) * 2002-12-12 2005-02-01 Broadcom Corporation Via providing multiple electrically conductive paths through a circuit board
JP3823981B2 (ja) * 2003-05-12 2006-09-20 セイコーエプソン株式会社 パターンと配線パターン形成方法、デバイスとその製造方法、電気光学装置、電子機器及びアクティブマトリクス基板の製造方法
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
DE112005000014T5 (de) 2004-04-06 2006-05-18 Murata Manufacturing Co., Ltd., Nagaokakyo Innenleiterverbindungsstruktur und Mehrschichtsubstrat
KR100546411B1 (ko) * 2004-05-20 2006-01-26 삼성전자주식회사 플립 칩 패키지, 그 패키지를 포함하는 이미지 센서 모듈및 그 제조방법
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP2006081985A (ja) * 2004-09-15 2006-03-30 Seiko Epson Corp パターン形成方法、電子機器の製造方法、および基体の製造方法
JP2006093438A (ja) * 2004-09-24 2006-04-06 Denso Corp プリント基板及びその製造方法
US7227266B2 (en) * 2004-11-09 2007-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure to reduce stress induced voiding effect
JP4341588B2 (ja) * 2005-06-09 2009-10-07 株式会社デンソー 多層基板及びその製造方法
GB2441265B (en) 2005-06-16 2012-01-11 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
JP4728708B2 (ja) * 2005-06-17 2011-07-20 日本電気株式会社 配線基板及びその製造方法
JP5436774B2 (ja) 2007-12-25 2014-03-05 古河電気工業株式会社 多層プリント基板およびその製造方法
JP4530089B2 (ja) * 2008-03-12 2010-08-25 株式会社デンソー 配線基板の製造方法
JP4548509B2 (ja) * 2008-04-23 2010-09-22 株式会社デンソー プリント基板製造装置
TW200950028A (en) * 2008-05-20 2009-12-01 Subtron Technology Co Ltd Non-cylinder via structure and thermal enhanced substrate having the same
JP2010056165A (ja) * 2008-08-26 2010-03-11 Denso Corp 導体パターンフィルムの製造方法
JP5293060B2 (ja) * 2008-10-02 2013-09-18 株式会社デンソー 多層回路基板およびその製造方法
JP2010199318A (ja) * 2009-02-25 2010-09-09 Kyocera Corp 配線基板及びそれを備えた実装構造体
US8488329B2 (en) * 2010-05-10 2013-07-16 International Business Machines Corporation Power and ground vias for power distribution systems
US8693203B2 (en) 2011-01-14 2014-04-08 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
US8844125B2 (en) 2011-01-14 2014-09-30 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask and related devices
JP5533914B2 (ja) * 2011-08-31 2014-06-25 株式会社デンソー 多層基板
JP2013074129A (ja) * 2011-09-28 2013-04-22 Kuraray Co Ltd Lcp基板用カバー材およびそれを用いたlcp回路基板
WO2013141339A1 (ja) * 2012-03-23 2013-09-26 株式会社村田製作所 多層配線基板およびその製造方法
US8877558B2 (en) 2013-02-07 2014-11-04 Harris Corporation Method for making electronic device with liquid crystal polymer and related devices
US9293438B2 (en) 2013-07-03 2016-03-22 Harris Corporation Method for making electronic device with cover layer with openings and related devices
JP5874697B2 (ja) 2013-08-28 2016-03-02 株式会社デンソー 多層プリント基板およびその製造方法
JP6626258B2 (ja) * 2014-04-07 2019-12-25 昭和電工パッケージング株式会社 ラミネート外装材の製造方法
JP6233524B2 (ja) 2014-09-04 2017-11-22 株式会社村田製作所 部品内蔵基板
JP6380547B2 (ja) * 2014-09-30 2018-08-29 株式会社村田製作所 多層基板
JP6372624B2 (ja) * 2016-05-18 2018-08-15 株式会社村田製作所 多層基板、および、多層基板の製造方法
JP6623941B2 (ja) 2016-06-09 2019-12-25 株式会社デンソー 多層基板の製造方法
JP2018156990A (ja) * 2017-03-15 2018-10-04 株式会社東芝 モジュール、電子機器、及び配線板
CN211831340U (zh) 2017-10-26 2020-10-30 株式会社村田制作所 多层基板、内插器以及电子设备
JP7147885B2 (ja) 2019-02-05 2022-10-05 株式会社村田製作所 樹脂多層基板および樹脂多層基板の製造方法
US11699688B2 (en) 2019-12-03 2023-07-11 Nichia Corporation Surface-emitting light source and method of manufacturing the same
CN113939115B (zh) * 2021-12-15 2022-05-27 深圳市信维通信股份有限公司 一种多层lcp基板的加工方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2736677A (en) * 1950-12-01 1956-02-28 Technograph Printed Circuits L Metallized insulators
GB1430640A (en) * 1973-05-15 1976-03-31 Minnesota Mining & Mfg Printed circuits and their manufacture
JPS60137092A (ja) * 1983-12-19 1985-07-20 株式会社東芝 回路基板の製造方法
US4915983A (en) * 1985-06-10 1990-04-10 The Foxboro Company Multilayer circuit board fabrication process
US4763403A (en) * 1986-12-16 1988-08-16 Eastman Kodak Company Method of making an electronic component
GB8705543D0 (en) * 1987-03-10 1987-04-15 Int Computers Ltd Printed circuit board
JP3059568B2 (ja) 1992-01-23 2000-07-04 古河電気工業株式会社 多層プリント回路基板の製造方法
DE69419219T2 (de) * 1993-09-03 2000-01-05 Kabushiki Kaisha Toshiba, Kawasaki Leiterplatte und Verfahren zur Herstellung solcher Leiterplatten
JP3087152B2 (ja) * 1993-09-08 2000-09-11 富士通株式会社 樹脂フィルム多層回路基板の製造方法
JPH07263867A (ja) 1994-03-18 1995-10-13 Fujitsu General Ltd 多層配線基板
JPH09199635A (ja) 1996-01-19 1997-07-31 Shinko Electric Ind Co Ltd 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ
JP3944921B2 (ja) 1996-04-05 2007-07-18 日立化成工業株式会社 多層配線板の製造方法
WO1997048260A1 (fr) * 1996-06-14 1997-12-18 Ibiden Co., Ltd. Plaquette a circuit sur un seul cote pour carte a circuits imprimes multicouche, carte a circuits imprimes multicouche, et procede pour sa production
JP3513827B2 (ja) * 1996-07-01 2004-03-31 日立化成工業株式会社 多層プリント配線板用塑性流動シート及びそれを用いた多層プリント配線板の製造方法
WO1998033366A1 (fr) * 1997-01-29 1998-07-30 Kabushiki Kaisha Toshiba Procede et dispositif permettant de fabriquer un tableau de connexions multicouches et un tableau de connexions approprie
WO1998056220A1 (fr) * 1997-06-06 1998-12-10 Ibiden Co., Ltd. Plaquette de circuit simple face et procede de fabrication de ladite plaquette
JPH10341082A (ja) 1997-06-10 1998-12-22 Kyocera Corp 多層配線基板
US6159586A (en) * 1997-09-25 2000-12-12 Nitto Denko Corporation Multilayer wiring substrate and method for producing the same
JP3355142B2 (ja) 1998-01-21 2002-12-09 三菱樹脂株式会社 耐熱性積層体用フィルムとこれを用いたプリント配線基板用素板および基板の製造方法
JP4043115B2 (ja) 1998-09-24 2008-02-06 イビデン株式会社 多数個取り多層プリント配線板
JP3514647B2 (ja) 1999-01-05 2004-03-31 三菱樹脂株式会社 多層プリント配線板およびその製造方法
JP2000323839A (ja) 1999-03-04 2000-11-24 Soshin Electric Co Ltd 多層基板の製造方法
JP2000277924A (ja) 1999-03-23 2000-10-06 Hitachi Chem Co Ltd 多層プリント配線板とその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101932196B (zh) * 2009-06-25 2012-07-04 南亚电路板股份有限公司 电路板结构及其制造方法
CN102026529A (zh) * 2009-09-18 2011-04-20 大自达电线株式会社 屏蔽膜、具有该屏蔽膜的屏蔽配线板、屏蔽膜的接地方法
TWI610614B (zh) * 2009-09-18 2018-01-01 大自達電線股份有限公司 柔性扁平電纜
CN104853518A (zh) * 2014-02-17 2015-08-19 Lg伊诺特有限公司 印刷电路板及其制造方法
CN104853518B (zh) * 2014-02-17 2019-04-05 Lg伊诺特有限公司 印刷电路板及其制造方法
CN114175860A (zh) * 2019-08-08 2022-03-11 株式会社村田制作所 树脂多层基板以及树脂多层基板的制造方法

Also Published As

Publication number Publication date
JP2003086948A (ja) 2003-03-20
US6667443B2 (en) 2003-12-23
EP1215948A3 (en) 2004-07-21
TW530006B (en) 2003-05-01
EP1215948A2 (en) 2002-06-19
EP2079292A2 (en) 2009-07-15
EP2079292A3 (en) 2009-10-28
US20030209796A1 (en) 2003-11-13
EP2467004A3 (en) 2013-07-17
MXPA01012805A (es) 2004-08-12
EP2467004B1 (en) 2014-04-30
CN1199537C (zh) 2005-04-27
US6855625B2 (en) 2005-02-15
EP2467004A2 (en) 2012-06-20
US20020076903A1 (en) 2002-06-20
KR20020048293A (ko) 2002-06-22
KR100456121B1 (ko) 2004-11-08
SG91948A1 (en) 2002-10-15
EP1215948B1 (en) 2011-05-25
JP3407737B2 (ja) 2003-05-19

Similar Documents

Publication Publication Date Title
CN1199537C (zh) 多层基体的制造方法和用该制造方法制出的多层基体
CN1236658C (zh) 单片陶瓷电子元件及其制造方法和电子器件
CN1237854C (zh) 使用含氟聚合物复合衬底来制造微波多功能模块的方法
CN100346676C (zh) 印刷线路板和制造印刷线路板的方法
CN1193646C (zh) 印刷电路板及其制造方法
CN1057659C (zh) 多层印刷板构件
CN1669374A (zh) 复合多层基板及使用该基板的组件
US8587019B2 (en) Grooved plate for improved solder bonding
CN1053785C (zh) 印刷电路板及其制造方法
CN1320012A (zh) 生产多层电路板的方法
CN1947475A (zh) 印刷电路板的装配面板、用于封装印刷电路板的单元片材、软硬板以及它们的制造方法
CN1391432A (zh) 埋有电子器件的印刷线路板及其制造方法
CN1275307C (zh) 具有位置信息的布线基板
CN1343089A (zh) 具有通道的印刷配线板及其制造方法
CN1812088A (zh) 多层构造半导体微型组件及制造方法
CN101076883A (zh) 制造互连元件的结构和方法,包括互连元件的多层线路板
CN1744800A (zh) 多层线路板和用于制作多层线路板的工艺
CN1767720A (zh) 印刷布线板及其制造方法
CN1328689A (zh) 多层导电聚合物器件及其制造方法
CN101040354A (zh) 层叠型陶瓷电子部件的制造方法及复合层叠体
CN1845655A (zh) 布线板、多层布线板及其制作方法
JP2003086949A (ja) プリント基板の製造方法およびその製造方法によって形成されるプリント基板
CN1753599A (zh) 印刷板及其制造方法
CN101032194A (zh) 多层布线板及其制造方法
CN1906985A (zh) 多层电路板的制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050427

Termination date: 20181214

CF01 Termination of patent right due to non-payment of annual fee